JPH0367347B2 - - Google Patents
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- JPH0367347B2 JPH0367347B2 JP59257368A JP25736884A JPH0367347B2 JP H0367347 B2 JPH0367347 B2 JP H0367347B2 JP 59257368 A JP59257368 A JP 59257368A JP 25736884 A JP25736884 A JP 25736884A JP H0367347 B2 JPH0367347 B2 JP H0367347B2
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- semiconductor layer
- layer
- type semiconductor
- well region
- conductivity type
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
- H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
- H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、小型にして製造が容易で高負荷駆動
能力、低消費電力性を有するバイポーラ・MOS
複合形半導体装置に関するものである。
能力、低消費電力性を有するバイポーラ・MOS
複合形半導体装置に関するものである。
従来、この種の複合形半導体装置としては第３
図に示す構造のものがある。第３図において、１
００は第１導電型としてｐ型を有する半導体基
板、１０１はこの半導体基板１００上に形成され
たｐ型半導体エピタキシヤル（エピともいう）
層、１０２は第２導電型としてｎ型を有する高濃
度の半導体埋め込み層、１０３はコレクタ領域と
なるｎ型半導体ウエル、１０４はベース領域とな
る高濃度のｐ型半導体層、１０５はコレクタ、エ
ミツタ、ソース、ドレインとなる高濃度のｎ型半
導体層、１０６はベース、バツクゲートとなる高
濃度のｐ型半導体層、１０７，１０８はそれぞれ
ｐ型、ｎ型の素子間分離用チヤネルカツト拡散
層、１０９はフイールド絶縁膜、１１０は金属電
極層、１１１はゲート金属層、１１３は層間絶縁
層である。
図に示す構造のものがある。第３図において、１
００は第１導電型としてｐ型を有する半導体基
板、１０１はこの半導体基板１００上に形成され
たｐ型半導体エピタキシヤル（エピともいう）
層、１０２は第２導電型としてｎ型を有する高濃
度の半導体埋め込み層、１０３はコレクタ領域と
なるｎ型半導体ウエル、１０４はベース領域とな
る高濃度のｐ型半導体層、１０５はコレクタ、エ
ミツタ、ソース、ドレインとなる高濃度のｎ型半
導体層、１０６はベース、バツクゲートとなる高
濃度のｐ型半導体層、１０７，１０８はそれぞれ
ｐ型、ｎ型の素子間分離用チヤネルカツト拡散
層、１０９はフイールド絶縁膜、１１０は金属電
極層、１１１はゲート金属層、１１３は層間絶縁
層である。
ここで、ｐ型半導体基板１００上には、コレク
タ領域となるｎ型半導体ウエル１０３と、ベース
領域となるｐ型半導体層１０４と、エミツタ領域
となる高濃度ｎ型半導体層１０５とよりなるnpn
バイポーラトランジスタが構成され、そしてｐ型
半導体エピ層１０１上には、ソース、ドレインと
なる高濃度ｎ型半導体層１０５と、このｎ型半導
体層１０５間にゲート酸化膜１１３ａを介して形
成したゲート金属層１１３とよりなるｎチヤネル
MOS電界効果トランジスタ（以下MOSトランジ
スタと略称する）が構成されている。なお、上記
MOSトランジスタは、ソース、ドレインとなる
高濃度ｎ型半導体層１０５間のパンチスルーを防
止するためにｐ型半導体層１０４が形成されると
ともに、バツクゲートとなる高濃度ｐ型半導体層
１０６が形成されている。
タ領域となるｎ型半導体ウエル１０３と、ベース
領域となるｐ型半導体層１０４と、エミツタ領域
となる高濃度ｎ型半導体層１０５とよりなるnpn
バイポーラトランジスタが構成され、そしてｐ型
半導体エピ層１０１上には、ソース、ドレインと
なる高濃度ｎ型半導体層１０５と、このｎ型半導
体層１０５間にゲート酸化膜１１３ａを介して形
成したゲート金属層１１３とよりなるｎチヤネル
MOS電界効果トランジスタ（以下MOSトランジ
スタと略称する）が構成されている。なお、上記
MOSトランジスタは、ソース、ドレインとなる
高濃度ｎ型半導体層１０５間のパンチスルーを防
止するためにｐ型半導体層１０４が形成されると
ともに、バツクゲートとなる高濃度ｐ型半導体層
１０６が形成されている。
このような構造の複合形半導体装置を用いて実
現できる回路としてインバータの例を第４図に示
す。１０は入力ノード、１１は出力ノード、１２
は電源ノード、１３はアースノード、Q1は第３
図のウエル領域１０３に形成された上記npnバイ
ポーラトランジスタ、Q2は第３図のエピ層１０
１に形成されたｎチヤネルMOSトランジスタ、
R1は負荷である。ここで入力ノード１０にパル
スが印加されるときを考える。入力パルスが低レ
ベル時には、MOSトランジスタQ2がカツトオフ
され、バイポーラトランジスタQ1のベース電流
がどこからも供給されないため、バイポーラトラ
ンジスタQ1もカツトオフし、従つて負荷R1を通
して出力ノード１１は高レベルになる。また、入
力パルスが高レベルの時にはMOSトランジスタ
Q2がオンし、バイポーラトランジスタQ1のベー
ス電流がMOSトランジスタQ2を通して供給され
るため、バイポーラトランジスタQ1がオンし、
出力ノード１１は低レベルになる。この時、出力
の立下りはnpnバイポーラトランジスタQ1の電流
駆動能力で決まるため、MOSトランジスタのみ
によるよりも高負荷時の応答が速い。また、入力
はMOSトランジスタのゲートとなるため、入力
インピーダンスが高く、前段の駆動能力は小さく
て済む。さらに、負荷R1にMOSトランジスタQ2
と相補的に動作する素子を用いれば、消費電力も
極めて小さくできるなどの利点を有している。
現できる回路としてインバータの例を第４図に示
す。１０は入力ノード、１１は出力ノード、１２
は電源ノード、１３はアースノード、Q1は第３
図のウエル領域１０３に形成された上記npnバイ
ポーラトランジスタ、Q2は第３図のエピ層１０
１に形成されたｎチヤネルMOSトランジスタ、
R1は負荷である。ここで入力ノード１０にパル
スが印加されるときを考える。入力パルスが低レ
ベル時には、MOSトランジスタQ2がカツトオフ
され、バイポーラトランジスタQ1のベース電流
がどこからも供給されないため、バイポーラトラ
ンジスタQ1もカツトオフし、従つて負荷R1を通
して出力ノード１１は高レベルになる。また、入
力パルスが高レベルの時にはMOSトランジスタ
Q2がオンし、バイポーラトランジスタQ1のベー
ス電流がMOSトランジスタQ2を通して供給され
るため、バイポーラトランジスタQ1がオンし、
出力ノード１１は低レベルになる。この時、出力
の立下りはnpnバイポーラトランジスタQ1の電流
駆動能力で決まるため、MOSトランジスタのみ
によるよりも高負荷時の応答が速い。また、入力
はMOSトランジスタのゲートとなるため、入力
インピーダンスが高く、前段の駆動能力は小さく
て済む。さらに、負荷R1にMOSトランジスタQ2
と相補的に動作する素子を用いれば、消費電力も
極めて小さくできるなどの利点を有している。
しかしながら、上記した従来の第３図に示す構
造の複合形半導体装置は、半導体基板上の各エピ
層１０１、ウエル領域１０３にそれぞれMOSト
ランジスタおよびバイポーラトランジスタを形成
しているため、これらMOSトランジスタとバイ
ポーラトランジスタを複合するには非常に大きな
占有面積を必要としていた。
造の複合形半導体装置は、半導体基板上の各エピ
層１０１、ウエル領域１０３にそれぞれMOSト
ランジスタおよびバイポーラトランジスタを形成
しているため、これらMOSトランジスタとバイ
ポーラトランジスタを複合するには非常に大きな
占有面積を必要としていた。
本発明は、このような事情に鑑みてなされたも
ので、２つの異なるMOSトランジスタとバイポ
ーラトランジスタの素子を同一場所に複合化する
ことにより、素子の占有面積を大幅に小さくして
高密度化を可能にした複合形半導体装置を提供す
るものである。
ので、２つの異なるMOSトランジスタとバイポ
ーラトランジスタの素子を同一場所に複合化する
ことにより、素子の占有面積を大幅に小さくして
高密度化を可能にした複合形半導体装置を提供す
るものである。
すなわち、本発明の複合形半導体装置は、第１
導電型の半導体基板１００内の主表面の一部領域
に形成された第２導電型を有するウエル領域１０
３と、このウエル領域内の一部に形成されたその
ウエルの深さよりも充分浅い第１導電型を有する
第１の半導体層１０４と、この第１の半導体層内
に形成された高濃度の第２導電型を有する第２の
半導体層１０５ｂと、この第２の半導体層から一
定距離離れて第１の半導体層の領域内よりウエル
領域に延在して形成された高濃度の第２導電型を
有する第３の半導体層１０５ａと、第２の半導体
層と第３の半導体層の間隙上部に薄い酸化膜を介
して形成されたゲート電極１１１と、第２の半導
体層上に形成された第１の電極層１１０ｂと、第
３の半導体層上に形成された第２の電極層１１０
ａとからなり、ウエルと第１、第２の半導体層と
によつて縦形バイポーラトランジスタを構成し、
第１、第２、第３の半導体層とゲート電極とによ
つてMOSトランジスタを構成したものである。
導電型の半導体基板１００内の主表面の一部領域
に形成された第２導電型を有するウエル領域１０
３と、このウエル領域内の一部に形成されたその
ウエルの深さよりも充分浅い第１導電型を有する
第１の半導体層１０４と、この第１の半導体層内
に形成された高濃度の第２導電型を有する第２の
半導体層１０５ｂと、この第２の半導体層から一
定距離離れて第１の半導体層の領域内よりウエル
領域に延在して形成された高濃度の第２導電型を
有する第３の半導体層１０５ａと、第２の半導体
層と第３の半導体層の間隙上部に薄い酸化膜を介
して形成されたゲート電極１１１と、第２の半導
体層上に形成された第１の電極層１１０ｂと、第
３の半導体層上に形成された第２の電極層１１０
ａとからなり、ウエルと第１、第２の半導体層と
によつて縦形バイポーラトランジスタを構成し、
第１、第２、第３の半導体層とゲート電極とによ
つてMOSトランジスタを構成したものである。
本発明においては、半導体基板上のウエル領域
に縦形バイポーラトランジスタとMOSトランジ
スタを複合化し、そのバイポーラトランジスタの
コレクタとMOSトランジスタのドレインがウエ
ル領域と第３の半導体層の領域で共通化され、か
つこのバイポーラトランジスタのベースとMOS
トランジスタのバツクゲートが第１の半導体層の
領域で共通されるので、小さな占有面積内に縦形
バイポーラトランジスタとMOSトランジスタを
複合化できる。また、MOSトランジスタのドレ
イン領域となる第３の半導体層のチヤネルと接合
する部分は高電界によるアバランシエを呈するの
で、そのアバランシエ電流により縦形バイポーラ
トランジスタを有効に動作させることもできる。
に縦形バイポーラトランジスタとMOSトランジ
スタを複合化し、そのバイポーラトランジスタの
コレクタとMOSトランジスタのドレインがウエ
ル領域と第３の半導体層の領域で共通化され、か
つこのバイポーラトランジスタのベースとMOS
トランジスタのバツクゲートが第１の半導体層の
領域で共通されるので、小さな占有面積内に縦形
バイポーラトランジスタとMOSトランジスタを
複合化できる。また、MOSトランジスタのドレ
イン領域となる第３の半導体層のチヤネルと接合
する部分は高電界によるアバランシエを呈するの
で、そのアバランシエ電流により縦形バイポーラ
トランジスタを有効に動作させることもできる。
以下、本発明を図面に示す実施例に基いて詳細
に説明する。
に説明する。
第１図は本発明の一実施例による複合形半導体
装置の基本構造を示す断面図で、第３図と同一符
号１００〜１１１は同一または相当部分を示す。
第１図において、ｐ型半導体基板１００の主表面
の一部領域には、コレクタ領域となるｎ型半導体
ウエル１０３が形成されるとともに、このウエル
１０３の底面部にそれと同一導電型の高濃度ｎ型
半導体埋め込み層１０２が形成されていて、前記
ウエル１０３を他の半導体領域と電気的に分離す
べくウエル深さよりも深い絶縁物で充てんされた
溝表面酸化膜１１２ａを含む素子分離用溝１１２
が形成されている。また、このウエル１０３内の
一部にはベース、バツクゲートとなるウエル深さ
よりも充分浅いｐ型半導体層１０４が形成されて
いる。このｐ型半導体層１０４内にはエミツタ、
ソースとなる高濃度のｎ型半導体層１０５-bが形
成され、このｎ型半導体層１０５-bから一定距離
離れてｐ型半導体層１０４の領域よりウエル領域
１０３に延在してコレクタ、ドレインとなる高濃
度のｎ型半導体層１０５-aが形成されている。さ
らに、これらｎ型半導体層１０５-a，１０５-b間
のチヤネルとなる上部には薄いゲート絶縁膜１１
３ａを介してゲート金属層１１１が形成され、前
記ｎ型半導体層１０５-b上の金属電極層１１０-b
が第１の電極とし、前記ｎ型半導体層１０５-a上
の金属電極層１１０-aが第２の電極とし、そして
ゲート金属層１１１が第３の電極としてそれぞれ
形成されている。
装置の基本構造を示す断面図で、第３図と同一符
号１００〜１１１は同一または相当部分を示す。
第１図において、ｐ型半導体基板１００の主表面
の一部領域には、コレクタ領域となるｎ型半導体
ウエル１０３が形成されるとともに、このウエル
１０３の底面部にそれと同一導電型の高濃度ｎ型
半導体埋め込み層１０２が形成されていて、前記
ウエル１０３を他の半導体領域と電気的に分離す
べくウエル深さよりも深い絶縁物で充てんされた
溝表面酸化膜１１２ａを含む素子分離用溝１１２
が形成されている。また、このウエル１０３内の
一部にはベース、バツクゲートとなるウエル深さ
よりも充分浅いｐ型半導体層１０４が形成されて
いる。このｐ型半導体層１０４内にはエミツタ、
ソースとなる高濃度のｎ型半導体層１０５-bが形
成され、このｎ型半導体層１０５-bから一定距離
離れてｐ型半導体層１０４の領域よりウエル領域
１０３に延在してコレクタ、ドレインとなる高濃
度のｎ型半導体層１０５-aが形成されている。さ
らに、これらｎ型半導体層１０５-a，１０５-b間
のチヤネルとなる上部には薄いゲート絶縁膜１１
３ａを介してゲート金属層１１１が形成され、前
記ｎ型半導体層１０５-b上の金属電極層１１０-b
が第１の電極とし、前記ｎ型半導体層１０５-a上
の金属電極層１１０-aが第２の電極とし、そして
ゲート金属層１１１が第３の電極としてそれぞれ
形成されている。
すなわち、本実施例の複合形半導体装置が第３
図と異なる点は、npn縦形バイポーラトランジス
タQ1のコレクタとｎチヤネルMOSトランジスタ
Q2のドレインが高濃度ｎ型半導体埋め込み層１
０２、ｎ型半導体ウエル１０３、高濃度ｎ型半導
体層１０５-aの領域で共通化され、同じくnpn縦
形バイポーラトランジスタQ1のベースとｎチヤ
ネルMOSトランジスタQ2のバツクゲートがｐ型
半導体層１０４の領域で共通化されることであ
る。
図と異なる点は、npn縦形バイポーラトランジス
タQ1のコレクタとｎチヤネルMOSトランジスタ
Q2のドレインが高濃度ｎ型半導体埋め込み層１
０２、ｎ型半導体ウエル１０３、高濃度ｎ型半導
体層１０５-aの領域で共通化され、同じくnpn縦
形バイポーラトランジスタQ1のベースとｎチヤ
ネルMOSトランジスタQ2のバツクゲートがｐ型
半導体層１０４の領域で共通化されることであ
る。
このような構造の複合形半導体装置を動作させ
るには、電極１１０-aと電極１１０-bの間に一定
電圧、例えば5Vを印加し、ゲート電極１１１に
パルスを印加する。このとき、パルスが低レベル
にある時はｎチヤネルMOSトランジスタQ2はオ
フしてあり、ｐ型半導体層１０４の領域も低レベ
ルに保持され、npn縦形バイポーラトランジスタ
Q1もカツトオフ状態を維持し、電極１１０ａと
電極１１０-b間には電流が流れない。一方、パル
スが高いレベルに変化すれば、ｎチヤネルMOS
トランジスタQ2のゲート電極１１１と電極１１
０-bとの間のゲート・ソース間がしきい値電圧以
上にバイアスされ、オンする。従つて、電極１１
０-a，１１０-b間にMOSトランジスタ電流が流
れ始める。このMOSトランジスタの電流キヤリ
アである電子はドレイン領域１０５-aの近傍で高
い電界を受け、弱いアバランシエを起こし、電子
−正孔対を発生する。この電子はドレイン領域１
０５-aに吸収されるが、正孔は基板側のｐ型半導
体層１０４の領域にドリフトし、この領域１０４
の電位を上昇させる。この電位がnpnトランジス
タQ1のベース・エミツタ間電位となり、0.6V以
上になると、npnトランジスタQ1がオンする。こ
れにより、電極１１０-aと電極１１０-b間に
MOSトランジスタ電流に加えてパイポーラトラ
ンジスタ電流も流れることになる。したがつて、
電極１１０-aを出力、電極１１０-bを接地、ゲー
ト電極１１１を入力とし、この電極１１０-aと電
源間に負荷R1を接続すれば、第２図の回路を構
成できる。この動作は上述した従来例の第４図と
同様である。
るには、電極１１０-aと電極１１０-bの間に一定
電圧、例えば5Vを印加し、ゲート電極１１１に
パルスを印加する。このとき、パルスが低レベル
にある時はｎチヤネルMOSトランジスタQ2はオ
フしてあり、ｐ型半導体層１０４の領域も低レベ
ルに保持され、npn縦形バイポーラトランジスタ
Q1もカツトオフ状態を維持し、電極１１０ａと
電極１１０-b間には電流が流れない。一方、パル
スが高いレベルに変化すれば、ｎチヤネルMOS
トランジスタQ2のゲート電極１１１と電極１１
０-bとの間のゲート・ソース間がしきい値電圧以
上にバイアスされ、オンする。従つて、電極１１
０-a，１１０-b間にMOSトランジスタ電流が流
れ始める。このMOSトランジスタの電流キヤリ
アである電子はドレイン領域１０５-aの近傍で高
い電界を受け、弱いアバランシエを起こし、電子
−正孔対を発生する。この電子はドレイン領域１
０５-aに吸収されるが、正孔は基板側のｐ型半導
体層１０４の領域にドリフトし、この領域１０４
の電位を上昇させる。この電位がnpnトランジス
タQ1のベース・エミツタ間電位となり、0.6V以
上になると、npnトランジスタQ1がオンする。こ
れにより、電極１１０-aと電極１１０-b間に
MOSトランジスタ電流に加えてパイポーラトラ
ンジスタ電流も流れることになる。したがつて、
電極１１０-aを出力、電極１１０-bを接地、ゲー
ト電極１１１を入力とし、この電極１１０-aと電
源間に負荷R1を接続すれば、第２図の回路を構
成できる。この動作は上述した従来例の第４図と
同様である。
このように、上記実施例の複合形半導体装置に
よると、半導体基板１００の主表面のほぼ同一領
域に２つの異つた縦形npnバイポーラトランジス
タQ1とｎチヤネルMOSトランジスタQ2の素子を
複合化できるので、極めて小さな占有面積の複合
形半導体装置を実現できる。また、ベースとなる
ｐ型半導体層１０４が高濃度ｎ型半導体層１０５
−ｂを介して電極１１０-bに接続されるので、オー
ミツク接触をとる必要がなくなり、その電極面積
が縮小化でき、高密度化をはかるうえで有利とな
る。
よると、半導体基板１００の主表面のほぼ同一領
域に２つの異つた縦形npnバイポーラトランジス
タQ1とｎチヤネルMOSトランジスタQ2の素子を
複合化できるので、極めて小さな占有面積の複合
形半導体装置を実現できる。また、ベースとなる
ｐ型半導体層１０４が高濃度ｎ型半導体層１０５
−ｂを介して電極１１０-bに接続されるので、オー
ミツク接触をとる必要がなくなり、その電極面積
が縮小化でき、高密度化をはかるうえで有利とな
る。
なお、第２図の回路構成において、入力が高レ
ベルから低レベルに変化する時、npnバイポーラ
トランジスタQ1のベースは過剰の少数キヤリア
（電子）が蓄積され、このバイポーラトランジス
タのカツトオフが妨げられる。これに対しては
npnバイポーラトランジスタQ1のベース（第１図
のｐ型半導体層１０４の領域）より電極を引出
し、適当な抵抗を介して接地すれば、過剰の少数
キヤリアはすみやかに排出できる。抵抗の変わり
にMOSトランジスタを用いてもよい。
ベルから低レベルに変化する時、npnバイポーラ
トランジスタQ1のベースは過剰の少数キヤリア
（電子）が蓄積され、このバイポーラトランジス
タのカツトオフが妨げられる。これに対しては
npnバイポーラトランジスタQ1のベース（第１図
のｐ型半導体層１０４の領域）より電極を引出
し、適当な抵抗を介して接地すれば、過剰の少数
キヤリアはすみやかに排出できる。抵抗の変わり
にMOSトランジスタを用いてもよい。
また、本発明において、ドレイン拡散領域１０
５-aのチヤネルと接する部分は高電界によりアバ
ランシエが発生するが、このアバランシエ電流を
大きくしなければ、npnバイポーラトランジスタ
を有効に動作させることができない。したがつ
て、この部の接合をなるべく急峻にし、ドレイン
拡散領域１０５-aの不純物密度を上昇させるのが
効果的である。
５-aのチヤネルと接する部分は高電界によりアバ
ランシエが発生するが、このアバランシエ電流を
大きくしなければ、npnバイポーラトランジスタ
を有効に動作させることができない。したがつ
て、この部の接合をなるべく急峻にし、ドレイン
拡散領域１０５-aの不純物密度を上昇させるのが
効果的である。
また、npnバイポーラトランジスタの高速動作
を可能にするためには、高濃度ｎ型半導体埋め込
み層１０２を設けること、および他の素子領域と
の電気的分離を絶縁物で充てんされた素子分離用
溝１１２により実施することが重要である。
を可能にするためには、高濃度ｎ型半導体埋め込
み層１０２を設けること、および他の素子領域と
の電気的分離を絶縁物で充てんされた素子分離用
溝１１２により実施することが重要である。
また、上述においてはｐ型の半導体基板を用い
npnバイポーラトランジスタとｎチヤネルMOS
トランジスタの素子を複合化した場合であつたが
ｎ型の半導体基板を用いて逆導電型式の素子とす
ることもできる。
npnバイポーラトランジスタとｎチヤネルMOS
トランジスタの素子を複合化した場合であつたが
ｎ型の半導体基板を用いて逆導電型式の素子とす
ることもできる。
以上説明したように、本発明による複合形半導
体装置によれば、半導体基板上の小さな占有面積
内に縦形バイポーラトランジスタとMOSトラン
ジスタを複合化できるため、低消費電力で高負荷
駆動能力の集積回路を高密度化できる効果があ
る。
体装置によれば、半導体基板上の小さな占有面積
内に縦形バイポーラトランジスタとMOSトラン
ジスタを複合化できるため、低消費電力で高負荷
駆動能力の集積回路を高密度化できる効果があ
る。
第１図は本発明の一実施例による複合形半導体
装置の基本構造を示す断面図、第２図は第１図の
実施例の回路図、第３図は従来例による複合形半
導体装置の断面図、第４図は第３図の回路図であ
る。 １００……ｐ型半導体基板、１０１……ｐ型半
導体エピ層、１０２……高濃度ｎ型半導体埋め込
み層、１０３……ｎ型半導体ウエル、１０４……
ｐ型半導体層、１０５，１０５-a，１０５-b……
高濃度ｎ型半導体層、１０６……高濃度ｐ型半導
体層、１０７……ｐ型素子分離用拡散層、１０８
……ｎ型素子分離用拡散層、１０９……フイール
ド絶縁膜、１１０，１１０-a，１１０-b……金属
電極層、１１１……ゲート金属層、１１２……素
子分離用溝、１１２ａ……溝表面酸化膜、１１３
……層間絶縁膜、１１３ａ……ゲート酸化膜、
Q1……npnバイポーラトランジスタ、Q2……ｎチ
ヤネルMOSトランジスタ。
装置の基本構造を示す断面図、第２図は第１図の
実施例の回路図、第３図は従来例による複合形半
導体装置の断面図、第４図は第３図の回路図であ
る。 １００……ｐ型半導体基板、１０１……ｐ型半
導体エピ層、１０２……高濃度ｎ型半導体埋め込
み層、１０３……ｎ型半導体ウエル、１０４……
ｐ型半導体層、１０５，１０５-a，１０５-b……
高濃度ｎ型半導体層、１０６……高濃度ｐ型半導
体層、１０７……ｐ型素子分離用拡散層、１０８
……ｎ型素子分離用拡散層、１０９……フイール
ド絶縁膜、１１０，１１０-a，１１０-b……金属
電極層、１１１……ゲート金属層、１１２……素
子分離用溝、１１２ａ……溝表面酸化膜、１１３
……層間絶縁膜、１１３ａ……ゲート酸化膜、
Q1……npnバイポーラトランジスタ、Q2……ｎチ
ヤネルMOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板内の主表面の一部領
域に形成された第２導電型を有するウエル領域
と、 このウエル領域内の一部に形成されたそのウエ
ルの深さよりも充分浅い第１導電型を有する第１
の半導体層と、 この第１の半導体層内に形成された高濃度の第
２導電型を有する第２の半導体層と、 この第２の半導体層から一定距離離れて前記第
１の半導体層の領域内より前記ウエル領域に延在
して形成された高濃度の第２導電型を有する第３
の半導体層と、 前記第２の半導体層と第３の半導体層の間隙上
部に薄い酸化膜を介して形成されたゲート電極
と、 前記第２の半導体層上に形成された第１の電極
層と、 前記第３の半導体層上に形成された第２の電極
層と を備え、 前記ウエルと第１の半導体層と第２の半導体層
とによつて縦形バイポーラトランジスタを構成
し、前記第１の半導体層と第２の半導体層と第３
の半導体層とゲート電極とによつてMOSトラン
ジスタを構成したことを特徴とする複合形半導体
装置。 ２ ウエル領域は、このウエル領域の深さよりも
深い絶縁物で充てんされた溝により他の半導体領
域と電気的に分離されていることを特徴とした特
許請求の範囲第１項記載の複合形半導体装置。 ３ ウエル領域の底面部には、このウエル領域と
同一導電型の高濃度半導体層が埋め込まれている
ことを特徴とした特許請求の範囲第１項または第
２項記載の複合形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257368A JPS61136254A (ja) | 1984-12-07 | 1984-12-07 | 複合形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257368A JPS61136254A (ja) | 1984-12-07 | 1984-12-07 | 複合形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61136254A JPS61136254A (ja) | 1986-06-24 |
| JPH0367347B2 true JPH0367347B2 (ja) | 1991-10-22 |
Family
ID=17305412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59257368A Granted JPS61136254A (ja) | 1984-12-07 | 1984-12-07 | 複合形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61136254A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892287A (en) * | 1997-08-18 | 1999-04-06 | Texas Instruments | Semiconductor device including stacked chips having metal patterned on circuit surface and on edge side of chip |
-
1984
- 1984-12-07 JP JP59257368A patent/JPS61136254A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61136254A (ja) | 1986-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |