JP2679265B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタと絶縁ゲート電界
効果型トランジスタ（MOSFET）とを１素子として併有す
る半導体装置に関する。
効果型トランジスタ（MOSFET）とを１素子として併有す
る半導体装置に関する。
従来、縦形構造のnpnバイポーラトランジスタは、第
３図に示すように、コレクタ領域としての低濃度ｎ型半
導体層１上に拡散形成されたＰ型ベース領域２と、この
Ｐ型ベース領域２内に島状に拡散形成された高濃度のｎ
型エミッタ領域３と、Ｐ型ベース領域２に対し離間した
部位に拡散形成されたｎ型領域のコレクタ・コンタクト
部４とを備えている。
３図に示すように、コレクタ領域としての低濃度ｎ型半
導体層１上に拡散形成されたＰ型ベース領域２と、この
Ｐ型ベース領域２内に島状に拡散形成された高濃度のｎ
型エミッタ領域３と、Ｐ型ベース領域２に対し離間した
部位に拡散形成されたｎ型領域のコレクタ・コンタクト
部４とを備えている。
一方、２重拡散形ｎチャネルMOSFET（DMOSFET）の構
造は、第４図に示すように、ドレイン領域としての低濃
度ｎ型半導体層１上に絶縁膜５を介して形成されたポリ
シリコンゲート６と、このポリシリコンゲート６をマス
クとして不純物注入による２重拡散で形成されたＰ型チ
ャネル拡散領域７及び高濃度ｎ型のソース領域８と、Ｐ
型チャネル拡散層７に対し離間した部位に拡散形成され
たｎ型領域のドレイン・コンタクト部９とを備えてい
る。
造は、第４図に示すように、ドレイン領域としての低濃
度ｎ型半導体層１上に絶縁膜５を介して形成されたポリ
シリコンゲート６と、このポリシリコンゲート６をマス
クとして不純物注入による２重拡散で形成されたＰ型チ
ャネル拡散領域７及び高濃度ｎ型のソース領域８と、Ｐ
型チャネル拡散層７に対し離間した部位に拡散形成され
たｎ型領域のドレイン・コンタクト部９とを備えてい
る。
しかしながら、上記の構造に係るバイポーラトランジ
スタ及びMOSFETにあっては、次のような問題点があっ
た。
スタ及びMOSFETにあっては、次のような問題点があっ
た。
前者のバイポーラトランジスタにおいては、第３図
の矢印で示すように、電流は主にｎ型エミッタ領域３の
底面角部の周辺を介して流れるが、表面近傍では電流が
殆ど流れない。したがって、ｎ型エミッタ領域３の横拡
がり部分は実質的に電流路として寄与せず、無駄な素子
面積を占めている。換言すれば、大電流容量化を図るた
めにはエミッタ領域３の占有面積（規模）を拡大するこ
とが必須であることから、ひいては素子面積の拡大及び
製造コスト高を招く。また、表面近傍では有効な電流が
流れないが、逆に表面再結合電流と言われる無効電流が
流れ易く、この無効電流が電流増幅率（hFE）を低下さ
せる原因となっていた。
の矢印で示すように、電流は主にｎ型エミッタ領域３の
底面角部の周辺を介して流れるが、表面近傍では電流が
殆ど流れない。したがって、ｎ型エミッタ領域３の横拡
がり部分は実質的に電流路として寄与せず、無駄な素子
面積を占めている。換言すれば、大電流容量化を図るた
めにはエミッタ領域３の占有面積（規模）を拡大するこ
とが必須であることから、ひいては素子面積の拡大及び
製造コスト高を招く。また、表面近傍では有効な電流が
流れないが、逆に表面再結合電流と言われる無効電流が
流れ易く、この無効電流が電流増幅率（hFE）を低下さ
せる原因となっていた。
後者のDMOSFETにおいては、第４図の矢印で示すよ
うに、ゲート電圧の印加によりポリシリコンゲート６直
下即ちＰ型チャネル拡散領域７の表面に形成されるチャ
ネル反転層10を介して、電流がソース領域８とドレイン
・コンタクト部９との間を流れるが、Ｐ型チャネル拡散
領域７の下面では電流が全く流れない。電流容量を増加
させるためには、実効チャネル幅を長くとることが必要
であるが、この実効チャネル幅の長大化に伴い、必然的
に電流路として寄与しないソース領域８の底面積もやは
り拡大され、無駄な素子面積の拡大及び製造コスト高を
招く。
うに、ゲート電圧の印加によりポリシリコンゲート６直
下即ちＰ型チャネル拡散領域７の表面に形成されるチャ
ネル反転層10を介して、電流がソース領域８とドレイン
・コンタクト部９との間を流れるが、Ｐ型チャネル拡散
領域７の下面では電流が全く流れない。電流容量を増加
させるためには、実効チャネル幅を長くとることが必要
であるが、この実効チャネル幅の長大化に伴い、必然的
に電流路として寄与しないソース領域８の底面積もやは
り拡大され、無駄な素子面積の拡大及び製造コスト高を
招く。
ところで、特開昭57−133665号公報には、DMOSFETの
寄生バイポーラトランジスタを利用して、低い制御電圧
についてはDMOSFETとして機能し、高い制御電圧に対し
てはバイポーラトランジスタとして作用するバイポーラ
トランジスタを含む絶縁ゲート型電界効果トランジスタ
が開示されている。
寄生バイポーラトランジスタを利用して、低い制御電圧
についてはDMOSFETとして機能し、高い制御電圧に対し
てはバイポーラトランジスタとして作用するバイポーラ
トランジスタを含む絶縁ゲート型電界効果トランジスタ
が開示されている。
この絶縁ゲート型電界効果トランジスタにおいては、
ゲート電圧が高くなると、Ｐ型のウェル状のチャネル拡
散層の主面に形成したツェナーダイオードが導通してバ
イポーラトランジスタもオン状態になるが、そのツェナ
ーダイオードが導通したとき、そのオン電流をバイポー
ラトランジスタのベース電流として有効化するために、
DMOS部側のウェル端とは反対側ウェル端のチャネル拡散
層上にソース電極に短絡する独立電極を設け、バイポー
ラトランジスタのベース・エミッタ間抵抗を高めるよう
に構成されている。
ゲート電圧が高くなると、Ｐ型のウェル状のチャネル拡
散層の主面に形成したツェナーダイオードが導通してバ
イポーラトランジスタもオン状態になるが、そのツェナ
ーダイオードが導通したとき、そのオン電流をバイポー
ラトランジスタのベース電流として有効化するために、
DMOS部側のウェル端とは反対側ウェル端のチャネル拡散
層上にソース電極に短絡する独立電極を設け、バイポー
ラトランジスタのベース・エミッタ間抵抗を高めるよう
に構成されている。
〔発明が解決しようとする課題〕 しかしながら、特開昭57−133665号公報に開示の半導
体構造にあっては、次のような問題点がある。
体構造にあっては、次のような問題点がある。
即ち、Ｐ型チャネル拡散層において、DMOS部側のウェ
ル端の主面（上部）に沿って絶縁ゲート型電界効果トラ
ンジスタによる多数キャリアの電流（チャネル電流）が
横方向に流れると共に、ウェル状のソース領域の底面レ
ベルに相当するDMOS部側のウェル端の浅部にはバイポー
ラトランジスタの少数キャリア電流（ベース電流）が横
方向に流れるため、実質的に、Ｐ型チャネル拡散層のDM
OS部側の一方のウェル端を介してのみ電流が流れる。こ
のため、大電流容量化を図るには、DMOS部側の一方のウ
ェル端を長くしなければならず、無駄な素子面積の拡大
及び製造コスト高を招来する。
ル端の主面（上部）に沿って絶縁ゲート型電界効果トラ
ンジスタによる多数キャリアの電流（チャネル電流）が
横方向に流れると共に、ウェル状のソース領域の底面レ
ベルに相当するDMOS部側のウェル端の浅部にはバイポー
ラトランジスタの少数キャリア電流（ベース電流）が横
方向に流れるため、実質的に、Ｐ型チャネル拡散層のDM
OS部側の一方のウェル端を介してのみ電流が流れる。こ
のため、大電流容量化を図るには、DMOS部側の一方のウ
ェル端を長くしなければならず、無駄な素子面積の拡大
及び製造コスト高を招来する。
そこで、本発明は上記問題点を解決するものであり、
ウェル状のチャネル拡散層のウェル端は勿論のこと、ウ
ェル底面も電流路を形成させることにより、無駄な素子
面積の拡大を図らず、作り込み領域のすべてを有効活用
し、大電流容量化を実現する半導体装置を提供すること
にある。
ウェル状のチャネル拡散層のウェル端は勿論のこと、ウ
ェル底面も電流路を形成させることにより、無駄な素子
面積の拡大を図らず、作り込み領域のすべてを有効活用
し、大電流容量化を実現する半導体装置を提供すること
にある。
上記課題を解決するために、本発明は、第１導電型半
導体層の主面側に形成されたウェル状の第２導電型領域
と、この第２導電型領域内の主面側に形成されたウェル
状の第１導電型のソース・エミッタ領域と、上記第１導
電型半導体層及び上記第１導電型領域で挟まれた上記第
２導電型領域の主面を跨いでゲート絶縁膜を介して形成
されたゲート電極と、上記ゲート電極及び上記第２導電
型領域の間に接続された抵抗体とを有する半導体装置に
おいて、上記第１導電型半導体層のうち上記第２導電型
領域の真下に横たわる高濃度の第１導電型埋め込み層
と、上記第１導電型半導体層の上記ゲート電極側の主面
から上記第１導電型埋め込み層に達するウォール状の高
濃度第１導電型のドレイン・コレクタ領域とを有して成
ることを特徴とする。抵抗体としてはフィールドプレー
トとしての多結晶シリコンマクを利用することができ
る。
導体層の主面側に形成されたウェル状の第２導電型領域
と、この第２導電型領域内の主面側に形成されたウェル
状の第１導電型のソース・エミッタ領域と、上記第１導
電型半導体層及び上記第１導電型領域で挟まれた上記第
２導電型領域の主面を跨いでゲート絶縁膜を介して形成
されたゲート電極と、上記ゲート電極及び上記第２導電
型領域の間に接続された抵抗体とを有する半導体装置に
おいて、上記第１導電型半導体層のうち上記第２導電型
領域の真下に横たわる高濃度の第１導電型埋め込み層
と、上記第１導電型半導体層の上記ゲート電極側の主面
から上記第１導電型埋め込み層に達するウォール状の高
濃度第１導電型のドレイン・コレクタ領域とを有して成
ることを特徴とする。抵抗体としてはフィールドプレー
トとしての多結晶シリコンマクを利用することができ
る。
本発明においては、例えば第１導電型半導体層がｎ型
層の場合においては、まずゲート電極に電圧を印加し、
その印加電圧が第１導電型ソース・エミッタ領域−第２
導電型領域のpn接合の順方向動作電圧（約0.6V程度）に
達すると、ゲート電極−第２導電型領域間の抵抗体を介
して第２導電型領域に電流が流れ、その際第１導電型半
導体層−第２導電型領域のpn接合が逆バイアス状態にあ
れば、バイポーラトランジスタとしての動作が行なわ
れ、主に第２導電型領域の底面を介して電流が流れる。
ここでゲート電圧を上げても、第２導電型領域の電位は
第１導電型領域のそれより高々順方向動作電圧程度であ
るから、ゲート電位と第２導電型領域の電位の差がMOS
効果のしきい値電圧（Vth）を越える。これによりゲー
ト電極真下の第２導電型領域の表面部分にチャネル反転
層が形成され、第２導電型領域の表面近傍を介して第１
導電型半導体層へ電流が流れ始め、DMOSFETとしての動
作が上記バイポーラトランジスタの動作に重畳される。
層の場合においては、まずゲート電極に電圧を印加し、
その印加電圧が第１導電型ソース・エミッタ領域−第２
導電型領域のpn接合の順方向動作電圧（約0.6V程度）に
達すると、ゲート電極−第２導電型領域間の抵抗体を介
して第２導電型領域に電流が流れ、その際第１導電型半
導体層−第２導電型領域のpn接合が逆バイアス状態にあ
れば、バイポーラトランジスタとしての動作が行なわ
れ、主に第２導電型領域の底面を介して電流が流れる。
ここでゲート電圧を上げても、第２導電型領域の電位は
第１導電型領域のそれより高々順方向動作電圧程度であ
るから、ゲート電位と第２導電型領域の電位の差がMOS
効果のしきい値電圧（Vth）を越える。これによりゲー
ト電極真下の第２導電型領域の表面部分にチャネル反転
層が形成され、第２導電型領域の表面近傍を介して第１
導電型半導体層へ電流が流れ始め、DMOSFETとしての動
作が上記バイポーラトランジスタの動作に重畳される。
このように、バイポーラトランジスタの動作とDMOSFE
Tの動作が併存することになるので、第２導電型領域の
全域を介して電流が流れる。特に、第１導電型半導体層
のうちには、第２導電型領域の真下に横たわる高濃度の
第１導電型埋め込み層と、第１導電型半導体層のゲート
電極側の主面から第１導電型埋め込み層に達するウォー
ル状の高濃度第１導電型のドレイン・コレクタ領域が形
成されているため、バイポーラトランジスタの電流経路
は、第２導電型領域のウェル底面，第１導電型埋め込み
層及びウォール状の高濃度第１導電型のドレイン・コレ
クタ領域を介した電流経路や、第２導電型領域のウェル
底面及びウェル端からウォール状の高濃度第１導電型の
ドレイン・コレクタ領域を介した電流経路となる。ま
た、DMOSFETのチャネルから出たドレインドリフト電流
経路は、ウォール状の高濃度第１導電型のドレイン・コ
レクタ領域に向かう直接の経路だけでなく、第１導電型
埋め込み層を介した間接的な経路も含まれている。この
ため素子の電流は第２導電型領域のウェル端は勿論のこ
と、ウェル底面も介して流れるため、無駄な素子面積を
拡大せずに、従来規模の素子面積であっても大電流溶化
が実現される。
Tの動作が併存することになるので、第２導電型領域の
全域を介して電流が流れる。特に、第１導電型半導体層
のうちには、第２導電型領域の真下に横たわる高濃度の
第１導電型埋め込み層と、第１導電型半導体層のゲート
電極側の主面から第１導電型埋め込み層に達するウォー
ル状の高濃度第１導電型のドレイン・コレクタ領域が形
成されているため、バイポーラトランジスタの電流経路
は、第２導電型領域のウェル底面，第１導電型埋め込み
層及びウォール状の高濃度第１導電型のドレイン・コレ
クタ領域を介した電流経路や、第２導電型領域のウェル
底面及びウェル端からウォール状の高濃度第１導電型の
ドレイン・コレクタ領域を介した電流経路となる。ま
た、DMOSFETのチャネルから出たドレインドリフト電流
経路は、ウォール状の高濃度第１導電型のドレイン・コ
レクタ領域に向かう直接の経路だけでなく、第１導電型
埋め込み層を介した間接的な経路も含まれている。この
ため素子の電流は第２導電型領域のウェル端は勿論のこ
と、ウェル底面も介して流れるため、無駄な素子面積を
拡大せずに、従来規模の素子面積であっても大電流溶化
が実現される。
なお、第１導電型領域−第２導電型領域間の順方向動
作電圧よりMOS効果のしきい値電圧（Vth）が低ければ、
先にチャネル転層が形成され、DMOSFETとして動作し始
める。
作電圧よりMOS効果のしきい値電圧（Vth）が低ければ、
先にチャネル転層が形成され、DMOSFETとして動作し始
める。
次に本発明の実施例を添付図面に基づいて説明する。
第１図（Ａ）は本発明を半導体集積回路に適用した実
施例の構造を示す斜視図である。
施例の構造を示す斜視図である。
図中、21はＰ型半導体基板で、この上には高濃度ｎ型
の埋込層22が埋め込み形成されている。Ｐ型半導体基板
21上にエピタキシャル成長された低濃度ｎ型の分離島23
（８Ω・cm程度）はＰ型半導体基板21に達するＰ型アイ
ソレイション領域24によって画成されている。25は埋込
層24に達する高濃度ｎ型のウォール層（ドレイン・コレ
クタ領域）で、これにはコレクタ端子Ｃが接続されてい
る。分離島23上には厚さ0.1μｍ程度のシリコン酸化膜2
6を介してストライプ状のゲート電極としてのポリシリ
コンゲート27が形成され、これにはゲート端子Ｇが接続
されている。このポリシリコンゲート27はイオン注入用
マスクとして機能し、２重拡散により分離島23の表面側
にはボロン（Ｂ）1017atm/cm3程度のＰ型ベース領域
（チャネル拡散層）28が形成され、またこのＰ型ベース
領域28内にはリン（Ｐ）1020atm/cm3程度の高濃度ｎ型
のソース・エミッタ領域29が形成されている。Ｐ型アイ
ソレイション領域24近傍のシリコン酸化膜26上にはポリ
シリコンゲート27の形成と同時に形成されたポリシリコ
ン抵抗膜30が存在する。このポリシリコン抵抗膜30の一
端はポリシリコンゲート27に接続するゲート端子Ｇに接
続されていると共に、その他端はＰ型ベース領域28に接
続するベース端子Ｂに接続されている。またソース・エ
ミッタ領域29はソース・エミッタ端子Ｅに接続されてい
る。なお、第１図では、エミッタ及びコレクタの電極は
割愛してある。
の埋込層22が埋め込み形成されている。Ｐ型半導体基板
21上にエピタキシャル成長された低濃度ｎ型の分離島23
（８Ω・cm程度）はＰ型半導体基板21に達するＰ型アイ
ソレイション領域24によって画成されている。25は埋込
層24に達する高濃度ｎ型のウォール層（ドレイン・コレ
クタ領域）で、これにはコレクタ端子Ｃが接続されてい
る。分離島23上には厚さ0.1μｍ程度のシリコン酸化膜2
6を介してストライプ状のゲート電極としてのポリシリ
コンゲート27が形成され、これにはゲート端子Ｇが接続
されている。このポリシリコンゲート27はイオン注入用
マスクとして機能し、２重拡散により分離島23の表面側
にはボロン（Ｂ）1017atm/cm3程度のＰ型ベース領域
（チャネル拡散層）28が形成され、またこのＰ型ベース
領域28内にはリン（Ｐ）1020atm/cm3程度の高濃度ｎ型
のソース・エミッタ領域29が形成されている。Ｐ型アイ
ソレイション領域24近傍のシリコン酸化膜26上にはポリ
シリコンゲート27の形成と同時に形成されたポリシリコ
ン抵抗膜30が存在する。このポリシリコン抵抗膜30の一
端はポリシリコンゲート27に接続するゲート端子Ｇに接
続されていると共に、その他端はＰ型ベース領域28に接
続するベース端子Ｂに接続されている。またソース・エ
ミッタ領域29はソース・エミッタ端子Ｅに接続されてい
る。なお、第１図では、エミッタ及びコレクタの電極は
割愛してある。
第１図（Ｂ）は上記実施例と等価回路を示す。ウォー
ル層，埋込層22はｎ型コレクタ領域として機能し、これ
とＰ型ベース領域28及びｎ型エミッタ領域29はnpnバイ
ポーラトランジスタTrを構成している。また一方、分離
島23はドレイン・ドリフト領域として機能すると共に、
ｎ型ベース・エミッタ領域29はソース領域として機能し
ており（Ｐ型ベース領域28はＰ型チャネル拡散領域とし
て機能する）、ポリシリコンゲート27、ｎ型エミッタ領
域29及び分離島23は、２重拡散形絶縁ゲート電界効果型
トランジスタMOSFETを構成している。そして、バイポー
ラトランジスタTrと絶縁ゲート電界効果型トランジスタ
MOSFETとは並列接続されている。
ル層，埋込層22はｎ型コレクタ領域として機能し、これ
とＰ型ベース領域28及びｎ型エミッタ領域29はnpnバイ
ポーラトランジスタTrを構成している。また一方、分離
島23はドレイン・ドリフト領域として機能すると共に、
ｎ型ベース・エミッタ領域29はソース領域として機能し
ており（Ｐ型ベース領域28はＰ型チャネル拡散領域とし
て機能する）、ポリシリコンゲート27、ｎ型エミッタ領
域29及び分離島23は、２重拡散形絶縁ゲート電界効果型
トランジスタMOSFETを構成している。そして、バイポー
ラトランジスタTrと絶縁ゲート電界効果型トランジスタ
MOSFETとは並列接続されている。
次に、上記実施例の作用効果につき第２図（Ａ），
（Ｂ）を参照しつつ説明する。まずゲート端子Ｇにエミ
ッタ端子Ｅよりも高い電圧を掛け、それがエミッタ−ベ
ース間順方向動作電圧である約0.6V程度に達すると、ポ
リシリコン抵抗膜30を介してＰ型ベース領域28に電流が
流れる。この際、ベース−コレクタ間が逆バイアス状態
にあれば、第２図（Ａ）に示すように、ソース・エミッ
タ層29の底面を介して電流が流れ始め、バイポーラトラ
ンジスタとしての動作が行なわれる。
（Ｂ）を参照しつつ説明する。まずゲート端子Ｇにエミ
ッタ端子Ｅよりも高い電圧を掛け、それがエミッタ−ベ
ース間順方向動作電圧である約0.6V程度に達すると、ポ
リシリコン抵抗膜30を介してＰ型ベース領域28に電流が
流れる。この際、ベース−コレクタ間が逆バイアス状態
にあれば、第２図（Ａ）に示すように、ソース・エミッ
タ層29の底面を介して電流が流れ始め、バイポーラトラ
ンジスタとしての動作が行なわれる。
更に、ゲート電圧を上げると、ゲート電位とベース電
位の差がMOS効果のしきい値電圧（Vth）を越えるので、
第２図（Ｂ）に示すように、ポリシリコンゲート27直下
のＰ型ベース領域28の表面部分にチャネル反転層31が形
成され、ソース・エミッタ層29の表面近傍からこのチャ
ネル反転層31を介して電流が流れ始め、これによりDMOS
FETとしての動作が上記バイポーラトランジスタの動作
に重畳される。したがって、エミッタ領域29の底面側の
みならず表面近傍からも電流が流れるので、エミッタ領
域29自体の占有面積を拡大せずに、その全域から電流が
流出する結果、電流容量が増大することになる。ちなみ
に、この実施例においては、従来のバイポーラトランジ
スタと同じ規模でありながら、電流容量が1.5倍程度増
大した。また耐圧も高いことが確認された。また従来の
DMOSFETと比較すると、耐圧は同程度であったが、電流
容量は３倍以上であった。
位の差がMOS効果のしきい値電圧（Vth）を越えるので、
第２図（Ｂ）に示すように、ポリシリコンゲート27直下
のＰ型ベース領域28の表面部分にチャネル反転層31が形
成され、ソース・エミッタ層29の表面近傍からこのチャ
ネル反転層31を介して電流が流れ始め、これによりDMOS
FETとしての動作が上記バイポーラトランジスタの動作
に重畳される。したがって、エミッタ領域29の底面側の
みならず表面近傍からも電流が流れるので、エミッタ領
域29自体の占有面積を拡大せずに、その全域から電流が
流出する結果、電流容量が増大することになる。ちなみ
に、この実施例においては、従来のバイポーラトランジ
スタと同じ規模でありながら、電流容量が1.5倍程度増
大した。また耐圧も高いことが確認された。また従来の
DMOSFETと比較すると、耐圧は同程度であったが、電流
容量は３倍以上であった。
なお、上記しきい値電圧（Vth）がエミッタ−ベース
間の順方向動作電圧より低いときには、チャネル反転層
30が先に形成されDMOSFETの動作開始後バイポーラトラ
ンジスタ動作が開始される。
間の順方向動作電圧より低いときには、チャネル反転層
30が先に形成されDMOSFETの動作開始後バイポーラトラ
ンジスタ動作が開始される。
〔発明の効果〕 以上説明したように、本発明に係る半導体装置は、第
１導電型半導体層のうちには、第２導電型領域の真下に
横たわる高濃度の第２導電型埋め込み層と、第１導電型
半導体層のゲート電極側の主面から第１導電型埋め込み
層に達するウォール状の高濃度第１導電型のドレイン・
コレクタ領域が形成されているため、バイポーラトラン
ジスタの電流経路は、第２導電型領域のウェル底面，第
１導電型埋め込み層及びウォール状の高濃度第１導電型
のドレイン・コレクタ領域を介した電流経路や、第２導
電型領域のウェル底面及びウェル端からウォール状の高
濃度第１導電型のドレイン・コレクタ領域を介した電流
経路となる。また、DMOSFETのチャネルから出たドレイ
ンドリフト電流経路は、ウォール状の高濃度第１導電型
のドレイン・コレクタ領域に向かう直接の経路だけでな
く、第１導電型埋め込み層を介した間接的な経路も含ま
れている。このため素子の電流は第２導電型領域のウェ
ル端は勿論のこと、ウェル底面も介して流れるため、無
駄な素子面積を拡大せずに、従来規模の素子面積であっ
ても大電流容化が実現される。
１導電型半導体層のうちには、第２導電型領域の真下に
横たわる高濃度の第２導電型埋め込み層と、第１導電型
半導体層のゲート電極側の主面から第１導電型埋め込み
層に達するウォール状の高濃度第１導電型のドレイン・
コレクタ領域が形成されているため、バイポーラトラン
ジスタの電流経路は、第２導電型領域のウェル底面，第
１導電型埋め込み層及びウォール状の高濃度第１導電型
のドレイン・コレクタ領域を介した電流経路や、第２導
電型領域のウェル底面及びウェル端からウォール状の高
濃度第１導電型のドレイン・コレクタ領域を介した電流
経路となる。また、DMOSFETのチャネルから出たドレイ
ンドリフト電流経路は、ウォール状の高濃度第１導電型
のドレイン・コレクタ領域に向かう直接の経路だけでな
く、第１導電型埋め込み層を介した間接的な経路も含ま
れている。このため素子の電流は第２導電型領域のウェ
ル端は勿論のこと、ウェル底面も介して流れるため、無
駄な素子面積を拡大せずに、従来規模の素子面積であっ
ても大電流容化が実現される。
21……Ｐ型半導体層 22……埋込層 23……分離島 24……Ｐ型アイソレイション領域 25……ウォール層 26……シリコン酸化膜 27……ポリシリコンゲート 28……Ｐ型ベース領域（チャネル拡散領域） 29……ｎ型ソース・エミッタ領域 30……ポリシリコン抵抗膜 31……チャネル反転層。
Claims (1)
- 【請求項１】第１導電型半導体層の主面側に形成された
ウェル状の第２導電型領域と、この第２導電型領域内の
主面側に形成されたウェル状の第１導電型のソース・エ
ミッタ領域と、前記第１導電型半導体層及び前記第１導
電型領域で挟まれた前記第２導電型領域の主面を跨いで
ゲート絶縁膜を介して形成されたゲート電極と、前記ゲ
ート電極及び前記第２導電型領域の間に接続された抵抗
体とを有する半導体装置において、前記第１導電型半導
体層のうち前記第２導電型領域の真下に横たわる高濃度
の第１導電型埋め込み層と、前記第１導電型半導体層の
前記ゲート電極側の主面から前記第１導電型埋め込み層
に達するウォール状の高濃度第１導電型のドレイン・コ
レクタ領域とを有して成ることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164278A JP2679265B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164278A JP2679265B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330366A JPH0330366A (ja) | 1991-02-08 |
| JP2679265B2 true JP2679265B2 (ja) | 1997-11-19 |
Family
ID=15790053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164278A Expired - Fee Related JP2679265B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679265B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2497404A1 (fr) * | 1980-12-29 | 1982-07-02 | Thomson Csf | Transistor mos a fonctionnement bipolaire en saturation |
-
1989
- 1989-06-27 JP JP1164278A patent/JP2679265B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330366A (ja) | 1991-02-08 |
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