JPH01208860A - Ｃｍｏｓトランジスタのラッチアップ防止構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 低不純物濃度の半導体基板に形成された互いに異なる導
電型のウェルとこのウェル間の半導体基板領域に重金属
を注入して形成されたライフタイムキラーを有するＣＭ
ＯＳ　トランジスタに関し。

前記半導体基板に注入された少数キャリアがうイフタイ
ムキラーによって再結合した際に、低濃度基板を流れる
多数キャリアによる電流により生じるラッチアップを防
止することを目的とし。

低濃度の一導電型不純物を含有する半導体基板に形成さ
れた高濃度の一導電型不純物を含有する第１のウェルお
よび高濃度の逆導電型不純物を含有する第２のウェルを
備えたＣＭＯＳ　Ｉ−ランリスクにおいて、該第１およ
び第２のウェルを分離するために該第１および第２のウ
ェル間の該半導体基板領域に形成された溝と、詩情の直
下における該半導体基板領域に形成された重金属注入領
域と、該重金属注入領域を外部電源に接続するために該
溝内に設けられた接続手段とを有することから構成され
る。

〔産業上の利用分野〕

本発明は、ＣＭＯＳ）ランリスクの構造に係り、とくに
、低濃度基板を用いて形成されたＣＭＯＳ　）ランリス
クにおけるラッチアップを防止するための構造に関する
。

〔従来の技術〕

ＣＭＯＳ　トランジスタにおいては、寄生サイリスクに
よるラッチアップが生じることがよく知られている。（
例えば、“ＣＭＯＳ　）ランリスクのラッチアップ現象
の解析”：京増他、電通学会論文誌。

’　７Ｂ／２　Ｖｏｌ、Ｊ６１−ＣＮｏ、２．ｐｐ、１
０６（１９７Ｂ）参照）このために、ＣＭＯＳ）ランリ
スクを構成するｐチャネルＭＯ３）ランリスク（以下ｐ
−ＭＯ５と略記する）とｎチャネルＭＯＳトランジスタ
（以下ｎ−ＭＯ５と略記する）との間の基板領域に、こ
れらのトランジスタを分離するための手段を設けること
が行われている。

高速度を目的として、第２図に示すように、低濃度の不
純物を含有する基板を用い、互いに異なる導電型のウェ
ルを形成しそ成るＣＭＯＳ　ｌ−ランリスクがある。

すなわち９例えば１．５ｘｌＯ”ｃｍ−”程度の低濃度
のｐ型不純物を含有するシリコン等の半導体基板ｌには
、基板より高濃度の不純物を含むｐ型ウェル２とｎ型ウ
ェル３が形成されている。ｐ型ウェル２およびｎ型ウェ
ル３における不純物濃度は、それぞれ＋　５ｘｌＯ１ｈ
ｃｍ−’程度およびＩｘｌＯＩ＆ｃｎ＋−’程度とされ
ている。

ウェル２内には、ｎ型不純物が選択注入されたソース領
域５およびドレイン領域６と、ｐ型不純物が選択注入さ
れたウェルコンタクト１４が、また。

ｎ型ウェル３内には、ｐ型不純物が選択注入されたソー
ス領域７およびドレイン領域８と、ｎ型不純物が選択注
入されたウェルコンタクト１５が、それぞれ形成されて
いる。

ざらに、それぞれのウェルにおけるソース／ドレイン領
域対の間の半導体基板１上には、ゲート絶縁層９を介し
て、ゲート電極１０および１１が形成されている。この
ようにして、ｐ型ウェル２内にはｎ−ＭＯＳが、また、
ｎ型ウェル３内にはｐ−ＭＯＳが、それぞれ形成され、
これらのトランジスタがＣＭＯＳ　）ランリスクを構成
する。

第２図に示すＣＭＯＳ　）ランリスクにおいては、低濃
度の半導体基板１に少数ギヤリア（電子）が注入された
場合、ラッチアップが発生するおそれがある。この対策
として、ｐ型ウェル２とｎ型ウェル３間の半導体基板１
領域に、溝４が形成し、溝４の底部直下の半導体基板１
領域に、ライフタイムキラーとなる金あるいは白金等の
重金属が注入された重金属注入領域１２を設けている。

溝４は。

ウェル２および３の深さと同等もしくはそれより深く形
成されている。

上記構造により２例えばｎ型のソース領域５からｐ型の
半導体基板１に注入された電子は１重金属注入領域１２
におけるライフタイムキラーを介して、多数キャリアで
ある正孔と再結合し、短寿命となるので、上記ウェル２
および３から成るＣＭＯＳトランジスタのラッチアップ
が防止される。

〔発明が解決しようとする課題〕

しかしながら、半導体基板ｌに注入された少数キャリア
である電子が、ライフタイムキラーにより再結合した場
合、多数キャリアによる電流が生じ、この電流によりラ
ッチアップが起こるという問題があった。これについて
、第３図を参照して説明する。同図において、第２図に
おけるのと同じ部分は同一符号で示しである。

第３図において、ｐ型ソース領域７とｎ型ウェル３とｐ
型半導体基板１とから成る寄生ＰＮＰ　）ランリスクＱ
、と、ｎ型ウェル３とｐ型半導体基板１とｎ型ソース領
域５とから成る寄生ＮＰＮ　トランジスタＱ２とから寄
生サイリスクが構成される。なお。

ｐ型ソース領域７は高電圧電源（Ｖｏｎ）に、ｎ型ソー
ス領域は低電圧電源（Ｖｓｓ）に、それぞれ接続されて
いる。

一般に、バイポーラトランジスタのベース領域に少数キ
ャリアが注入された場合、この少数キャリアと再結合し
た多数キャリアはベース電極ヘトリフトするが、このと
き、ベース領域に抵抗があるために、これにより電位差
が生じる。

第３図の場合には、ｎ型ソース領域５から半導体基板１
に電子が注入されたとすると、この電子は、寄生ＮＰＮ
　　トランジスタロ２のベース領域を形成する重金属注
入領域１２に存在するライフタイムキラーにより多数キ
ャリアである正孔と再結合する。

再結合した正孔は、最も近い位置にあるｐ型ウェル２の
コンタクト１４　（ベース電極に相当する）にドリフト
電流として流れこむ。

しかしながら、このドリフト電流Ａ、の径路である低濃
度半導体基板１による寄生抵抗（Ｒ８；ベース抵抗に相
当する）が高いために＋ＲＩに電位降下が生じる。この
ため、寄生ＮＰＮ　）ランリスクＱ２のベース・エミッ
タ間が順バイアスされ、そのエミッタからベースに注入
される電流Ａ２が増加する。

その結果、ｎ型ウェル３のコンタクト１５から寄生ＮＰ
Ｎ　　）ランリスク０□のコレクタに流れる電流へ、が
増加し、抵抗Ｒ６による電圧降下が生じるために。

寄生ＰＮＰ　Ｉ−ランリスクＱ、が動作状態となり、ラ
ッチアップが生じる。

本発明は、上記のような少数キャリアの再結合に伴って
生じる電流によるラフチアツブを防止することを目的と
する。

〔課題を解決するための手段〕

上記目的は、低濃度の一導電型不純物を含有する半導体
基板に形成された高濃度の一導電型不純物を含有する第
１のウェルおよび高濃度の逆導電型不純物を含有する第
２のウェルと、該第１のウェルに形成された逆導電型の
ソース／ドレイン領域および該一導電型のウェルコンタ
クトと、該第２のウェルに形成された該一導電型のソー
ス／ドレイン領域および該逆導電型のウェルコンタクト
と、該第１および第２のウェルを分離するために該第１
および第２のウェル間の該半導体基板領域に形成された
溝と、詩情の直下における該半導体基板領域に形成され
た重金属注入領域と、該重金属注入領域を外部電源に接
続するために該構内に設けられた接続手段とを有するこ
とを特徴とする１本発明のＣＭＯＳ　ｌ−ランリスクの
ラッチアップ防止構造によって達成される。

〔作　用］ ＣＭＯＳ　）ランリスクを構成するＭＯＳ　　）ランリ
スクが形成された。互いに異なる導電のウェル（２およ
び３）間に設けられた分離用の溝の底部において基板と
接続された導電層（２２）を形成し、この導電層（２２
）を外部電源に接続することによって、溝直下の基ｖｉ
、’ｐＨ域におけるライフタイムキラーを介して行われ
る少数キャリアの再結合に伴って流れる多数キャリアに
よる電流は、この導電層（２２）を通じて外部に取り出
されるので、前記ウェル（２および３）間に形成される
寄生ＮＰＮ　ｌ−ランリスクＱ２は動作せず、ラッチア
ップが防止される。

〔実施例〕

以下本発明の実施例を図面を参照して説明する。

以下の図面において、既出の図面におけるのと同じ部分
には同一符号を付しである。

第１図（ａ）および（ｂ）は、それぞれ１本発明に係る
ラッチアップ防止構造を有するＣＭＯＳ　）ランリスク
の要部を示す断面図および平面図である。

図示のＣＭＯＳ　Ｉ−ランリスクは、第２図に示した従
来のＣＭＯＳ　＋−ランリスタと同様に、半４体基板１
は低濃度のｐ型不純物を含み、半導体基板１の所定領域
に形成されたｎ型ウェル２およびｎ型ウェル３．ウェル
２内に形成されたｎ型のソース領域５およびドレイン領
域６とｐ型のウェルコンタクト１４、ウェル３内に形成
されたｐ型のソース領域７およびドレイン領域８とｎ型
のウェルコンタクト１５、それぞれのソース／ドレイン
領域対の間における半導体基板ｌ上にゲート絶縁層９を
介して形成されたゲート電極１０および１１を有する。

そして。

ウェル２とウェル３間の半導体基板１領域に、溝が形成
されており、さらに、溝直下の半導体基板１　ｖ：４域
には、金あるいは白金が注入して成る重金属注入領域１
２が形成されている。この溝の幅は１μｍ程度であり、
その深さはウェル２および３のそれと同等もしくはそれ
より深く形成されている。

本発明のＣＭＯＳ　）ランリスタは、前記従来の構造と
異なって、溝内部に１例えば多結晶シリコンを埋め込ん
で形成された導電層２２．前記重金属注入領域１２の周
囲における半導体基板１と導電層２２との間に介在する
９例えばＳｉｎｇから成る厚さ約５００人の絶縁層２１
．導電層２２の上端面に接続された。

例えばアルミニウムから成る基板コンタクト７１２３を
有する。導電層２２を形成する多結晶シリコンは。

半導体基板１と同じｐ型の不純物を高濃度に添加されて
いる。

上記の構造により９重金属注入領域１２は導電層２２を
通じて基板コンタクト層２３に接続され、所定の外部電
源に接続される。

上記本発明の構造によるラフチアツブ防止機構を第４図
によって説明すると１重金属注入領域１２のライフタイ
ムキラーを介して少数キャリアと再結合した正孔は、低
電圧電源（Ｖ、、）に接続されている最も近い場所の電
極、すなわち、導電層２２を通じて低電圧電源（Ｖ、、
）に流れ込む。この正孔による電流をＡ４で示す。した
がって、従来の構造におけるような、寄生ＮＰＮ　　ト
ランジスタロ２の寄生ベース抵抗Ｒ８を流れる電流は小
さく、その結果。

寄生トランジスタＱ２および口、は動作せず、ラッチア
ップが生じない。

なお、上記実施例においては、半導体基板１がｐ型であ
る場合について説明したが１本発明のラッチアップ防止
構造は、低濃度のｎ型不純物を含有する半導体基板を用
いて形成されるＣＭＯＳ　）ランリスタについても同様
に適用できることはいうまでもない。

また、導電層２２は溝４を埋める構造を示したが。

導電層２２はは重金属注入領域１２を外部電極に接続す
るのが目的であるから、溝４の底部において重金属注入
領域１２に接触していればよく、このような導電層２２
を、中空の溝４内に敷設された細線によって、または中
空の溝４の側壁面に、半導体基板ｌと絶縁された別の導
電層を形成することによって、外部電源に接続する構造
としてもよい。

〔発明の効果〕

本発明によれば、低不純物濃度の半導体基板を用いて構
成されるＣＭＯＳ　）ランリスタにおけるラッチアップ
が防止され、高速のＣＭＯＳ　ｌ−ランリスタを提供可
能とする効果がある。

【図面の簡単な説明】

第１図（ａｌおよび（ｂ）は本発明のラフチアツブ防止
構造の一実施例を示す要部断面図および平面図。 第２図は低不純物濃度基板を用いた従来のＣＭＯＳトラ
ンジスタの構造を示す要部断面図。 第３図は第２図の構造のＣＭＯＳ　トランジスタにおけ
るラフチアツブの発生機構を説明するための図。 第４図は第１図の構造によりラッチアンプが防止される
機構を説明するための図 である。 図において。 １は半４体基板。 ２はｐ型ウェル。 ３はｎ型ウェル。 ４は溝。 ５と７はソース領域。 ６と８はドレイン領域。 ９はゲート１色縁層。 ＩＯと１１はゲート電極。 １２は重金属注入領域。 １４と１５はウェルコンタクト。 ２１は絶縁層。 ２２は導電層。 ２３は基板コンタクト層 である。 水発吐Ｑヲ・ノナアツア坊止構造− 策　１　回 第２５４の構聞７ｃＭｏδトランジ゛スクにありプ、ナ
ア、７９企生機講蔦纒　３　聞 第１　図の構造−；二吟うヅナア・・ノブ持止ルー構第
　４　図

Claims (2)

【特許請求の範囲】
1. （１）低濃度の一導電型不純物を含有する半導体基板に
   形成された高濃度の一導電型不純物を含有する第１のウ
   ェルおよび高濃度の逆導電型不純物を含有する第２のウ
   ェルと、 該第１のウェルに形成された逆導電型のソース／ドレイ
   ン領域および該一導電型のウェルコンタクトと、 該第２のウェルに形成された該一導電型のソース／ドレ
   イン領域および該逆導電型のウェルコンタクトと、 該第１および第２のウェルを分離するために該第１およ
   び第２のウェル間の該半導体基板領域に形成された溝と
   、 該溝の直下における該半導体基板領域に形成された重金
   属注入領域と、 該重金属注入領域を外部電源に接続するために該溝内に
   設けられた接続手段 とを有することを特徴とするＣＭＯＳトランジスタのラ
   ッチアップ防止構造。
2. （２）該接続手段は該溝を充填するように形成された導
   電層と、 該重金属注入領域周囲の上方における該半導体基板と該
   導電層との間に介在するようにして設けられた絶縁層と
   、 該導電層上に形成された基板コンタクト層 とから成ることを特徴とする請求項１記載のＣＭＯＳト
   ランジスタのラッチアップ防止構造。