JP2629434B2 - アノードショート伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アノードショート伝導度変調型半導体装置
の構造に関し、特に、そのアノード側の領域構造に関す
るものである。

〔従来の技術〕

従来、スイッチング素子として用いられるアノードシ
ョート型MISFETとしては、第10図に示す構造を有するも
のがある。これは、ｐ型のシリコン基板101の上にエピ
タキシャル成長によりn^-型の伝導度変調層103が形成さ
れており、この伝導度変調層103内にｐウェル1102を、
更にこの内部にp⁺型のコンタクト領域111及びn⁺型のソ
ース領域112を形成し、これらの上方に形成されたゲー
ト電極108の電位によって駆動されるMIS部を構成する。

一方、伝導度変調層103の表面側であって、MIS部に対
してある程度（〜数十μｍ）離れた位置には、p⁺型の少
数キャリア注入領域113及びn⁺型の多数キャリア抽出領
域114が形成されている。

なお、ｐウェル1102内から伝導度変調層103への通路
となるn⁺型のキャリア伝導層1103はオン状態の電流容量
を増大するために、また、p⁺型の補助カソード領域1104
及びｐ型の埋込み層1101はオフ状態の耐圧向上のために
設けられている。

この伝導度変調型MISFETの動作は、ゲート電位Gaがし
きい値電圧よりも低電位になるとソース電位S₀（通常は
接地電位）の付与されたソース領域112からキャリア伝
導層1103を介して伝導度変調層103に電子が流入し、ア
ノード電位A_nの付与された多数キャリア抽出領域114か
ら電子が放出される。

この電子による電流は、同様にアノード電位A_nの付与
された少数キャリア注入領域113と伝導度変調層103との
間に電位差を発生させ、この電位差が少数キャリア注入
領域113と伝導度変調層103の間に形成される寄生ダイオ
ードに順方向電圧を印加することとなるので、正孔が少
数キャリア注入領域113から伝導度変調層103に注入され
る。この注入された正孔は高抵抗の伝導度変調層103の
伝導度を上昇させるので、アノード−ソース間の電流量
は急激に増大し、オン状態に移行する。

上記の伝導度変調型MISFETとほぼ同様の機能を果たす
ものに、第11図に示す構造を有するものがある。この伝
導度変調型MISFETでは、伝導度変調層103の表面側に２
重拡散で形成されたｐ型のベース領域109とn⁺型のソー
ス領域112とからMIS部が構成されており、多数キャリア
抽出領域114には伝導度変調層103の表面上に形成された
ポリシリコン抵抗902が接続されている。このMISFETで
は、多数キャリア抽出領域114にはポリシリコン抵抗902
を介してアノード電位A_nが付与され、その結果、微弱な
電子電流によっても、少数キャリア注入領域113と伝導
度変調層103との間にオン状態への移行に必要な電位差
を発生させることができる。

〔発明が解決しようとする課題〕

しかしながら、上記従来の伝導度変調型MISFETにおい
ては、以下の問題点がある。

すなわち、先ず第10図に示すMISFETにおいては、多数
キャリア抽出領域114が少数キャリア注入領域113のMIS
部側に隣接しており、オン状態を誘起するために必要な
少数キャリア注入領域113に対して並列に存在すべき寄
生抵抗の値が小さく、少数キャリア注入領域114と伝導
度変調層103との間に正孔を注入するに足る順方向電圧
を生じさせるには、大きな電流をアノード−ソース間に
流さなければならない。したがって、オン状態に移行可
能なアノード−ソース間の最小電圧は、従来、約1.25V
程度と高くなっていた。

また、第11図に示すMISFETでは、多数キャリア抽出領
域114に接続されるポリシリコン抵抗902を形成する工程
が別途必要であり、しかも、充分な電圧降下を得るため
に高抵抗を精度良く形成することは困難であった。

また、このMISFETは、ベース領域109と伝導度変調層1
03の間に寄生する内蔵ダイオード705を誘導性負荷を駆
動する際のフリーホイールダイオードとして用いるか、
或いは逆方向に印加された過大電圧を開放するために使
用することが可能であるが、この場合、オン状態、オフ
状態を問わず、内蔵ダイオード705に対する直列抵抗と
してポリシリコン抵抗902が配置されているため、逆方
向の電圧降下の増大を招くこととなり、内蔵ダイオード
705を有利に利用することができないという問題点もあ
った。

そこで、本発明は上記問題点を解決するものであり、
その課題は、埋込み層、少数キャリア注入領域及び多数
キャリア抽出領域の相互配置を変更し、更に伝導度変調
層の有効断面積を縮小することにより、多数キャリア抽
出領域に接続される寄生抵抗の値を高くし、低いアノー
ド−ソース電圧でオン状態への移行可能なアノードショ
ート伝導度変調型MISFETを提供することにある。

〔課題を解決するための手段〕

上記問題点を解決するために、第１導電型の半導体基
板上に形成された第２導電型の埋込み層を有し、埋込み
層の上には第２導電型の伝導度変調層が形成され、伝導
度変調層の表面側に２重拡散で形成された第１導電型の
ベース領域及び第２導電型のソース領域を含むMIS部
と、伝導度変調層の表面側でMIS部に対する隔離領域
に、第１導電型の少数キャリア注入領域及び第２導電型
の多数キャリア抽出領域と、を有するアノードショート
伝導度変調型MISFETを備えた半導体装置において、本発
明が講じた手段は、 多数キャリア抽出領域を、少数キャリア注入領域より
もMIS部から離れた伝導度変調層の表面側に形成し、埋
込み層が、MIS部の下方から少数キャリア注入領域の下
方までの領域には形成されているが、少数キャリア注入
領域の下方から多数キャリア抽出領域までの領域には形
成されていない構造とするものである。この場合に、伝
導度変調層のキャリア濃度は、MIS部の下方から少数キ
ャリア注入領域の下方までの領域よりもこの領域に続く
多数キャリア抽出領域までの領域の方を低く形成する場
合がある。

また、上記の手段において、少数キャリア注入領域と
多数キャリア抽出領域との間に位置する伝導度変調層の
内部に第１導電型のゲート領域を形成するものである。
この場合に、ゲート領域を、伝導度変調層の表面側に形
成された表面ゲート領域及びこの表面ゲート領域の下方
に位置する伝導度変調層内の半導体基板上に形成された
埋込ゲート領域で構成する場合がある。更に、そのゲー
ト部にはソース領域とほぼ同一の電位を付与する場合も
ある。

〔作用〕

かかる手段によれば、少数キャリア注入領域の下方か
ら多数キャリア抽出領域の下方までは伝導度変調層の下
に埋込み層が形成されていないことから、少数キャリア
注入領域の下方から多数キャリア抽出領域の下方までの
電流経路は伝導度変調層の低キャリア濃度に基づいて高
抵抗率となる。したがって、MIS部から流入し多数キャ
リア抽出領域に流出する多数キャリア流が発生すると、
少数キャリア注入領域から多数キャリア抽出領域までの
伝導度変調層内の電流によって大きな電圧高架が発生
し、少数キャリア注入領域とその周囲の伝導度変調層と
の間に電位差が発生し、少数キャリア注入領域から伝導
度変調層に少数キャリアが注入される。したがって、従
来よりも僅かな多数キャリア電流でオン状態に移行させ
ることができ、オン状態への移行に必要なアノード−ソ
ース電圧を低くすることができる。

この構成をもつMISFETは、伝導度変調層自体を抵抗層
として用いることからポリシリコン等の新たな構造を付
加する必要がなく、製造工程を簡略化できるとともに、
少数キャリア注入領域と多数キャリア抽出領域の位置関
係のみによって精度良く高抵抗を得ることができる。

少数キャリア注入領域の下方から多数キャリア抽出領
域の下方までの領域をMIS部の下方から少数キャリア注
入領域の下方までの領域よりも低キャリア濃度とするこ
とにより、多数キャリア抽出領域に接続される寄生抵抗
の値を相対的に大きくすることが可能であり、更に低い
アノード−ソース電圧でMISFETをオン状態へと移行させ
ることができる。したがって、同一抵抗値を得ようとす
る場合には、逆に少数キャリア注入領域と多数キャリア
抽出領域との間隔を短縮することが可能であり、素子の
占有面積を削減することができる。

少数キャリア注入領域と多数キャリア抽出領域との間
に第１導電型のゲート領域を形成する場合には、伝導度
変調層の有効断面積が縮小し、上記寄生抵抗の値を増大
させることができ、そのゲート領域の形状と配置によ
り、寄生抵抗を適正値に調整することができる。したが
って、素子特性を劣化させずに素子の占有面積を削減す
ることも可能である。

上記のゲート領域にソース電位とほぼ同一の電位を付
与する場合には、このゲート領域も正孔の流出経路とな
るので、オン状態時における電流容量を更に増大させる
ことができる。

その上、この伝導度変調層内部には、ゲート領域をゲ
ートとし、少数キャリア注入領域の下方に位置する伝導
度変調層をソースとし、多数キャリア抽出領域をドレイ
ンとするJFET（Junction Field Effect Transistor）が
内蔵されていることとなる。したがって、アノード−ソ
ース電圧の値に応じた空乏層がゲート領域から周囲の伝
導度変調層に形成され、伝導度変調層の有効断面積を更
に狭めることとなるので、アノード−ソース電圧の上昇
に伴って急速に電圧降下が大きくなることから、オン状
態への移行に必要なアノード−ソース電圧の値を更に低
減させることができる。

この空乏層のピンチオフ電圧（空乏層の拡大によって
伝導度変調層内の電流経路が遮断される状態となるアノ
ード−ソース電圧をいう。）を本来のMISFETの耐圧より
も低く設定する場合には、オフ状態時における素子のブ
レークダウンを妨げることができ、素子耐圧を向上させ
ることができる。

しかもこの場合には、ゲート領域と伝導度変調層によ
り新たな寄生ダイオードが存在するので、ベース領域と
伝導度変調層との間に存在する内蔵ダイオードに対し並
列に上記寄生ダイオードが接続されていることとなり、
アノード−ソース間に逆方向電圧が加わった状態では、
従来よりも素子の内部抵抗が減少する。更に、ゲート領
域周囲の空乏層は、このような逆方向電圧が印加された
状態では存在しないので、前記内蔵ダイオードに対する
直列抵抗値は、通常のアノード−ソース電圧が印加され
ている場合よりも小さくなる。いずれにしても、逆方向
電圧に対する電流容量は従来よりも大幅に向上する。

〔実施例〕

次に本発明によるアノードショート伝導度変調型MISF
ETの実施例を説明する。

〈第１実施例〉 第１図には、本発明による第１実施例の構造を示す。
抵抗率30〜50Ω・cmのｐ型のシリコン基板101の表面側
に、抵抗率が10〜100Ω・cmのn⁺型の埋込み層102を形成
し、この上にエピタキシャル成長によって抵抗率８Ω・
cmのn^-型の伝導度変調層103を約15μｍの厚さに形成す
る。次に、この伝導度変調層103の周囲にｐ型のアイソ
レーション104（表面濃度５×10¹⁸cm^-3、拡散深さ15μ
ｍ）を、埋込み層102の端部上にn⁺型のドレインウォー
ル105（表面濃度５×10¹⁸cm^-3、拡散深さ13μｍ）を、
それぞれ形成する。この後、周囲に１μｍ程度の厚い酸
化膜（図示せず）を伴った厚さ1000Åのゲート酸化膜10
7を形成し、このゲート酸化膜107の上にポリシリコンの
ゲート電極108を形成する。このゲート電極108をマスク
として２重拡散により、伝導度変調層103の表面側に
は、ｐ型のベース領域（表県濃度２×10¹⁷cm^-3、拡散深
さ３μｍ）109とn⁺型のソース領域（表面濃度５×10¹⁹c
m^-3、拡散深さ1.0μｍ）112とが形成されてMIS分を構成
している。ここに、111は、p⁺型のベースコンタクト層
である。なお、ベース領域109の外側には、p^-型の電界
緩和領域115が形成されている。

ドレインウォール105の上部あって伝導度変調層103の
表面側には、p⁺型の少数キャリア注入領域（表面濃度５
×10¹⁹cm^-3、拡散深さ1.0μｍ）113が形成されており、
この周囲にはn⁺型のバッファ領域（表面濃度５×10¹⁷cm
^-3、拡散深さ3.0μｍ）110が取り囲むように形成されて
いる。また、この少数キャリア注入領域113よりもMIS部
から更に離れた位置には、ソース領域と同時に形成され
たn⁺型の多数キャリア抽出領域114が形成されている。

この伝導度変調型MISFETでは、ベースコンタクト層11
1及びソース領域112にはソース電位S₀、少数キャリア注
入領域113及び多数キャリア抽出領域114にはアノード電
位A_n、及びゲート電極108にはゲート電位G_aがそれぞれ
付与される。

このアノードショート伝導度変調型MISFETの動作を第
８図の等価回路によって説明する。ゲート電位G_aをしき
い値以下に低下させるとFET804が導通し、電流が伝導度
変調層103の内部抵抗806、FET804を通ってアノードから
ソースに流れる。この電流に基づく内部抵抗806の電圧
降下によりベース電位が低下し、pnpトランジスタ803が
導通する。このpnpトランジスタ803の導通によって、np
nトランジスタ802のベース電位が上昇し、npnトランジ
スタ802も導通状態となる。pnpトランジスタ803の導通
によって、少数キャリア注入領域113から伝導度変調層1
03に正孔が注入され、伝導度変調層103の伝導度が上昇
するので、MISFETのアノード−ソース間の電流値は急激
に増大し、オン状態に移行する。この第８図においえ、
pnpトランジスタ807は、少数キャリア注入領域113、伝
導度変調層103及びシリコン基板101又はアイソレーショ
ン領域104からなる寄生トランジスタを示すものであ
り、オン状態においてpnpトランジスタ807はpnpトラン
ジスタ803と同様に導通状態となり、電流経路の１つに
なってMISFETの電流容量を増大させる効果をもつ。

この電流は、アノード、抵抗806、FET804、ソース
と、アノード、ptpトランジスタ803、抵抗801、ソース
との２つの経路を通過して流れる。ここで、抵抗801
は、ベース領域109とソース電位S₀間の短絡抵抗であ
り、ベースコンタクト領域111の形成によりその抵抗値
を低減することにより、素子のラッチアップが防止され
る。

この実施例では、MIS部から少数キャリア注入領域113
下方までは埋込み層102が形成されているが、少数キャ
リア注入領域113から多数キャリア抽出領域114までの下
方には、埋込み層102は存在しない。したがって、MISFE
Tがオフ状態にあるときにFET804が導通し、アノード−
ソース増に電流が流れる場合には、MIS部から少数キャ
リア注入領域113までの領域117ではその伝導度が高く、
少数キャリア注入領域113から多数キャリア抽出領域114
までの領域116では伝導度が低い。それ故に、少数キャ
リア注入領域113と多数キャリア抽出領域114との間の距
離をそれ程採らなくても、抵抗806の値を充分に高い値
とすることができるので、オン状態への移行時のアノー
ド−ソース間電圧を低くすることができる。

この実施例において形成されるバッファ領域110は少
数キャリア注入領域113と電界緩和領域115の間のパチス
ルーを防止し、ドレインウォール105は、少数キャリア
注入領域113とシリコン基板101との間のパンチスルーを
防止するためのものである。

第２図は、第１図に示す第１実施例とほぼ同様のMISF
ETの構造を示すものであり、第１実施例と異なるところ
は、少数キャリア注入領域113の外側にバッファ領域110
を形成する代わりに、少数キャリア注入領域113を完全
に取り囲む範囲にドレインウォール106を形成するもの
である。この場合も上記第１実施例と同様にドレインウ
ォール106が、少数キャリア注入領域113とベース領域10
9及びシリコン基板101との間のパンチスルーを防止でき
る。また、MIS部と少数キャリア注入領域113を完全に取
り囲むように、n⁺型のドレインウォール201を形成し、
ベース領域109及び少数キャリア注入領域113とアイソレ
ーション領域104との間にパンチスルーが発生しないよ
うにしている。

〈第２実施例〉 次に、第３図を参照して本発明の第２実施例を説明す
る。

この実施例の構造は、第１実施例と殆ど同一であるの
で、第１実施例と同一部分には同一符号を付し、その説
明は省略する。

この実施例では、予め形成するエピタキシャル層を20
Ω・cm以上の高抵抗率で形成し、これを伝導度変調層と
して用いるが、埋込み層102の上方にある伝導度変調層1
03内の領域117には、表面濃度を６×10¹⁴cm^-2、拡散深
さ13μｍとなるように拡散不純物を追加導入する。その
キャリア濃度を埋込み層102の形成されていない多数キ
ャリア抽出領域114の下方にある領域116のキャリア濃度
よりも高く設定している。この結果、少数キャリア注入
領域113に対して並列に存在する寄生抵抗806を第１実施
例よりも高くすることが可能であり、同一抵抗値であれ
ば、少数キャリア注入領域113と多数キャリア抽出領域1
14との間の距離を縮めることにより素子の占有面積を低
減することができる。

この場合に、第４図に示すように、領域116内の下部
にp^-型の領域401を形成して、伝導度変調層103の領域11
6の断面積を減少させることにより、上記実施例よりも
更に少数キャリア注入領域113と多数キャリア抽出領域1
14との間の内部抵抗値を高めることができる。

〈第３実施例〉 次に、第５図を参照して本発明の第３実施例を説明す
る。この実施例においても、第２実施例と同一の部分に
は同一符号を付し、その説明は省略する。

この実施例では、少数キャリア注入領域113と多数キ
ャリア抽出領域114との間に、伝導度変調層103の表面側
からはｐ型の表面ゲート領域501（表面濃度１×10¹⁶、
拡散深さ３μｍ）を形成し、シリコン基板101上には埋
込みゲート領域502を伝導度変調層103内に形成する。こ
れらの表面ゲート領域501と埋込みゲート領域502とは、
数μｍの間隔をもって相互に対向する位置に形成されて
おり、これらに挟まれた伝導度変調層103の部分にピン
チ抵抗が形成される。この表面ゲート領域501はアイソ
レーション領域104に接続され、また、埋込みゲート領
域502はシリコン基板101に接続しているが、アイソレー
ション領域104とシリコン基板101とは共にソース電位S₀
（接地電位）に接続されて、結局、表面ゲート領域501
と埋込みゲート領域502にはソース電位S₀が付与されて
いることになる。

この実施例においては、先ず、少数キャリア注入領域
113と多数キャリア抽出領域114との間に表面ゲート領域
501と埋込みゲート領域502とによって高抵抗値を有する
ピンチ抵抗が発生する。しかも、これらの表面ゲート領
域501と埋込みゲート領域502にはソース電位S₀が付与さ
れているので、アノード−ソース間の電圧が高くなれば
なる程伝導度変調層103内に空乏層が拡がり、上記ピン
チ抵抗は益々大きくなる。したがって、この実施例で
は、オン状態移行時のドレイン−ソース間電圧を極めて
低くすることができる。

上記の効果に加えて、オン状態においては、表面ゲー
ト領域501と埋込みゲート領域502が正孔の流出領域とな
り、オン電流を更に増大させることができる。

この第３の実施例の等価回路図を第９図に示す。第８
図に示す第１実施例の等価回路とは異なり、抵抗806の
代わりにゲートが接地されたJFET（接合型FET）906が配
置されており、このJFET906のゲート−ドレイン間に寄
生ダイオード908がなされた状態となっている。この寄
生ダイオード908は、MIS部の内蔵ダイオード805に対し
て並列に接続されているので、アノード−ソース間に逆
方向電圧が印加される場合の電流容量も従来より増大す
る。

一方、第８図におけるpnpトランジスタ807に対応する
pnpトランジスタ907は、表面ゲート領域501と埋込みゲ
ート領域502の存在によってその電流容量は更に増大し
ている。

この実施例における表面ゲート領域501は、アイソレ
ーション領域104に接続されているけれども、アイソレ
ーション領域104とは直接接続されている必要はなく、
結果的にソース電位S₀が付与されているならば、上記と
同様の効果を得ることができる。例えば第６図に示すよ
うに、表面ゲート領域501がベース領域109に接続してお
り、少数キャリア注入領域113を完全に包囲している形
状にすることもできる。或いは、多数キャリア抽出領域
114を包囲するように形成し、表面上の配線によってソ
ース電位S₀を付与するものであってもよい。

この表面ゲート領域501と埋込みゲート領域502とを伝
導度変調層103内で接続し、両者間に挟まれる領域を完
全に消失させるとともに、少数キャリア注入領域113と
多数キャリア抽出領域114との間の一部に、両ゲート領
域が形成されていない領域を設けることによって、上記
と同様の効果を奏することができる。この第７図に示す
構造では、表面拡散法やイオン注入法によって、表面ゲ
ート領域501と埋込みゲート領域502を形成することがで
きるが、表面にマスクを形成することによって、少数キ
ャリア注入領域113と多数キャリア抽出領域114の間の導
電経路の幅を精度良く確保することができる。

上記各実施例では、アノード−ソース間電圧が0.6Vを
越えると、正孔が少数キャリア注入領域から伝導度変調
層内に導入されてオン状態に移行し、従来の1.25Vと比
べると大幅にその電圧を低下できることが確認された。

〔発明の効果〕

以上説明したように、本発明は、アノードショート伝
導度変調型半導体装置において、MIS部と少数キャリア
注入領域との間には埋込み層を形成し、多数キャリア抽
出領域を少数キャリア注入領域とは離れた領域であって
埋込み層の形成されていない領域に形成すること、及
び、少数キャリア注入領域と多数キャリア抽出領域との
間に第１導電型のゲート領域を設けることに特徴を有す
るので、以下の効果を奏する。

少数キャリア注入領域と多数キャリア抽出領域との
間が埋込み層の形成されていない高抵抗の領域となって
いることから、両者間の距離に応じた内部抵抗が形成さ
れるので、別途ポリシリコン等の抵抗を形成する必要も
なく、少数キャリア注入領域から少数キャリアを注入す
るに足る電圧効果を低電圧で形成することができ、オン
状態に移行するために必要なアノード−ソース間電圧を
低く設定することができる。これは、少数キャリア注入
領域と多数キャリア抽出領域との間の伝導度変調層のキ
ャリア濃度を低くし、或いは、その領域の伝導度変調層
の断面積を狭めることによって、更に内部抵抗の値を大
きくすることが可能であり、逆に少数キャリア注入領域
と多数キャリア抽出領域との間の距離を縮めて素子の占
有面積を縮小できる。

少数キャリア注入領域と多数キャリア抽出領域との
間にゲート領域を設ける場合には、伝導度変調層の有効
断面積が減少し、内部抵抗の値を簡単に高めることがで
きる。

ゲート領域にソース電位を付与する場合には、アノ
ード−ソース電圧の上昇に従ってゲート領域の周囲に空
乏層が形成され、伝導度変調層の断面積が減少して内部
抵抗の値を高めるので、オン状態への移行に必要なアノ
ード−ソース電圧を更に低減することができる。しか
も、この場合には、ゲート領域へも電流が流出すること
から、オン状態における電流容量が増大し、その上、ゲ
ート領域と伝導度変調層との間の寄生ダイオードの存在
によって、アノード−ソース間に逆方向電圧が印加され
た場合の電流容量をも増大させることができる。

【図面の簡単な説明】

第１図は本発明によるアノードショート伝導度変調型MI
SFETの第１実施例の構造縦断面図である。 第２図は第１実施例の変形例を示す構造縦断面図であ
る。 第３図は本発明によるアノードショート伝導度変調型MI
SFETの第２実施例の構造縦断面図である。 第４図は第２実施例の変形例を示す構造縦断面図であ
る。 第５図は本発明によるアノードショート伝導度変調型MI
SFETの第３実施例の構造縦断面図である。 第６図は第３実施例の変形例を示す構造縦断面図であ
る。 第７図は第３実施例の別の変形例を示す構造縦断面図で
ある。 第８図は第１実施例の等価回路図である。 第９図は第３実施例の等価回路図である。 第10図は従来のアノードショート伝導度変調型半導体装
置の一例を示す構造縦断面図である。 第11図は従来のアノードショート伝導度変調型半導体装
置の別の一例を示す構造縦断面図である。 第12図は第11図に示すアノードショート伝導度変調型半
導体装置の等価回路図である。 〔符号の説明〕 101……シリコン基板 102……埋込み層 103……伝導度変調層 104……アイソレーション領域 108……ゲート電極 109……ベース領域 112……ソース領域 113……少数キャリア注入領域 114……多数キャリア抽出領域 116,117……伝導度変調層内の領域 501……表面ゲート領域 502……埋込みゲート領域 802……npnトランジスタ 803,807……pnpトランジスタ 804……FET 805……内蔵ダイオード 806……内部抵抗 906……JFET 908……寄生ダイオード。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板上に第２同電型の
   埋込み層を有し、該埋込み層の上には第２導電型の伝導
   度変調層が形成され、該伝導度変調層の表面側に２重拡
   散で形成された第１導電型のベース領域及び第２導電型
   のソース領域を含むMIS部と、前記伝導度変調層の表面
   側で前記MIS部に対する隔離領域に、第１導電型の少数
   キャリアと注入領域及び第２導電型の多数キャリア抽出
   領域とを有するアノードショート伝導度変調型MISFETを
   備えた半導体装置において、 前記多数キャリア抽出領域は、前記少数キャリア注入領
   域よりも前記MIS部から離れた前記伝導度変調層の表面
   側に形成されており、前記埋込み層は、前記MIU部の下
   方から前記少数キャリア注入領域の下方までの領域には
   形成され、前記少数キャリア注入領域の下方から前記多
   数キャリア抽出領域の下方までの領域には形成されてい
   ないことを特徴とするアノードショート伝導度変調型MI
   SFETを備えた半導体装置。
2. 【請求項２】請求項第１項に記載のアノードショート伝
   導度変調型MISFETを備えた半導体装置において、前記伝
   導度変調層のキャリア濃度は、前記MIS部の下方から前
   記少数キャリア注入領域の下方までの領域よりもこの領
   域に続く前記多数キャリア抽出領域までの領域の方が低
   く形成されていることを特徴とするアノードショート伝
   導度変調型MISFETを備えた半導体装置。
3. 【請求項３】請求項第１項又は第２項に記載のアノード
   ショート伝導度変調型MISFETにおいて、前記少数キャリ
   ア注入領域と前記多数キャリア抽出領域との間に位置す
   る前記伝導度変調層の内部に第１導電型のゲート領域が
   形成されていることを特徴とするアノードショート伝導
   度変調型MISFET。
4. 【請求項４】請求項第３項に記載のアノードショート伝
   導度変調型MISFETにおいて、前記ゲート領域は、前記伝
   導度変調層の表面側に形成された表面ゲート領域と、該
   表面ゲート領域の下方に位置する前記伝導度変調層内の
   前記半導体基板上に形成された埋込ゲート領域と、から
   なることを特徴とするアノードショート伝導度変調型MI
   SFET。
5. 【請求項５】請求項第３項又は第４項に記載のアノード
   ショート伝導度変調型半導体装置において、前記ゲート
   部は前記ソース領域とほぼ同一の電位が付与されている
   ことを特徴とするアノードショート伝導度変調型半導体
   装置。