JPH11186283A - 半導体装置 - Google Patents
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- JPH11186283A JPH11186283A JP35775397A JP35775397A JPH11186283A JP H11186283 A JPH11186283 A JP H11186283A JP 35775397 A JP35775397 A JP 35775397A JP 35775397 A JP35775397 A JP 35775397A JP H11186283 A JPH11186283 A JP H11186283A
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Abstract
(57)【要約】
【課題】 耐圧を低下させることなく、Ｎ型エピタキシ
ャル層の厚さを薄くして小型化を図ること。 【解決手段】 コレクターを形成するＰ+ 埋込層を分断
して、ベースを形成するＮウエル領域のコーナー部付近
のＰ+ 埋込層を除去している。これにより、Ｎウエル領
域とＰ+ 埋込層との関係を、図中のａ、ｂ、ｃの各距離
において、ａ＜ｂ、且つ、ａ＜ｃが成立するようにする
ことにより、空乏層が伸び易くして、Ｎウエル領域のコ
ーナー部付近の電界を緩和することができる。これによ
り、小形化するために、Ｎ型エピタキシャル層の厚さを
薄くしても、前記電界が緩和した分、縦型ＰＮＰトラン
ジスタの耐圧を低下させることはない。
ャル層の厚さを薄くして小型化を図ること。 【解決手段】 コレクターを形成するＰ+ 埋込層を分断
して、ベースを形成するＮウエル領域のコーナー部付近
のＰ+ 埋込層を除去している。これにより、Ｎウエル領
域とＰ+ 埋込層との関係を、図中のａ、ｂ、ｃの各距離
において、ａ＜ｂ、且つ、ａ＜ｃが成立するようにする
ことにより、空乏層が伸び易くして、Ｎウエル領域のコ
ーナー部付近の電界を緩和することができる。これによ
り、小形化するために、Ｎ型エピタキシャル層の厚さを
薄くしても、前記電界が緩和した分、縦型ＰＮＰトラン
ジスタの耐圧を低下させることはない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にＮＰＮトランジスタと同一チップ上に形成され
る縦型ＰＮＰトランジスタの構造に関する。
り、特にＮＰＮトランジスタと同一チップ上に形成され
る縦型ＰＮＰトランジスタの構造に関する。
【０００２】
【従来の技術】図５は従来この種の縦型ＰＮＰトランジ
スタの構造を示した断面図である。ＮＰＮトランジスタ
と同一基板上に作るため、Ｐ型の基板１にＮ型の拡散を
して、Ｎ- 埋込層２が設けられ、このＮ- 埋込層２の上
にＰ拡散を行なって、縦型ＰＮＰトランジスのコレクタ
ーになるＰ+ 埋込層３が形成されている。このＰ+ 埋込
層３を含む基板１上にＮ型エピタキシャル層４が形成さ
れている。このＮ型エピタキシャル層４内でＰ+ 埋込層
３の上方に縦型ＰＮＰトランジスのベースになるＮウエ
ル領域５が形成され、このＮウエル領域５からベース電
極Ｂが引き出されている。
スタの構造を示した断面図である。ＮＰＮトランジスタ
と同一基板上に作るため、Ｐ型の基板１にＮ型の拡散を
して、Ｎ- 埋込層２が設けられ、このＮ- 埋込層２の上
にＰ拡散を行なって、縦型ＰＮＰトランジスのコレクタ
ーになるＰ+ 埋込層３が形成されている。このＰ+ 埋込
層３を含む基板１上にＮ型エピタキシャル層４が形成さ
れている。このＮ型エピタキシャル層４内でＰ+ 埋込層
３の上方に縦型ＰＮＰトランジスのベースになるＮウエ
ル領域５が形成され、このＮウエル領域５からベース電
極Ｂが引き出されている。
【０００３】このＮウエル領域５内部の表面側には縦型
ＰＮＰトランジスのエミッタとなるＰ+ 領域６が形成さ
れ、このＰ+ 領域６からエミッタ電極Ｅが引き出されて
いる。また、Ｎ型エピタキシャル層４内でＰ+ 埋込層３
の上部に連結し、且つＮウエル領域５に隣接してＰ+ 領
域７が設けられ、このＰ+ 領域７からコレクター電極Ｃ
が引き出されている。
ＰＮＰトランジスのエミッタとなるＰ+ 領域６が形成さ
れ、このＰ+ 領域６からエミッタ電極Ｅが引き出されて
いる。また、Ｎ型エピタキシャル層４内でＰ+ 埋込層３
の上部に連結し、且つＮウエル領域５に隣接してＰ+ 領
域７が設けられ、このＰ+ 領域７からコレクター電極Ｃ
が引き出されている。
【０００４】尚、８は島吊りコンタクトのためにＮ型エ
ピタキシャル層４に設けられたＮ+層である。また、Ｎ
埋込層２は上記のようにＮ- 層にするかは、Ｎ+ 層にす
るかは、所望の耐圧（特にコレクターと基板間耐圧、コ
レクター島吊り間耐圧）により、決められるもので、Ｎ
- 層の方が前記耐圧をより高くすることができる。
ピタキシャル層４に設けられたＮ+層である。また、Ｎ
埋込層２は上記のようにＮ- 層にするかは、Ｎ+ 層にす
るかは、所望の耐圧（特にコレクターと基板間耐圧、コ
レクター島吊り間耐圧）により、決められるもので、Ｎ
- 層の方が前記耐圧をより高くすることができる。
【０００５】Ｐ+ 埋込層３の濃度はＮ- 埋込層２でキャ
ンセルされるため、Ｎ- 埋込層２の濃度は低いほうが良
いが、コレクターと基板１間耐圧を確保するためには、
Ｎ-埋込層２の厚さを厚くすることで対応できる。
ンセルされるため、Ｎ- 埋込層２の濃度は低いほうが良
いが、コレクターと基板１間耐圧を確保するためには、
Ｎ-埋込層２の厚さを厚くすることで対応できる。
【０００６】
【発明が解決しようとする課題】ところで、近年の半導
体装置の高集積化等に対応して、上記した縦型ＰＮＰト
ランジスタの素子サイズを縮小するため、Ｎ型エピタキ
シャル層４の厚さ１００を薄くすると、Ｎウエル領域５
とＰ+ 埋込層３の間が狭まって、この縦型ＰＮＰトラン
ジスタの耐圧（特にＶCBO)が低下するという問題があ
る。また、この縦型ＰＮＰトランジスタのＶｃｅ（ｓａ
ｔ）（残り電圧）を下げるために、Ｐ+ 埋込層３の濃度
を上げると、この縦型ＰＮＰトランジスタの耐圧（特に
ＶCBO)が低下するという問題がある。
体装置の高集積化等に対応して、上記した縦型ＰＮＰト
ランジスタの素子サイズを縮小するため、Ｎ型エピタキ
シャル層４の厚さ１００を薄くすると、Ｎウエル領域５
とＰ+ 埋込層３の間が狭まって、この縦型ＰＮＰトラン
ジスタの耐圧（特にＶCBO)が低下するという問題があ
る。また、この縦型ＰＮＰトランジスタのＶｃｅ（ｓａ
ｔ）（残り電圧）を下げるために、Ｐ+ 埋込層３の濃度
を上げると、この縦型ＰＮＰトランジスタの耐圧（特に
ＶCBO)が低下するという問題がある。
【０００７】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、耐圧を低下させ
ることがなく、Ｎ型エピタキシャル層の厚さを薄くして
小型化することができる半導体装置を提供することであ
る。
るためになされたもので、その目的は、耐圧を低下させ
ることがなく、Ｎ型エピタキシャル層の厚さを薄くして
小型化することができる半導体装置を提供することであ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、Ｐ型半導体基板内に設けられ
たＮ型埋込層の上にコレクターになるＰ+ 埋込層を形成
し、このＰ+ 埋込層を含む前記Ｐ型半導体基板の上方に
Ｎ型エピタキシャル層を形成し、このＮ型エピタキシャ
ル層内で前記Ｐ+ 埋込層の上方にベースになるＮウエル
領域が設けられ、このＮウエル領域内にエミッタになる
Ｐ+ 領域が形成された半導体装置において、前記コレク
ターになるＰ+ 埋込層の一部分をＮ型領域が縦方向に貫
通した構造を備えたことにある。
に、第１の発明の特徴は、Ｐ型半導体基板内に設けられ
たＮ型埋込層の上にコレクターになるＰ+ 埋込層を形成
し、このＰ+ 埋込層を含む前記Ｐ型半導体基板の上方に
Ｎ型エピタキシャル層を形成し、このＮ型エピタキシャ
ル層内で前記Ｐ+ 埋込層の上方にベースになるＮウエル
領域が設けられ、このＮウエル領域内にエミッタになる
Ｐ+ 領域が形成された半導体装置において、前記コレク
ターになるＰ+ 埋込層の一部分をＮ型領域が縦方向に貫
通した構造を備えたことにある。
【０００９】この第１の発明によれば、前記コレクター
になるＰ+ 埋込層の一部分をＮ型領域が縦方向に貫通し
た構造として、前記Ｎウエル領域のコーナー部に近接し
ているＰ+ 埋込層部分を除去した構造にすれば、Ｎウエ
ル領域のコーナー部とこれに近いＰ+ 埋込層間が長くな
るため、Ｎウエル領域のコーナー部の電界が緩和され
る。これにより、Ｎ型エピタキシャル層の厚みを薄くし
て、Ｎウエル領域とＰ+埋込層間の縦方向の距離が短く
なっても、前記電界が緩和された分、この半導体装置の
耐圧は従来例に比較して低下しない。
になるＰ+ 埋込層の一部分をＮ型領域が縦方向に貫通し
た構造として、前記Ｎウエル領域のコーナー部に近接し
ているＰ+ 埋込層部分を除去した構造にすれば、Ｎウエ
ル領域のコーナー部とこれに近いＰ+ 埋込層間が長くな
るため、Ｎウエル領域のコーナー部の電界が緩和され
る。これにより、Ｎ型エピタキシャル層の厚みを薄くし
て、Ｎウエル領域とＰ+埋込層間の縦方向の距離が短く
なっても、前記電界が緩和された分、この半導体装置の
耐圧は従来例に比較して低下しない。
【００１０】第２の発明の特徴は、前記Ｐ+ 埋込層への
前記Ｎ型領域の貫通構造は、ベースになるＮウエル領域
の直下に、前記Ｐ+ 埋込層が外周部の前記Ｐ+ 埋込層と
分断されて残るようにしたことにある。
前記Ｎ型領域の貫通構造は、ベースになるＮウエル領域
の直下に、前記Ｐ+ 埋込層が外周部の前記Ｐ+ 埋込層と
分断されて残るようにしたことにある。
【００１１】第３の発明の特徴は、前記Ｐ+ 埋込層の一
部分を貫通した前記Ｎ型領域を、前記Ｐ+ 埋込層のＰ型
拡散濃度より低いＰ型拡散濃度を有するＰ- 領域とした
ことにある。
部分を貫通した前記Ｎ型領域を、前記Ｐ+ 埋込層のＰ型
拡散濃度より低いＰ型拡散濃度を有するＰ- 領域とした
ことにある。
【００１２】この第３の発明によれば、前記Ｐ+ 埋込層
の一部分を貫通した前記Ｎ型領域を、前記Ｐ+ 埋込層の
Ｐ型拡散濃度より低いＰ型拡散濃度を有するＰ- 領域と
したため、ベースであるＮウエル領域に対して、前記Ｐ
+ 埋込層及びＰ- 領域がコレクターとして働くため、半
導体装置のシリーズ抵抗を低くでき、サチュレーション
電圧が低くなる。
の一部分を貫通した前記Ｎ型領域を、前記Ｐ+ 埋込層の
Ｐ型拡散濃度より低いＰ型拡散濃度を有するＰ- 領域と
したため、ベースであるＮウエル領域に対して、前記Ｐ
+ 埋込層及びＰ- 領域がコレクターとして働くため、半
導体装置のシリーズ抵抗を低くでき、サチュレーション
電圧が低くなる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の半導体装置の第
１の実施の形態を示した断面図である。但し、従来例と
対応する部分は同一符号を用いてある。ＰＮＰトランジ
スタと同一基板上に作るため、Ｐ型の基板１にＮ型の拡
散をしてＮ- 埋込層２が形成されている。このＮ- 埋込
層２の上にＰ拡散を行なって、縦型ＰＮＰトランジスの
コレクターになるＰ+ 埋込層３が形成されている。
に基づいて説明する。図１は、本発明の半導体装置の第
１の実施の形態を示した断面図である。但し、従来例と
対応する部分は同一符号を用いてある。ＰＮＰトランジ
スタと同一基板上に作るため、Ｐ型の基板１にＮ型の拡
散をしてＮ- 埋込層２が形成されている。このＮ- 埋込
層２の上にＰ拡散を行なって、縦型ＰＮＰトランジスの
コレクターになるＰ+ 埋込層３が形成されている。
【００１４】このＰ+ 埋込層３は分断されていて、Ｎウ
エル領域５の直下にＰ+ 埋込層３が残るような構造を有
し、外周部と内部のＰ+ 埋込層３の間はＮ- 埋込層２と
Ｎ型エピタキシャル層４が侵入している。この分断構造
により、Ｎウエル領域５のコーナー部付近のＰ+ 埋込層
３が除去された構造となっている。また、この構造を言
い換えると、Ｐ+ 埋込層３の一部分にＮ型の領域が貫通
して、Ｐ+ 埋込層３を複数の部分に分断している構造を
しているとも言える。
エル領域５の直下にＰ+ 埋込層３が残るような構造を有
し、外周部と内部のＰ+ 埋込層３の間はＮ- 埋込層２と
Ｎ型エピタキシャル層４が侵入している。この分断構造
により、Ｎウエル領域５のコーナー部付近のＰ+ 埋込層
３が除去された構造となっている。また、この構造を言
い換えると、Ｐ+ 埋込層３の一部分にＮ型の領域が貫通
して、Ｐ+ 埋込層３を複数の部分に分断している構造を
しているとも言える。
【００１５】この分断された構造のＰ+ 埋込層３を含む
基板１上にＮ型エピタキシャル層４が形成されている。
このＮ型エピタキシャル層４内でＰ+ 埋込層３の上方に
縦型ＰＮＰトランジスのベースになるＮウエル領域５が
形成され、このＮウエル領域５からベース電極Ｂが引き
出されている。
基板１上にＮ型エピタキシャル層４が形成されている。
このＮ型エピタキシャル層４内でＰ+ 埋込層３の上方に
縦型ＰＮＰトランジスのベースになるＮウエル領域５が
形成され、このＮウエル領域５からベース電極Ｂが引き
出されている。
【００１６】このＮウエル領域５内には縦型ＰＮＰトラ
ンジスのエミッタとなるＰ+ 領域６が形成され、このＰ
+ 領域６からエミッタ電極Ｅが引き出されている。ま
た、Ｎ型エピタキシャル層４内で、外周部にあるＰ+ 埋
込層３の上部に連結し、且つＮウエル領域５に隣接して
Ｐ+ 領域７が設けられ、このＰ+ 領域７からコレクター
電極Ｃが引き出されている。
ンジスのエミッタとなるＰ+ 領域６が形成され、このＰ
+ 領域６からエミッタ電極Ｅが引き出されている。ま
た、Ｎ型エピタキシャル層４内で、外周部にあるＰ+ 埋
込層３の上部に連結し、且つＮウエル領域５に隣接して
Ｐ+ 領域７が設けられ、このＰ+ 領域７からコレクター
電極Ｃが引き出されている。
【００１７】上記した一部が分断されたＰ+ 埋込層３と
Ｎウエル領域５との関係は、寸法ａよりもｂ、ｃが大き
くなるように、Ｐ+ 埋込層３を分断してある。これによ
り、Ｎウエル領域５とＰ+ 埋込層３との間で、空乏層が
伸び易くなり、Ｎウエル領域５のコーナー部の電界が緩
和される。従って、この電界が緩和された分、Ｎ型エピ
タキシャル層４の厚みを薄くして、Ｎウエル領域５とＰ
+ 埋込層３間の縦方向の距離が小さくなっても、この間
の電界をＮ型エピタキシャル層４の厚みが厚い従来例と
同等程度とすることができ、縦型ＰＮＰトランジスタの
耐圧が低下することが防止される。また、ベースにＮ島
が電気的にｓｈｏｒｔされるため、島吊りが不要とな
る。
Ｎウエル領域５との関係は、寸法ａよりもｂ、ｃが大き
くなるように、Ｐ+ 埋込層３を分断してある。これによ
り、Ｎウエル領域５とＰ+ 埋込層３との間で、空乏層が
伸び易くなり、Ｎウエル領域５のコーナー部の電界が緩
和される。従って、この電界が緩和された分、Ｎ型エピ
タキシャル層４の厚みを薄くして、Ｎウエル領域５とＰ
+ 埋込層３間の縦方向の距離が小さくなっても、この間
の電界をＮ型エピタキシャル層４の厚みが厚い従来例と
同等程度とすることができ、縦型ＰＮＰトランジスタの
耐圧が低下することが防止される。また、ベースにＮ島
が電気的にｓｈｏｒｔされるため、島吊りが不要とな
る。
【００１８】ここで、上記のように、Ｐ+ 埋込層３の一
部が分断された構造とすると、Ｖｃｅ−ｈFE特性が通常
と異なり、図２の（Ａ）に示したように２段階になるた
め、Ｖｃｅの値を変えることにより、２値のｈFEをもつ
特性が生じる。尚、図２の（Ｂ）は従来のＶｃｅ−ｈFE
特性で、Ｖｃｅの値を変えても、ｈFEは一つの値とな
る。
部が分断された構造とすると、Ｖｃｅ−ｈFE特性が通常
と異なり、図２の（Ａ）に示したように２段階になるた
め、Ｖｃｅの値を変えることにより、２値のｈFEをもつ
特性が生じる。尚、図２の（Ｂ）は従来のＶｃｅ−ｈFE
特性で、Ｖｃｅの値を変えても、ｈFEは一つの値とな
る。
【００１９】本実施の形態によれば、コレクターを形成
するＰ+ 埋込層３を一部が分断された構造とすることに
より、Ｎ型エピタキシャル層４の厚みを薄くしても、耐
圧が低下しないため、耐圧を従来通り確保して、トラン
ジスタを小型化することができる。因みに、エピタキシ
ャル層４の厚み１００が従来の約半分程度でも、従来と
同等の耐圧を得ることができる。
するＰ+ 埋込層３を一部が分断された構造とすることに
より、Ｎ型エピタキシャル層４の厚みを薄くしても、耐
圧が低下しないため、耐圧を従来通り確保して、トラン
ジスタを小型化することができる。因みに、エピタキシ
ャル層４の厚み１００が従来の約半分程度でも、従来と
同等の耐圧を得ることができる。
【００２０】また、コレクターを形成するＰ+ 埋込層３
の一部が分断されているだけなので、基板１側に抜ける
電流は少なく、本例も、従来と同様に大電流ドライブが
可能である。
の一部が分断されているだけなので、基板１側に抜ける
電流は少なく、本例も、従来と同様に大電流ドライブが
可能である。
【００２１】更に、図２（Ａ）に示した２値のｈFEを利
用し、Ｖｃｅの値を変えることで、スイッチ動作等を行
わせることができる。
用し、Ｖｃｅの値を変えることで、スイッチ動作等を行
わせることができる。
【００２２】又、本例のＶｃｅ（ｓａｔ）（残り電圧）
を下げるために、Ｐ+ 埋込層３の濃度を上げても、上記
した電界の緩和分だけ、トランジスタの耐圧の低下を防
止することができる。
を下げるために、Ｐ+ 埋込層３の濃度を上げても、上記
した電界の緩和分だけ、トランジスタの耐圧の低下を防
止することができる。
【００２３】図３は、本発明の半導体装置の第２の実施
の形態を示した断面図である。本例では、コレクターを
形成するＰ- 埋込層３の一部が分断された構造を有する
と共に、分断されたＰ+ 埋込層３間にＰ- 層９を形成し
てある。但し、Ｐ- 層９に拡散するＰ型拡散はＰ+ 埋込
層３の拡散濃度よりも薄くしてある。この際、Ｐ- 層９
のＰ型拡散の濃度は縦型ＰＮＰトランジスのＶCBO を所
望の値に確保できる濃度を選ぶ必要がある。
の形態を示した断面図である。本例では、コレクターを
形成するＰ- 埋込層３の一部が分断された構造を有する
と共に、分断されたＰ+ 埋込層３間にＰ- 層９を形成し
てある。但し、Ｐ- 層９に拡散するＰ型拡散はＰ+ 埋込
層３の拡散濃度よりも薄くしてある。この際、Ｐ- 層９
のＰ型拡散の濃度は縦型ＰＮＰトランジスのＶCBO を所
望の値に確保できる濃度を選ぶ必要がある。
【００２４】このようにＰ+ 埋込層３の分断部分にＰ-
層９を形成しても、他の構成は図１に示した第１の実施
の形態と同様であり、このＰ- 層９の部分のＰ拡散濃度
がＰ+ 埋込層３よりも薄いため、Ｎウエル領域５のコー
ナー部の電界を緩和することができ、図１に示した第１
の実施の形態と同様の効果がある。
層９を形成しても、他の構成は図１に示した第１の実施
の形態と同様であり、このＰ- 層９の部分のＰ拡散濃度
がＰ+ 埋込層３よりも薄いため、Ｎウエル領域５のコー
ナー部の電界を緩和することができ、図１に示した第１
の実施の形態と同様の効果がある。
【００２５】しかも、本例では、Ｐ+ 埋込層３の除去部
分にＰ- 層９を形成してあるため、コレクター、エミッ
ター間、コレクター、ベース間のシリーズ抵抗を小さく
でき、このため、サチュレーション電圧を低くできる。
これにより、サチュレーション動作を行わせる場合に、
トランジスタが使い易く、回路設計等を容易にすること
ができ、第１の実施の形態のトランジスタよりもその性
能を向上させることができる。
分にＰ- 層９を形成してあるため、コレクター、エミッ
ター間、コレクター、ベース間のシリーズ抵抗を小さく
でき、このため、サチュレーション電圧を低くできる。
これにより、サチュレーション動作を行わせる場合に、
トランジスタが使い易く、回路設計等を容易にすること
ができ、第１の実施の形態のトランジスタよりもその性
能を向上させることができる。
【００２６】但し、Ｐ+ 埋込層３の間の部分にＰ- 層９
で埋めているため、Ｎ+ 層８の島吊りは必要になってい
る。
で埋めているため、Ｎ+ 層８の島吊りは必要になってい
る。
【００２７】図４は、本発明の半導体装置の第３の実施
の形態を示した断面図である。本例も、コレクターを形
成するＰ+ 埋込層３の中央の部分がＮ型領域となってい
る構造を有し、ベースを形成するＮウエル領域５直下の
Ｐ+ 埋込層３を取り除いた構造となっている。他の構造
は図１に示した第１の実施の形態のそれと同様である。
このように、Ｎウエル領域５直下のＰ+ 埋込層３を取り
除けば、Ｎ型エピタキシャル層４を薄くしても、Ｎウエ
ル領域５のコーナー部の電界は第１の実施の形態よりも
緩和されるため、小型にしても耐圧を確保でき、第１の
実施の形態とほぼ同様の効果がある。しかし、Ｎウエル
領域５直下のＰ+ 埋込層３がないため、基板１側に抜け
る電流が大きく、第１の実施の形態のそれに比べて電流
駆動能力が低下するだけでなく、寄生ＳｕｂＰＮＰ（縦
型ＰＮＰトランジスのエミッタ、ベースと基板１からな
るＰＮＰ構造）のｈFEが上がり、その分、本例の縦型Ｐ
ＮＰトランジスの動作が不安定になる。
の形態を示した断面図である。本例も、コレクターを形
成するＰ+ 埋込層３の中央の部分がＮ型領域となってい
る構造を有し、ベースを形成するＮウエル領域５直下の
Ｐ+ 埋込層３を取り除いた構造となっている。他の構造
は図１に示した第１の実施の形態のそれと同様である。
このように、Ｎウエル領域５直下のＰ+ 埋込層３を取り
除けば、Ｎ型エピタキシャル層４を薄くしても、Ｎウエ
ル領域５のコーナー部の電界は第１の実施の形態よりも
緩和されるため、小型にしても耐圧を確保でき、第１の
実施の形態とほぼ同様の効果がある。しかし、Ｎウエル
領域５直下のＰ+ 埋込層３がないため、基板１側に抜け
る電流が大きく、第１の実施の形態のそれに比べて電流
駆動能力が低下するだけでなく、寄生ＳｕｂＰＮＰ（縦
型ＰＮＰトランジスのエミッタ、ベースと基板１からな
るＰＮＰ構造）のｈFEが上がり、その分、本例の縦型Ｐ
ＮＰトランジスの動作が不安定になる。
【００２８】なお、上記第１〜第３の実施の形態は縦型
のＰＮＰ型トランジスタについて説明したが、ＮＰＮ型
トランジスタについても同様の構成とすれば、同様の効
果がある。但し、その場合は各層または各領域のＮ、Ｐ
のタイプが逆になる。
のＰＮＰ型トランジスタについて説明したが、ＮＰＮ型
トランジスタについても同様の構成とすれば、同様の効
果がある。但し、その場合は各層または各領域のＮ、Ｐ
のタイプが逆になる。
【００２９】
【発明の効果】以上詳細に説明したように、本発明の半
導体装置によれば、耐圧を低下させることがなく、Ｎ型
エピタキシャル層の厚さを薄くして小型化することがで
きる。
導体装置によれば、耐圧を低下させることがなく、Ｎ型
エピタキシャル層の厚さを薄くして小型化することがで
きる。
【図１】本発明の半導体装置の第１の実施の形態を示し
た断面図である。
た断面図である。
【図２】図１に示した縦型ＰＮＰトランジスタのＶｃｅ
・ｈFE特性を示した図である。
・ｈFE特性を示した図である。
【図３】本発明の半導体装置の第２の実施の形態を示し
た断面図である。
た断面図である。
【図４】本発明の半導体装置の第３の実施の形態を示し
た断面図である。
た断面図である。
【図５】従来の半導体装置の構成例を示した断面図であ
る。
る。
１ 基板 ２ Ｎ- 埋込層 ３ Ｐ+ 埋込層 ４ Ｎ型エピタキシャル層 ５ Ｎウエル領域 ６、７ Ｐ+ 領域 ８ Ｎ+ 層 ９ Ｐ- 層
Claims (3)
- 【請求項１】 Ｐ型半導体基板内に設けられたＮ型埋込
層の上にコレクターになるＰ+ 埋込層を形成し、このＰ
+ 埋込層を含む前記Ｐ型半導体基板の上方にＮ型エピタ
キシャル層を形成し、このＮ型エピタキシャル層内で前
記Ｐ+ 埋込層の上方にベースになるＮウエル領域が設け
られ、このＮウエル領域内にエミッタになるＰ+ 領域が
形成された半導体装置において、 前記コレクターになるＰ+ 埋込層の一部分をＮ型領域が
縦方向に貫通した構造としたことを特徴とする半導体装
置。 - 【請求項２】 前記Ｐ+ 埋込層への前記Ｎ型領域の貫通
構造は、ベースになるＮウエル領域の直下に、前記Ｐ+
埋込層が外周部の前記Ｐ+ 埋込層と分断されて残るよう
にしたことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記Ｐ+ 埋込層の一部分を貫通した前記
Ｎ型領域を、前記Ｐ+ 埋込層のＰ型拡散濃度より低いＰ
型拡散濃度を有するＰ- 領域としたことを特徴とする請
求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35775397A JPH11186283A (ja) | 1997-12-25 | 1997-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35775397A JPH11186283A (ja) | 1997-12-25 | 1997-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186283A true JPH11186283A (ja) | 1999-07-09 |
Family
ID=18455754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35775397A Pending JPH11186283A (ja) | 1997-12-25 | 1997-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186283A (ja) |
-
1997
- 1997-12-25 JP JP35775397A patent/JPH11186283A/ja active Pending
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