JPH03196669A - ＢｉＣＭＯＳ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラ集積回路の素子間分離構造に関する
ものである。

〔従来の技術〕

周知のＢ　ｉ　ＣＭＯ３集積回路の構造について、断面
図である第３図（ａ）とその等価回路を示す第３図（ｂ
）とを参照して説明する。

Ｐ型シリコン基板１の表面にＮ型埋込層２とＰ型埋込層
３とを挟んでＮ型エピタキシャル層４が成長されている
。

コレクタであるＮ型エピタキシャル層４は、Ｎ型埋込層
２と高濃度Ｎ型層７を通してＮ型ポリシリコン１１の接
続されている。

ベース９にはグラフトベース８が接続されている。

エミッタ１１にはエミッタポリシリコン１０が接続され
ている。

ここではＰ型埋込層３とその上に拡散されたＰウェル６
によって、左右のバイポーラトランジスタがＰ−Ｎ接合
分離されている。

〔発明が解決しようとする課題〕

従来技術によるＰ−Ｎ接合分離では、素子寸法に比して
過大な分離間隔を要するという欠点があった。

例えばエミッタ幅１μｍ、Ｎ型エピタキシャル層４の厚
さ１μｍのときトランジスタ領域の幅Ｌ１は８μｍなの
に対して、分離幅Ｌ２として１０μｍ必要である。

分離幅Ｌ３として４μｍが必要で、狭くするとＰウェル
６およびＰ型埋込層３で構成されるＰ壁領域とグラフト
ベース８との間の絶縁耐圧が低下してしまうからである
。（Ｎ型エピタキシャル層４の不純物濃度はＩ　Ｘ　１
０１５ｃｍ−３と低いので、接地電位のＰ壁領域に対し
て、電源電圧が印加されるＮ型エピタキシャル層４で空
乏層が拡がって、グラフトベース８とＰ壁領域との間で
パンチスルーしてリーク電流が流れることになる。）そ
のため従来技術によるＢｉＣＭＯＳ集積回路では、バイ
ポーラトランジスタ領域で集積度が上げられないという
問題があった。

〔課題を解決するための手段〕

本発明のＢ　ｉ　ＣＭＯ３集積回路は、相互のトランジ
スタの埋込コレクタ層間の抵抗が、各トランジスタのコ
レクタ電極取出し部と埋込コレクタ層間の抵抗より２桁
以上大きい同一コレクタ電位になる２以上のトランジス
タがＰ’−Ｎ接合分離なしに隣接しているものである。

〔実施例〕

本発明の第１の実施例について、断面図である第１図（
ａ＞とその等価回路を示す第１図（ｂ）とを参照して説
明する。

バイポーラトランジスタの素子部はエミッタ幅１μｍ、
Ｎ型エピタキシャル層４の厚さ１μｍのときトランジス
タ領域の幅Ｌｌは８μｍと第３図（ａ＞と同じである。

ここではトランジスタ間を分離するためのＰ型埋込層と
Ｐウェルはなく、Ｎ型埋込層２を分離幅Ｌ２だけ離して
形成している。

第１図（ｂ）の等価回路において、Ｑｌ、Ｃ２はＮＰＮ
トランジスタで、Ｂ、、Ｂ２はベース、Ｅ、、Ｂ２はエ
ミッタ、Ｃｏｔ、　ＣＯ２はコレクタであり、コレクタ
Ｃ８１からコレクタ取出し電極Ｃ１までの抵抗がＲ１コ
レクタＣ６２からコレクタ取出し電極Ｃ２までの抵抗が
Ｒ２である。このＲ。

、Ｒ２は第１図（ａ）のＮ型埋込層２の抵抗、高濃度Ｎ
型層７の抵抗、Ｎ型ポリシリコン１１の抵抗の総和であ
る。まなコレクタＣ６１とＣ８２との間はＮ型エピタキ
シャル層４でつながっていて、その抵抗はＲ１□で表わ
される。

Ｃ，、Ｃ２が電源に接続されているときのトランジスタ
Ｑ１．Ｑ２の動作を考えてみる。

Ｑ、がＯＮしてコレクタ電流Ｉｔが流れると、３１２２
０月の電位はＣ１に比べて１１×Ｒ１だけ低下し、この
電位はＣ２がＯＦＦしてもコレクタＣ８２の電位に影響
を与える。

Ｒ，、Ｒ２での電圧効果を各々ΔＶ１．ΔＶ２として、 ΔＶ、＝Ｉ、ＸＲ，。

ΔＶ２−ΔＶ　１／　（１＋　ｋ　） ｋ＝Ｒ，□／Ｒ２ で与えられる。したがってΔＶｌの影響がΔ■２に及ば
ないようにするには、ｋ　＜　１とすればよく、実用上
には１００とすれば充分である。

具体的に説明すると、エミッタサイズ１μｍ×６μｍの
トランジスタの場合、Ｒ１，Ｒ２は６０Ω程度であり、
コレクタ電流１．はビーク値で１ＯｍＡ、に＝１００と
して、 ΔＶ、＝１０ｍＡＸ６０Ω＝６００ｒｎＷΔＶ２　　＝
６００ｍＷ／　（１＋１００＞’＝６ｍＷＲ１□＝ｋＸ
Ｒ２＝６にΩ となりΔ■２が６Ωなので、Ｃ２への影響はない。同様
にＣ２からＱ、への影響もない。

Ｒ１□はＮ型エピタキシャル層４の抵抗であるからシー
ト抵抗は１０にΩ／口程度であり、エミッタサイズ１μ
ｍＸ６μｍのとき、分離幅Ｌ２の理論値は３．６μｍと
なる。

実際はＮ型埋込層２の横方内拡がりを考慮して、第１図
（ａ）の分離幅Ｌ２は５μｍとする。

したがって従来構造に比べて分離幅Ｌ２は半分に縮小さ
れた。

つぎに本発明の第２の実施例について、断面図である第
２図（ａ）とその等価回路を示す第２図（ｂ）とを参照
して説明する。

第２図（ａ＞に示すように、グラフトベース８が各２本
に増えている。

第２図（ｂ）において、Ｃ１，Ｃ２が電源に接続されて
いる場合に、ＱｌがＯＮしたときＯＦＦの１〜ランジス
タＱ２に与える影響を考えてみる。

Ｑｌのコレクタ電流１１はＲ１およびＲｔｏ、Ｒ１１に
２等分して流れるため、ＣＩＯにおける電圧降下ΔＶ、
はＲ１ｏＸ１１／２となる。

エミッタサイズが１μｍ　Ｘ　６μｍの場合、コレクタ
取出し電極からＮ型埋込層２までの抵抗と、Ｎ型埋込層
２自身の抵抗が同程度で各々３０Ωであるとすれば、 ΔＶ＋　＝３０Ωｘ　１０ｍＡ／２＝１５０ｍＷとなる
。

一方Ｑ２のトランジスタは両側にコレクタ取出し電極を
備えているので、実効的なコレクタ抵抗は３０Ω＋３０
Ω／２＝４５Ωとなり、これをＲ２ｅｆｔとおくと、Ｒ
２ｅｆｆとＲ１２との抵抗比がＱｌのコレクタ電位に与
える影響を決めていると近似できる。したがってに＝１
００のとき、 Ｒ１２”　ｋ　Ｘ　Ｒ２ｅｒｒ”　４　、５　ｋΩΔ■
２−ΔＶ＋　／１０１＝１．５ｍＶとなり、分離幅Ｌ２
は２．７μｍでよいことがわかる。しかもＱｌへの影響
ΔＶ２は第１図の場合に比べてさらに小さい。

し発明の効果〕 同一コレクタ電位になる２以上のバイポーラトランジス
タを、Ｐ−Ｎ接合分離を用いることなく、各々のＮ型埋
込層を離して配置することにより素子分離幅を縮小する
ことができ、バイポーラトランジスタの集積度を向上す
ることが可能となった。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例を示す断面図、第
１図（ｂ）はその等価回路図、第２図（ａ）は本発明の
第２の実施例を示す断面図、第２図（ｂ）はその等価回
路図、第３図（ａ）は従来技術を示す断面図、第３図（
ｂ）はその等価回路図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型埋込層、３・
・・Ｐ型埋込層、４・・・Ｎ型エピタキシャル層、５・
・・フィールド酸化膜、６・・・Ｐウェル、７・・・高
濃度Ｎ型層、８・・・グラフトベース、９・・・ベース
、１０・・・エミッタポリシリコン、１１・・・Ｎ型ポ
リシリコン、１２・・・エミッタ、１３・・・ＰＳＧ膜
。

Claims (1)

【特許請求の範囲】
1. 相互のトランジスタの埋込コレクタ層間の抵抗が、各ト
   ランジスタのコレクタ電極取出し部と埋込コレクタ層間
   の抵抗より２桁以上大きい同一コレクタ電位になる２以
   上のトランジスタにおいて、コレクタ用のエピタキシャ
   ル層を共通としていることを特徴とするＢｉＣＭＯＳ集
   積回路。