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JP2568316B2 - 半導体メモリの製造方法 - Google Patents

半導体メモリの製造方法

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JP2568316B2
JP2568316B2 JP3071638A JP7163891A JP2568316B2 JP 2568316 B2 JP2568316 B2 JP 2568316B2 JP 3071638 A JP3071638 A JP 3071638A JP 7163891 A JP7163891 A JP 7163891A JP 2568316 B2 JP2568316 B2 JP 2568316B2
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JP
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film
insulating film
polycrystalline silicon
forming
concentration
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正 圭 金
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エル・ジー・セミコン・カンパニー・リミテッド
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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリの製造方
法に係り、特に、大きいキャパシタの容量を有し、キャ
パシタのノード電極のコンタクト部を自己整合により形
成することができ、キャパシタのノード電極が接続され
る低抵抗領域の不純物濃度を低くすることができ、かつ
漏洩電流を低減することができる半導体メモリの製造方
法に関する。
【０００２】
【従来の技術】図１５は、従来のスタック（積層）型半
導体メモリ（ＤＲＡＭ）のセルの構造の一例を示す断面
図である。
【０００３】２０１はｐ型シリコン基板、２０２はフィ
ールド酸化膜、２０３はゲート電極形成用の多結晶シリ
コン膜、２０４は酸化シリコン膜、２０５は低濃度ｎ型
不純物領域、２０６は多結晶シリコン膜２０３の側壁上
に形成された側壁絶縁膜、２０７は高濃度ｎ型不純物領
域、２０８は酸化シリコン膜（高温酸化膜(High Temper
ature Oxide)）、２０９はキャパシタの容量を増加させ
るための厚い多結晶シリコン膜、２１０は多結晶シリコ
ンから成るノード電極、２１１は絶縁膜、２１２は多結
晶シリコンから成るプレート電極、２１４はノード電極
２１０を高濃度ｎ型不純物領域２０７に接続するために
酸化シリコン膜２０８および多結晶シリコン膜２０９に
設けたコンタクト孔、２１３は図示しないビット線が接
続されるビット線コンタクト部である。ノード電極２１
０、絶縁膜２１１、プレート電極２１２によりキャパシ
タが構成されている。
【０００４】このような構成のＤＲＡＭセルを製造する
には、まず、ｐ型シリコン基板２０１にフィールド酸化
膜２０２を選択的に形成し、ゲート電極形成用の多結晶
シリコン膜２０３と酸化シリコン膜２０４を積層して形
成した後、これらの２層膜をパターニングしてゲート電
極を形成し、低濃度ｎ型不純物領域２０５を周知のイオ
ン注入法等によりｐ型シリコン基板２０１の表面領域に
形成し、多結晶シリコン膜２０３の側壁上に側壁絶縁膜
２０６を形成した後、高濃度ｎ型不純物領域２０７を形
成する。すなわち、ノード電極２１０が接続される部分
およびビット線（図示省略）が接続されるビット線コン
タクト部２１３が共に高不純物濃度になるように形成す
る。その後、酸化シリコン膜２０８と多結晶シリコン膜
２０９を積層して形成した後、周知のホトリソグラフィ
ー技術を用いて、これらの２層膜を貫通するコンタクト
孔２１４を開け、ノード電極２１０を形成して高濃度ｎ
型不純物領域２０７と接触させた後、絶縁膜２１１とプ
レート電極２１２を順次積層して形成し、ＤＲＡＭセル
のキャパシタを形成する。その後、ビット線が接続され
るビット線コンタクト部２１３を形成する。
【０００５】
【発明が解決しようとする課題】しかし、上記のような
従来のＤＲＡＭセルにおいて、キャパシタのノード電極
２１０と接続される高濃度ｎ型不純物領域２０７は、不
純物濃度が高いので、ＤＲＡＭセルの漏洩電流が増大す
る問題がある。
【０００６】また、ノード電極２１０を高濃度ｎ型不純
物領域２０７に接続するために、ホトリソグラフィー技
術を用いて酸化シリコン膜２０８と多結晶シリコン膜２
０９の２層膜にコンタクト孔２１４を開けるとき、マス
ク合わせの誤差（アラインメント エラー）によって側
壁絶縁膜２０６がエッチングされてノード電極２１０と
ゲート電極の多結晶シリコン膜２０３との接触・短絡が
起こり得る問題がある。この問題を低減するために、ゲ
ート電極の多結晶シリコン膜２０３とコンタクト孔２１
４との間の間隔を大きくすると、半導体メモリの面積が
増大する問題がある。
【０００７】本発明の目的は、ノード電極が接続される
低抵抗領域の不純物濃度を低減することにより、半導体
メモリの漏洩電流を低減し、半導体メモリの面積を増大
させることなく、ノード電極とゲート電極との短絡発生
を防止できる半導体メモリの製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体メモリの製造方法は、第１導電型の
半導体基板（１０１）上に多結晶シリコン膜（１０３）
を選択的に形成する工程と、ゲート電極となる前記多結
晶シリコン膜（１０３）をマスクとしてこの多結晶シリ
コン膜（１０３）側壁の少なくとも一方側の前記半導体
基板（１０１）表面領域に前記第１導電型と逆の第２導
電型の不純物を導入して低濃度不純物領域（１０５ａ）
を形成する工程と、前記多結晶シリコン膜（１０３）を
含む前記半導体基板（１０１）上に絶縁膜（１０６）を
形成する工程と、露出した前記絶縁膜（１０６）を異方
性ドライエッチングによりエッチングして前記多結晶シ
リコン膜（１０３）の側壁上に側壁絶縁膜（１０８）を
形成し、後で形成するノード電極（１０９）の前記低濃
度不純物領域（１０５ａ）とのコンタクト部を前記多結
晶シリコン膜（１０３）と自己整合するように形成する
工程と、少なくとも前記コンタクト部上に前記ノード電
極（１０９）を形成する工程と、前記ノード電極（１０
９）上に絶縁膜（１１０）とプレート電極（１１１）を
順次形成する工程と、露出した前記絶縁膜（１０６）を
異方性ドライエッチングによりエッチングしてゲート電
極となる前記多結晶シリコン膜（１０３）の側壁上に第
２の側壁絶縁膜（１０８ａ）を形成する工程と、前記第
２の側壁絶縁膜（１０８ａ）をマスクとしてビット線を
接続すべきビット線コンタクト部に前記第２導電型の不
純物を導入して高濃度不純物領域（１１２）を形成する
工程とを含むことを特徴とする。
【０００９】
【作用】本発明では、ノード電極が接続される低抵抗領
域の不純物濃度を低減することができるので、半導体メ
モリの漏洩電流を低減することができる。
【００１０】また、ノード電極と低抵抗領域とのコンタ
クト部をゲート電極に自己整合するように形成すること
ができるので、半導体メモリの面積を増大させることな
く、ノード電極とゲート電極との短絡発生を防止するこ
とができる。
【００１１】
【実施例】以下、添付図面を参照して本発明の実施例を
詳細に説明する。
【００１２】図１〜図１４は、本発明の一実施例の半導
体メモリ（ＤＲＡＭ）の製造方法を示す工程断面図であ
る。また、図１４は、本発明の一実施例のＤＲＡＭセル
の構造を示す。
【００１３】まず、図１に示すように、ｐ型シリコン基
板１０１上に薄い酸化シリコン（ＳｉＯ2）膜１１５と
窒化シリコン（Ｓｉ3Ｎ4）膜１１６を形成した後、フィ
ールド酸化膜を形成すべき部分の窒化シリコン膜１１６
を選択的にエッチング除去する。
【００１４】次に、図２に示すように、シリコン基板１
０１の表面を酸化し、フィールド酸化（ＳｉＯ2）膜１
０２を選択的に形成する。
【００１５】次に、図３に示すように、窒化シリコン膜
１１６を除去する。
【００１６】次に、図４に示すように、ゲート電極とな
る多結晶シリコン膜１０３′と酸化シリコン膜１０４′
を積層して形成する。
【００１７】次に、図５に示すように、多結晶シリコン
膜１０３′と酸化シリコン膜１０４′の２層膜を周知の
ホトリソグラフィー技術を用いてパターニングし、酸化
シリコン膜１０４の載った多結晶シリコン膜１０３を形
成する。
【００１８】次に、図６に示すように、ｎ形不純物１１
８を周知のイオン注入法等により低濃度に導入して低濃
度ｎ型不純物領域１０５ａ、１０５ｂを形成する。
【００１９】次に、図７に示すように、酸化シリコン膜
１０６とキャパシタの容量を増加させるための多結晶シ
リコン膜１０７を積層して形成する。
【００２０】次に、図８に示すように、ホトレジスト膜
１１７を用いて多結晶シリコン膜１０７をパターニング
する。
【００２１】次に、図９に示すように、ホトレジスト膜
１１７を除去した後、酸化シリコン膜１０６の露出した
部分をＲＩＥ（リアクティブ イオン エッチング）等の
異方性ドライエッチングによりエッチング除去して側壁
絶縁膜（酸化シリコン膜）１０８を形成する。これによ
り、後で形成するノード電極１０９（図１１）の低濃度
ｎ型不純物領域１０５ａとのコンタクト部をゲート電極
の多結晶シリコン膜１０３に自己整合するように形成す
ることができる。なお、低濃度ｎ型不純物領域１０５ａ
の不純物濃度を高めたい場合は、この後、側壁絶縁膜１
０８をマスクとしてイオン注入すればよい。
【００２２】次に、図１０に示すように、ノード電極と
なる多結晶シリコン膜１０９′を形成する。
【００２３】次に、図１１に示すように、周知のホトリ
ソグラフィー技術を用いて多結晶シリコン膜１０９′を
パターニングしてキャパシタの一方の電極であるノード
電極１０９を形成した後、その上に絶縁膜１１０を形成
する。
【００２４】次に、図１２に示すように、絶縁膜１１０
をパターニングした後、その上にキャパシタの他方の電
極であるプレート電極１１１を形成する。
【００２５】次に、図１３に示すように、酸化シリコン
膜１０６の一部、すなわち、図１Ｌの１０６ａの部分を
ＲＩＥ等によりエッチング除去した後、イオン注入法等
により側壁絶縁膜１０８ａをマスクとしてｎ形不純物を
高濃度に導入してビット線（図示省略）コンタクトのた
めの高濃度ｎ型不純物領域１１２を形成する。
【００２６】最後に、図１４に示すように、絶縁膜（酸
化シリコン膜）１１３と平坦化酸化膜１１４を形成す
る。
【００２７】上記実施例では、ノード電極１０９が接続
される低抵抗領域を低濃度に形成することができるので
（低濃度ｎ型不純物領域１０５ａ）、ＤＲＡＭセルの漏
洩電流を低減することができる。また、ノード電極１０
９の低濃度ｎ型不純物領域１０５ａとのコンタクト部を
ゲート電極の多結晶シリコン膜１０３に自己整合するよ
うに形成することができるので、ＤＲＡＭの面積を増大
させることなく、マスク合わせの誤差（アラインメント
エラー）に起因するノード電極１０９とゲート電極の
多結晶シリコン膜１０３との短絡発生を防止することが
でき、かつキャパシタの面積の増大を図ることができ
る。さらに、別途のマスクを使用せず、かつ簡単な工程
で、ノード電極１０９が接続されるｎ型不純物領域１０
５ａは低濃度に、ビット線が接続されるｎ型不純物領域
１１２は高濃度に形成することができ、また、キャパシ
タを形成した後に、周辺回路の高濃度のｎ型またはｐ型
不純物領域を形成することができるので、ＤＲＡＭセル
の浅い接合を形成することができ、高集積化に有利であ
る。
【００２８】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、特許請求の範囲内において種々変更可能であること
は勿論である。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
半導体メモリの漏洩電流を低減することができ、また、
半導体メモリの面積を増大させることなく、ノード電極
とゲート電極との短絡発生を防止することができ、高集
積化に有利な半導体メモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図２】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図３】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図４】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図５】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図６】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図７】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図８】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図９】本発明の一実施例のＤＲＡＭの製造方法を示す
工程断面図である。
【図１０】本発明の一実施例のＤＲＡＭの製造方法を示
す工程断面図である。
【図１１】本発明の一実施例のＤＲＡＭの製造方法を示
す工程断面図である。
【図１２】本発明の一実施例のＤＲＡＭの製造方法を示
す工程断面図である。
【図１３】本発明の一実施例のＤＲＡＭの製造方法を示
す工程断面図である。
【図１４】本発明の一実施例のＤＲＡＭの製造方法を示
す工程断面図である。
【図１５】従来のＤＲＡＭセルの構造の一例を示す断面
図である。
【符号の説明】
１０１…ｐ型シリコン基板、１０２…フィールド酸化
膜、１０３、１０３′…多結晶シリコン膜、１０４、１
０４′…酸化シリコン膜、１０５ａ、１０５ｂ…低濃度
ｎ型不純物領域、１０６…酸化シリコン膜、１０６ａ…
酸化シリコン膜の一部、１０７…多結晶シリコン膜、１
０８…側壁絶縁膜、１０９…ノード電極、１０９′…多
結晶シリコン膜、１１０…絶縁膜、１１１…プレート電
極、１１２…高濃度ｎ型不純物領域、１１３…絶縁膜、
１１４…平坦化酸化膜、１１５…薄い酸化シリコン膜、
１１６…窒化シリコン膜、１１７…ホトレジスト膜、１
１８…ｎ形不純物、２０１…ｐ型シリコン基板、２０２
…フィールド酸化膜、２０３…多結晶シリコン膜、２０
４…酸化シリコン膜、２０５…低濃度ｎ型不純物領域、
２０６…側壁絶縁膜、２０７…高濃度ｎ型不純物領域、
２０８…酸化シリコン膜、２０９…多結晶シリコン膜、
２１０…ノード電極、２１１…絶縁膜、２１２…プレー
ト電極、２１３…ビット線コンタクト部、２１４…コン
タクト孔。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型の半導体基板（１０１）上に多
    結晶シリコン膜（１０３）を選択的に形成する工程と、
    ゲート電極となる前記多結晶シリコン膜（１０３）をマ
    スクとしてこの多結晶シリコン膜（１０３）側壁の少な
    くとも一方側の前記半導体基板（１０１）表面領域に前
    記第１導電型と逆の第２導電型の不純物を導入して低濃
    度不純物領域（１０５ａ）を形成する工程と、前記多結
    晶シリコン膜（１０３）を含む前記半導体基板（１０
    １）上に絶縁膜（１０６）を形成する工程と、露出した
    前記絶縁膜（１０６）を異方性ドライエッチングにより
    エッチングして前記多結晶シリコン膜（１０３）の側壁
    上に側壁絶縁膜（１０８）を形成し、後で形成するノー
    ド電極（１０９）の前記低濃度不純物領域（１０５ａ）
    とのコンタクト部を前記多結晶シリコン膜（１０３）と
    自己整合するように形成する工程と、少なくとも前記コ
    ンタクト部上に前記ノード電極（１０９）を形成する工
    程と、前記ノード電極（１０９）上に絶縁膜（１１０）
    とプレート電極（１１１）を順次形成する工程と、露出
    した前記絶縁膜（１０６）を異方性ドライエッチングに
    よりエッチングしてゲート電極となる前記多結晶シリコ
    ン膜（１０３）の側壁上に第２の側壁絶縁膜（１０８
    ａ）を形成する工程と、前記第２の側壁絶縁膜（１０８
    ａ）をマスクとしてビット線を接続すべきビット線コン
    タクト部に前記第２導電型の不純物を導入して高濃度不
    純物領域（１１２）を形成する工程とを含むことを特徴
    とする半導体メモリの製造方法。
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