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KR100186503B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR100186503B1 KR1019960020641A KR19960020641A KR100186503B1 KR 100186503 B1 KR100186503 B1 KR 100186503B1 KR 1019960020641 A KR1019960020641 A KR 1019960020641A KR 19960020641 A KR19960020641 A KR 19960020641A KR 100186503 B1 KR100186503 B1 KR 100186503B1
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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 DRAM제조 공정시에 특정의 두영역에서의 측벽(Sidewall)을 각 영역에 대한 최적화 하여 형성하는 것이 가능하도록 하여 소자의 신뢰성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.
상기와 같은 본 발명의 반도체 소자의 제조 방법은 제 1 영역과 제 2 영역을 가지는 반도체 기판을 준비하는 공정과, 상기 제 1 영역 및 제 2 영역상에 각각 게이트 전극 및 게이트 전극 양측의 기판에 불순물 영역을 형성하는 공정과, 상기 제 1 영역의 게이트 전극의 상측 및 측면에 제 1 절연층을 형성하는 공정과, 제 1 절연층 및 제 2 영역의 게이트 전극을 포함한 기판상에 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층을 선택식각하여 제 2 영역의 게이트 전극 양측면과 제 1 영역의 게이트 전극 양측면의 제 1 절연층과 기판상에 잔류시키는 공정을 포함하여 이루어진다.

Description

반도체 소자의 제조 방법
제1도(a) 내지 (c)는 종래의 반도체 소자의 공정 단면도.
제2도(a) 내지 (g)는 본 발명의 반도체 소자의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 불순물 확산 영역
23 : 게이트 전극 24a : 캡 나이트라이드층
24b : 나이트라이드 측벽 25 : 포토레지스트층
26 : 산화막 26a : 게이트 측벽
본 발명은 반도체 소자에 관한 것으로, 특히 DRAM제조 공정시에 특정의 두영역에서의 측벽(Sidewall)을 각 영역에 대해 최적화 하여 형성하는 것이 가능하도록 하여 소자의 신뢰성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.
DRAM 등의 반도체 소자의 제조 공정에서 채택되고 있는 자기 정렬 콘택(Self-aligned Contact)기술은 셀 영역에서 게이트 전극의 측벽을 산화막(Oxide)과의 식각 선택비가 좋은 나이트라이드(Nitride)로 형성하여 콘택 식각공정에서의 공정마진을 충분히 확보하는 기술이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조 방법에 대하여 설명하면 다음과 같다.
제1도(a) 내지 (c)는 종래의 반도체 소자의 공정 단면도이다.
종래 기술에서의 측벽 형성은 먼저, 제1도(a)에서와 같이, 게이트 전극(2)이 형성된 반도체 기판(1)의 전면에 나이트라이드(Nitride)를 증착하고 건식 식각 공정으로 상기 게이트 전극(2)측면에 나이트라이드 측벽(3)을 형성한다.
이어, 제1도(b)(c)에서와 같이, 전면에 산화막(4)을 증착하고 상기 반도체 기판(1)의 소정 부분에 형성된 불순물 영역상의 산화막(4)을 선택적으로 식각하여 콘택홀을 형성한다. 그리고 상기 콘택홀을 포함하는 전면에 금속층을 형성하고 패터닝하여 금속 배선을 형성한다.
상기와 같은 종래의 측벽을 이용한 자기 정렬 콘택 기술에 있어서는 게이트 전극(2) 측면에 형성된 측벽과 금속 배선을 위한 층간 절연막의 형성 물질을 서로 식각 선택비가 큰 물질을 사용하여 형성한 것이다.
그러므로 콘택 식각 공정에서 약간의 오정렬(Misalign)이 있어도 콘택홀 형성에는 어려움이 없다.
그러나 상기와 같은 종래의 자기 정렬 콘택 형성에 있어서 셀 영역의 소자와 주변 회로의 소자에 동일하게 나이트라이드를 사용하여 측벽을 형성하므로 다음과 같은 문제점이 있었다.
먼저, 주변회로 소자의 측벽을 나이트라이드를 사용하여 형성하면 게이트-소오스 전극의 오버랩 캐패시턴스(Overlap Capacitance)가 증가하고, 핫 캐리어 발생의 증가에 의해 소자에 악영향을 주게된다.
또한 셀 영역에서의 콘택홀의 크기를 확대시키기 위하여 측벽의 크기를 줄이게 되면 주변회로 소자의 특성이 저하된다. 반대로 측벽의 크기를 늘리면 콘택홀의 크기가 줄어 배선 불량의 원인이 된다.
본 발명은 상기와 같은 종래의 반도체 소자의 제조 방법의 문제점을 해결하기 위하여 안출한것으로, DRAM제조 공정시에 특정의 두영역에서의 측벽(Sidewall)을 각 영역에 대해 최적화 하여 형성하는 것이 가능하도록 하여 소자의 신뢰성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 제 1 영역과 제 2 영역을 가지는 반도체 기판을 준비하는 공정과, 상기 제 1 영역 및 제 2 영역상에 각각 게이트 전극 및 게이트 전극 양측의 기판에 불순물 영역을 형성하는 공정과, 상기 제 1 영역의 게이트 전극의 상측 및 측면에 제 1 절연층을 형성하는 공정과, 제 1 절연층 및 제 2 영역의 게이트 전극을 포함한 기판상에 제 2 절연층을 형성하는 공정과, 상기 제 2 절연층을 선택 식각하여 제 2 영역의 게이트 전극 양측면과 제 1 영역의 게이트 전극 양측면의 제 1 절연층과 기판상에 잔류시키는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조 방법에 대하여 상세히 설명하면 다음과 같다.
제2도(a) 내지 (g)는 본 발명의 반도체 소자의 공정 단면도이다.
제2도에서 Ⅰ 영역은 셀 영역을 나타낸것이고, Ⅱ영역은 주변 회로 영역을 나타낸 것이다.
먼저, 제2도(a)에서와 같이, 게이트 전극(23)을 마스크로하여 불순물 확산영역(22)의 형성이 끝난 반도체 기판(21)의 전면(셀 영역과 주변회로 영역을 포함하는)에 나이트라이드(Nitride)를 증착한다.
이어, 상기 나이트라이드층을 건식 식각 공정으로 선택적으로 제거하여 상기 셀 영역과 주변회로 영역의 게이트 전극(23)상측 및 측면에 캡 나이트라이드층(24a)과 나이트라이드(24b)을 형성한다.
그리고 제2도(b)(c)에서와 같이, 셀 영역의 전면에 포토레지스트층(25)을 형성하고 주변회로 영역의 게이트 전극(23) 상측 및 측면에 형성된 캡 나이트라이드층(25a)과 나이트라이드 측벽(24b)을 제거 한다.
이어, 셀 영역에 형성되어 마스크로 사용된 포토레지스트층(25)을 제거 한다.
제2도(d)(e)에서와 같이, 셀영역과 주변회로 영역을 포함하는 전 표면에 상기 나이트라이드층(25a)(25b)과 다른 두께를 갖는 산화막(Oxide)(26)을 형성하고 식각하여 주변회로 영역의 게이트 전극(23)의 측면에 게이트 측벽(26a)을 형성 한다.
이때, 셀 영역의 산화막(26)은 전부 식각되어 제거되는 것이 아니라 어느정도 남게 된다.(물론, 주변회로 영역의 게이트 전극(23)측면에 형성되는 측벽의 두께에 따라 달라지게 된다.)
그리고 제2도(f)(g)에서와 같이, 주변회로 영역에 게이트 측벽(26a)이 형성된 게이트 전극(23)을 마스크로 하여 이온 주입 공정을 실시하여 LDD구조의 소오스/드레인 영역을 형성 한다.
이어, 전면에 산화막 증착 및 평탄화 공정을 통하여 층간 절연막(27)을 형성하고 금속 배선과 반도체 기판(21)에 형성되어진 불순물 확산 영역(22)(소오스/드레인 영역)을 콘택시키기 위하여 자기 정렬 콘택 기술로 콘택홀을 형성 한다.
상기와 같은 본 발명의 반도체 소자의 제조 방법은 특정한 두 영역에서의 측벽을 각 영역에 대하여 최적화 하여 형성하는 것이 가능하므로 다음과 같은 효과가 있다.
셀 영역에서의 측벽 두께를 그특성에 따라 용이하게 조절할 수 있으므로 콘택홀 형성시에 공정 마진을 충분히 확보할 수 있다.
그리고 셀 영역을 제외한 부분에서 산화막을 이용하여 측벽을 형성하고, 그 측벽의 너비(Width)를 크게할 수 있으므로 게이트-소오스간의 오버랩 커패시턴스 및 쇼트 채널 효과(Short Channel Effect)를 줄일 수 있어 소자의 특성을 향상시키는 효과가 있다.

Claims (6)

  1. 제 1 영역과 제 2 영역을 가지는 반도체 기판을 준비하는 공정과,
    상기 제 1 영역 및 제 2 영역상에 각각 게이트 전극 및 게이트 전극 양측의 기판에 불순물 영역을 형성하는 공정과,
    상기 제 1 영역의 게이트 전극의 상측 및 측면에 제 1 절연층을 형성하는 공정과,
    제 1 절연층 및 제 2 영역의 게이트 전극을 포함한 기판상에 제 2 절연층을 형성하는 공정과,
    상기 제 2 절연층을 선택 식각하여 제 2 영역의 게이트 전극 양측면과 제 1 영역의 게이트 전극 양측면의 제 1 절연층과 기판상에 잔류시키는 공정을 포함하여 이루어짐을 특징으로하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    제 1 영역은 셀 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    제 2 영역은 주변 회로 영역인 것을 특징으로 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    제 1 절연층 및 제 2 절연층의 두께를 다르게 하여 제 1, 2 영역에서의 게이트 전극의 측면에 잔류하는 절연층의 너비를 다르게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항 또는 제4항에 있어서,
    제 1 절연층은 나이트라이드를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항 또는 제4항에 있어서,
    제 2 절연층은 산화막을 사용하여 형성하는 것을 측징으로 하는 반도체 소자의 제조 방법.
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