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KR930000581B1 - 자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조 - Google Patents

자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조 Download PDF

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Abstract

내용 없음.

Description

자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조
제1도는 종래의 스택형 셀 구조 단면도.
제2도(a)-(d)는 본 발명에 따른 자기 정렬된 캐패시터 콘택을 갖는 셀 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
201 : 기판 202 : 필드옥사이드
203 : 게이트폴리실리콘 204,206,206a : 옥사이드
205a,205b : 저농도 n형 불순물층 207 : 스택폴리 실리콘
208,208a : 사이드 월 209 : 제l폴리실리콘
210 : 캐패시터 유전체막 211 : 제2폴리실리콘
212 : 고농도 n형 불순물층 213 : 절연산화막
214 : 산화막 215 : 게이트 산화막
본 발명은 DRAM셀의 제조방법 및 구조에 관한 것으로, 특히 캐패시터의 콘택을 자기정렬시키고, 캐패시터의 스토리지 노드가 콘택될 불순물 영역을 낮은 농도의 불순물로 형성하도록 하여 큰 캐패시턴스를 갖으며 누설전류가 적도록 한 DRAM셀 제조방법 및 구조에 관한 것이다.
제1도는 종래의 스택형 셀의 단면을 나타낸 것으로, P형 실리콘기판(101)에 필드 옥사이드(102)를 선택적으로 기르고, 게이트 폴리(103)와 옥사이드(104)를 얹은 다음 게이트 패턴을 형성하고, 저농도(10l8-1019/cm2)이온주입으로 n-영역(105)을 실리콘 기판(10)에 형성하고, 게이트에 사이드월(106)을 형성한 뒤 다시 고농도(1020-2021/cm3)이온주입으로 고농도 n형 불순물 영역(107)울 형성하여 노드폴리 실리콘 (110)과 연결되는 부분 및 비트라인 콘택이 연결되는 부분(113)이 모두 고농도 n형으로 형성되게 한다.
이후 HTO(High Temperature Oxide)(108)를 형성하고 HTO(108)위에 스택폴리 실리콘(109)을 얹은 다음 마스크를 사용한 포토리토 그래피(Photolithogra phy)공정에 의해 구멍을 뚫어 노드 영역을 정의한 다음 노드 폴리 실리콘(110)을 형성하고, 캐패시터 유전체막(111)을 노드폴리 실리콘(110)위에 형성하고, 플레이트 폴리 실리콘(112)올 얹어 DRAM셀의 캐패시터부를 형성한다.
캐패시터부를 형성한 다음 비트라인 콘택을 위해 콘택부분(113)을 정의한다.
그러나 이와 같은 종래의 DRAM셀에 있어서 캐패시터부의 노드폴리 실리콘 (110)과 연결되는 고농도 n형 불순물영역(107)은 DRAM셀의 누설전류에 나쁜 영향을 주고, 스택폴리 실리콘(109)을 얹은 다음 고농도 n형 불순물영역(107)과 노드폴리실리콘(110)을 연결하기 위한 포토리토그래피 공정시 미스얼라인(Misa1ign)에 의해 노드폴리실리콘 (110)과 게이트 폴리실리콘(103)이 서로 닿게 될 위험성이 있으므로 이 위험성을 줄이기 위해서는 게이트 폴리실리콘(103)과 노드폴리실리콘(110)사이의 간격을 크게 해야 하므로 DRAM셀의 면적을 크게하여 집적도가 저하되는 단점이 있다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로써, 커패시턴스를 증가시키고 누설전류를 방지하는 디램 셀을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 커패시터의 스토리지 노드가 콘택될 불순물 영역은 저농도로 하고, 비트라인이 콘택될 불순불영역은 고농도로 하며, 커패시터의 스토리지 노드전극과 불순물 영역의 접촉을 자기정렬시킨 것이다.
이와 같은 본 발명을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 자기정렬된 커패시터 콘택을 갖는 디램셀 공정 단면도로써, 제 1도(a)와 같이 P형 실리콘기판(201)에 활성영역과 필드영역을 한정하는 필드산화막(202)을 형성하고 활성영역에 게이트산화막(215)을 성장한 다음 전면에 게이트 폴리 실리콘(203)과 제 1산화막(Oxide)(204)을 차례로 증착하여 패턴 마스크를 이용하여 포토/에치 공정으로 게이트를 패터닝한다.
그리고 게이트를 마스크로 하여 활성영역의 기판에 저농도(1018-1019/cm3)n형 이온주업을 실시하여 저농도 n형 불순물층(205a,205b)을 형성하고 전면에 제2산화막(206)과 스택폴리실리콘(207)을 차례로 증착한다.
제2도(b)와 같이 저농도 n형 불순물충(205a)상측과 필드산화막(202)위의 게이트 상측에 걸쳐진 스택폴리실리콘(207)을 선택적으로 제거하고 스택폴리 실리콘(20＆)이 제거될 부위의 제2산화막(206)을 RIE(Reactive Ion Etch)하여 게이트 측벽에 사이드월(208)을 형성함과 동시에 스토리지 노드전극과 저농도 n형 불순물층(205a)이 접촉된 콘택부위를 자기정렬시킨다.
이때 저농도 n형 불순물충(205a)이 도핑(Doping)농도를 높이려면 스택폴리 실리콘(207)을 마스크로 하여 이온 주입하면 된다.
이후 제2도(c)에 도시된 바와 같이 전면에 제 1폴리실리콘(209)을 증착하여 자기 정렬된 콘택 부위의 저농도 n형 불순물층(205a)에 폴리실리콘(209)이 연결되도록 하고 캐패시터의 한 전극인 노드전극을 정의하기 위해 폴리실리콘(209)의 불필요한 부분을 제거한 다음 그 위에 캐패시터 유전체막(210)을 형성한 후 캐패시터의 다른 한 전극인 플레이트 전극을 형성하기 위해 제2폴리실리콘(211)을 증착하고 비트라인이 형성될 부위의 제2폴리실리콘(211)을 선택제거한 다음 제2도(d)와 같이 산화막(206a)을 RIE(Reactive Ion Etch)하여 게이트 측벽에 사이드월(208a)을 형성한 다음, 비트라인이 콘택될 저농도 n형 불순물층(205b)에 고농도(1020-102l/cm2)이온주입으로 고농도 n형 불순물층(212)을 형성하고 전면에 절연산화막(213)을 증착하고 비트라인 콘택을 형성하고 고농도 n형 불순물층(212)에 연결되도록 비트라인(도시되지 않음)을 형성후 평탄화를 위한 산화막(214)을 전면에 얹는다.
따라서 본 발명에 따른 자기 정렬된 캐패시터 콘택을 갖는 셀 제조방법 및 구조는 캐패시터부의 n행 불순물층을 도핑농도가 낮게 형성함으로써,DRAM의 누설전류가 적게 되고, 캐패시터의 노드전극을 저농도n형 불순물층에 자기정렬시킴으로서 캐패시터의 면적을 키울수 있음은 물론 게이트 폴리 실리콘(203)과 노드전극(209)과의 미스얼라인에 의한 접촉 위험성을 없게 했으며, 별도의 마스크를 사용하지 않고 비트라인 콘택부위의 n형 불순물층을 고농도(N+)로 만들어서 공정이 간단해지고, 얕은 접합을 형성할 수 있는 효과를 갖는다.

Claims (4)

  1. 제1도전형 반도체 기판(201)에 필드산화막(202)을 형성하고 게이트 산화막(215)을 성장하는 제1공정과, 전면에 게이트 폴리실리콘(203)과 제1산화막 (204)을 증착하고 패터닝하여 게이트를 형성하는 제2공정과, 상기 게이트를 마스크로 하여 기판(201)에 저농도 제2도전형 불순물층(205a,205b)를 형성하는 제3공정과, 전면에 제2산화막(206)과 스택폴리실리콘(207)을 차례로 증착하고 패턴마스크를 이용하여 커패시터 형성영역에 스토리지 콘택을 형성하는 제4공정과, 스토리지 콘택부위에 스토리지 노드 전극을 형성하고 스토리지 노드 전극에 유전체를 형성하는 제5공정과, 전면에 플레이트 전극을 형성하고 불필요한 부분을 제거하여 커패시터를 형성하는 제6공정과, 상기 제2산화막(206a)의 비트라인 콘택부위를 제거하고 저농도 제2도전형 불순물층(205b)에 고농도 제2도전형 이온을 주입하는 제7공정과, 전면에 제3산화막 (213)과 제4산화막(214)을 증착하고 비트라인 콘택을 형성하고 비트라인을 형성하는 제8공정으로 이루어짐을 특징으로 하는 자기 정렬된 커패시터 콘택을 갖는 셀 제조 방법.
  2. 제1항에 있어서, 제4공정은 저농도 n형 불순물층(205a) 상측의 스택폴리 실리콘(207)을 패턴 마스크를 이용하여 선택 제거하고 스택폴리 실리콘(207)을 마스크로 이용하여 제2산화막(206)을 RIE하여 자기 정렬된 스토리지 콘택을 형성함을 특징으로 하는 자기 정렬된 커패시터 콘택을 갖는 셀 제조방법.
  3. 제1항에 있어서, 제6 및 제7공정은 제4공정에서 사용한 패턴마스크를 이용하여 플레이트 전극의 불필요한 부분을 제거하고 제2산화막(206a)을 RIE하며 게이트에 측벽을 형성하고 저농도 제2도전형 불순물층(205b)에 고농도 제2도전형 이온주입함을 특징으로 하는 자기정렬된 커패시터 콘택을 갖는 셀 제조방법.
  4. 제1도전형 반도체 기판, 상기 제1도전형 반도체 기판 상측에 형성되어 신호 전압을 인가하기 위한 게이트; 게이트 일측 기판의 액티브 영역에 형성되고 커패시터의 스토리지 노드 콘택이 형성될 저농도 제2도전형 불순물층(205a);게이트 타측기판의 액티브 영역에 형성되고 비트라인 콘택이 될 고농도 제2도전형 불순물층(212); 저농도 제2도전형 불순물층(205a)에 연결되어 형성되는 커패시터;고농도 제2도전형 불순물층(212)에 연결되는 비트라인;을 포함하여 구성됨을 특징으로 하는 자기 정렬된 캐패시터 콘택을 갖는 셀 구조.
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US07/679,956 US5155056A (en) 1990-04-04 1991-04-03 Process for formation of cells having self-aligned capacitor contacts, and structure thereof
JP3071638A JP2568316B2 (ja) 1990-04-04 1991-04-04 半導体メモリの製造方法
GB9107068A GB2242782B (en) 1990-04-04 1991-04-04 Process and structure for a transistor-capacitor cell
DE4110906A DE4110906C2 (de) 1990-04-04 1991-04-04 Verfahren zum Herstellen von DRAM-Zellen mit zumindest einem selbstausgerichteten Kondensatorkontakt und Zellstruktur mit zumindest einem selbstausgerichteten Kondensatorkontakt

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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1239707B (it) * 1990-03-15 1993-11-15 St Microelectrics Srl Processo per la realizzazione di una cella di memoria rom a bassa capacita' di drain
KR930009594B1 (ko) * 1991-01-30 1993-10-07 삼성전자 주식회사 고집적 반도체 메모리장치 및 그 제조방법
TW243541B (ko) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
US5134085A (en) * 1991-11-21 1992-07-28 Micron Technology, Inc. Reduced-mask, split-polysilicon CMOS process, incorporating stacked-capacitor cells, for fabricating multi-megabit dynamic random access memories
US5244826A (en) * 1992-04-16 1993-09-14 Micron Technology, Inc. Method of forming an array of finned memory cell capacitors on a semiconductor substrate
EP0575688B1 (en) * 1992-06-26 1998-05-27 STMicroelectronics S.r.l. Programming of LDD-ROM cells
US5374577A (en) * 1992-12-21 1994-12-20 Industrial Technology Research Institute Polysilicon undercut process for stack DRAM
US5563089A (en) * 1994-07-20 1996-10-08 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5605857A (en) * 1993-02-12 1997-02-25 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5395784A (en) * 1993-04-14 1995-03-07 Industrial Technology Research Institute Method of manufacturing low leakage and long retention time DRAM
US5369048A (en) * 1993-08-26 1994-11-29 United Microelectronics Corporation Stack capacitor DRAM cell with buried bit-line and method of manufacture
US5429976A (en) * 1993-12-01 1995-07-04 United Microelectronics Corporation Self-aligned method for forming polysilicon word lines on top of gate electrodes to increase capacitance of a stacked capacitor in a DRAM cell
US5501998A (en) * 1994-04-26 1996-03-26 Industrial Technology Research Institution Method for fabricating dynamic random access memory cells having vertical sidewall stacked storage capacitors
US5378654A (en) * 1994-05-24 1995-01-03 United Microelectronics Corporation Self-aligned contact process
US5668035A (en) * 1996-06-10 1997-09-16 Taiwan Semiconductor Manufacturing Company Ltd. Method for fabricating a dual-gate dielectric module for memory with embedded logic technology
KR100186503B1 (ko) * 1996-06-10 1999-04-15 문정환 반도체 소자의 제조 방법
US6429473B1 (en) 1996-07-30 2002-08-06 International Business Machines Corporation DRAM cell with stacked capacitor self-aligned to bitline
US5766992A (en) * 1997-04-11 1998-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Process for integrating a MOSFET device, using silicon nitride spacers and a self-aligned contact structure, with a capacitor structure
JPH10335656A (ja) * 1997-06-03 1998-12-18 Toshiba Corp 半導体装置の製造方法
US5895264A (en) * 1997-07-30 1999-04-20 Chartered Semiconductor Manufacturing Ltd. Method for forming stacked polysilicon
US6074915A (en) * 1998-08-17 2000-06-13 Taiwan Semiconductor Manufacturing Company Method of making embedded flash memory with salicide and sac structure
JP3296324B2 (ja) * 1999-04-07 2002-06-24 日本電気株式会社 半導体メモリ装置の製造方法
US6713378B2 (en) * 2000-06-16 2004-03-30 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
US6511879B1 (en) * 2000-06-16 2003-01-28 Micron Technology, Inc. Interconnect line selectively isolated from an underlying contact plug
US20050026412A1 (en) * 2000-06-16 2005-02-03 Drynan John M. Interconnect line selectively isolated from an underlying contact plug

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5376A (en) * 1976-06-23 1978-01-05 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS61183952A (ja) * 1985-02-09 1986-08-16 Fujitsu Ltd 半導体記憶装置及びその製造方法
US4855801A (en) * 1986-08-22 1989-08-08 Siemens Aktiengesellschaft Transistor varactor for dynamics semiconductor storage means
JPS63190377A (ja) * 1987-02-02 1988-08-05 Matsushita Electronics Corp 半導体記憶装置
JPH01124234A (ja) * 1987-11-09 1989-05-17 Mitsubishi Electric Corp 分離酸化膜を有する半導体装置およびその製造方法
JPH0666437B2 (ja) * 1987-11-17 1994-08-24 富士通株式会社 半導体記憶装置及びその製造方法
JPH0750696B2 (ja) * 1987-12-14 1995-05-31 三菱電機株式会社 半導体装置の製造方法
JPH0284765A (ja) * 1988-01-06 1990-03-26 Oki Electric Ind Co Ltd 半導体メモリ装置およびその製造方法
DE3916228C2 (de) * 1988-05-18 1995-06-22 Toshiba Kawasaki Kk Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung
KR910010167B1 (ko) * 1988-06-07 1991-12-17 삼성전자 주식회사 스택 캐패시터 dram셀 및 그의 제조방법
JPH025469A (ja) * 1988-06-23 1990-01-10 Fujitsu Ltd 半導体記憶装置およびその製造方法
JPH026163A (ja) * 1988-06-24 1990-01-10 Canon Inc 印刷装置
JP2680376B2 (ja) * 1988-09-30 1997-11-19 株式会社東芝 半導体記憶装置およびその製造方法
KR920010204B1 (ko) * 1989-12-02 1992-11-21 삼성전자 주식회사 초고집적 디램셀 및 그 제조방법

Also Published As

Publication number Publication date
GB2242782B (en) 1994-02-16
DE4110906A1 (de) 1991-10-17
GB9107068D0 (en) 1991-05-22
JPH06177345A (ja) 1994-06-24
KR910019226A (ko) 1991-11-30
JP2568316B2 (ja) 1997-01-08
GB2242782A (en) 1991-10-09
US5155056A (en) 1992-10-13
DE4110906C2 (de) 1998-07-02

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