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KR920010204B1 - 초고집적 디램셀 및 그 제조방법 - Google Patents

초고집적 디램셀 및 그 제조방법 Download PDF

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KR920010204B1 KR1019890017829A KR890017829A KR920010204B1 KR 920010204 B1 KR920010204 B1 KR 920010204B1 KR 1019890017829 A KR1019890017829 A KR 1019890017829A KR 890017829 A KR890017829 A KR 890017829A KR 920010204 B1 KR920010204 B1 KR 920010204B1
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Abstract

내용 없음.

Description

초고집적 디램셀 및 그 제조방법
제1도는 종래의 스택캐패시터를 가지는 디램셀의 단면도.
제2도는 본 발명에 따른 스택캐패시터를 가지는 디램셀의 단면도.
제3a∼c도는 제2도의 제조공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : P형 기판 23 : P형 웰영역
25 : P+채널스토퍼층 27 : 필드산화막층
29 : 게이트산화막층 31 : 제1다결정실리콘층
33 : 제1다결정실리콘층 35 : 소오스영역
37 : 드레인영역 39 : 채널영역
41 : 절연층 43 : 제2다결정실리콘층
45 : 제1유전체층 47 : 제3다결정실리콘층
49 : 제2유전체층 51 : 제4다결정실리콘층
53 : BPSG층 55 : 개구
57 : 금속실리사이드층
본 발명은 디램(DRAM)셀 및 그 제조방법에 관한 것으로, 특히 스택 스토리지 캐패시터(Stacked Stroage Capacitor)의 구조를 갖는 초고집적 디램셀 및 그 제조방법에 관한 것이다.
디램셀은 드레인-소오스 통로가 비트라인과 셀 노오드 사이에 접속된 하나의 트랜지스터와 상기 셀노오드와 셀플레이트 사이에 접속된 하나의 스토리지 캐패시터로 구성된다. 디램 메모리 밀도의 증가에 따라 디램셀이 점유하는 면적이 축소된다. 이에 스토리지 캐패시터의 용량이 감소하기 때문에 스토리지 캐패시터의 용량을 극대화하기 위하여 3차원구조의 트렌치(Trehch)구조와 스택구조의 디램셀들이 개발되어 왔다. 트렌치구조의 스토리지 캐패시터는 반도체 기판에 형성된 홈(Groove)내에 스토리지 캐패시터를 형성하는 것이고, 스택구조의 스토리지 캐패시터는 반도체 기판 위에 적층된 스토리지 캐패시터를 형성하는 것이다.
스택캐패시터형의 디램셀은 캐패시터를 기관상에 적층하여 제조하기 때문에 트렌치 캐패시터형의 디램셀보다 쉽게 제조할 수 있는 잇점이 있다. 또한 스택캐패시터형의 디램셀은 트렌치 캐패시터형의 디램셀에서 발생되는 트랜치와 아웃하는 트렌치간의 누설 및 펀치드루우(Punch-through)와 같은 전기적 문제점을 갖지 않는다.
제1도는 종래 스택캐패시터형 디램셀의 수직단면도이다. 동도의 스택 캐패시터형 디램셀의 구조를 간단히 설명하면 아래와 같다.
P형 기판(1)상에 P형웰(2)이 형성되고 셀들 사이를 분리하기 위해 필드산화막층(4)을 형성한다. 이때 상기 필드산화막층(4) 하부에 P+채널스토퍼층(3)이 형성된다. 그 다음 게이트산화막층(5)을 형성하고, 상기 게이트산화막층(5)의 상부에 스위칭트랜지스터의 게이트전극이 되는 N+도우핑된 다결정실리콘층(6)을 형성한다. 이때 상기 필드산화막층(4)상에는 인접하는 메모리셀의 게이트전극으로 이용되는 다결정실리콘층(7)이 형성된다. 그 후 스위칭트랜지스터의 N+소오스영역(8)과 N+드레인영역(9)을 형성하고, 상기 다결정실리콘층들(6)(7)을 절연하기 위하여 절연층(11)을 형성한다. 그 다음 상기 절연층(11)상에 상기 소오스 영역(8)의 선택된 부분과 접촉하고 스토리지 캐패시터의 한 전극이 되는 N+도우프된 다결정실리큰층(12)을 상기 다결정실리콘층들(6)(7)에 겹치도록 형성한다. 상기 다결정실리콘층들(6)(7)에 겹치도록 형성한다. 상기 다결정실리콘층(12)의 표면상에 상기 스토리지 캐패시터의 유전체층(13)을 형성하고, 상기 유전체층(13)의 상부에는 상기 스토리지 캐패시터의 다른 전극이 되는 N+도우프된 다결정실리콘층(14)을 형성한다. 상기 다결정실리콘층(14)상에는 절연층(15)을 형성하고, 상기 절연층(15)상에는 상기 드레인영역(9)과 접촉하며 비트라인으로 이용되는 도전층(16)이 형성된다.
전술한 종래의 스택캐패시터 셀 구조에서는 디램메모리가 고집적화가 될수록 셀 면적이 축소되며. 이에 따라 캐패시터의 용량이 감소하게 된다. 따라서 종래의 스택캐패시터 셀 구조는 그 집적도가 4M정도로 한정된다. 그러므로 16M 및 64M의 초고집적 디램셀을 실현시키기 위해서는 캐패시터의 용량을 증가시켜야 한다. 이러한 문제점을 해결하고자 당업자들은 다각도로 연구개발중이다.
따라서 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 캐패시터의 면적을 증가시킴으로써 충분한 용량의 스택캐패시터를 가진 초고집적 디램을 제공하는데 있다.
본 발명의 다른 목적은 상기한 초고집적 디램을 제조하는 적합한 제조방법을 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명은 제1도전형의 반도체 기판에 채널영역으로 이격되어 형성된 제2도전형의 소오스 및 드레인영역과, 일측단에 상기 채널영역이 접속된 소오스영역의 타측단에 형성된 필드 산화막층과, 상기 채널영역상에 형성된 게이트산화막층과, 상기 필드산화막층과 게이트산화막충의 상부에 형성된 제1다결정실리콘층과, 상기 제1다결정실리콘을 전기적으로 절연시키는 절연층과, 상기 절연층상에 상기 제1다결정실리콘층과 겹쳐지도록 형성하는 제2다결정실리콘층과, 상기 소오스영역상에 형성되며 상기 제2다결정실리콘층의 소정부분과 제1유전체층을 개재시켜 겹쳐진 제3다결정실리콘층과, 상기 제3다결정실리콘층의 표면에 제2유전체층을 개재시켜 형성되고 상기 제2다결정실리콘층과 전기적으로 도통하는 제4다결정실리콘층으로 구성된다.
또한, 상기의 다른 목적을 달성하기 위하여 본 발명은 제1도전형의 반도체기판의 소정부분에 필드산화막을 형성하여 스위칭트랜지스터영역을 한정하는 공정과, 상기 스위칭트랜지스터영역에 상기 필드산화막층과 인접하는 소오스영역과, 이 소오스영역과 채널영역을 통해 이격된 드레인영역을 형성하는 공정과, 상기 채널영역상에 게이트산화막층을 형성하는 공정과, 상기 필드산화막층의 소정부분과 게이트산화막층의 상부에 제1다결정실리콘층들을 형성하고 상기 제1다결정실리콘층들을 전기적으로 절연시키는 절연층을 형성하는 공정과, 상기 절연층상에 상기 제1다결정실리콘층과 겹치도록 제2다결정실리콘층들과 이 제2다결정실리콘층들이 표면에 제1유전체층을 형성하는 공정과, 상기 제2다결정실리콘층의 소정부분상에 제1유전체층을 개재시켜 겹쳐지도록 상기 소오스영역상에 제3다결정실리콘층을 형성하는 공정과, 상기 제3다결정실리콘층의 표면상에 제2유전체층을 개재시켜 제4다결정실리콘층을 형성하는 공정을 구비한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 스택캐패시터를 가지는 디램셀의 단면도이다.
제2도를 참조하면 반도체기판(21)은 P형 기판이며 상부에는 P형 웰영역(23)이 형성되어 있다. 상기 P형 웰영역(23)에 필드산화막층(27)과, 이 필드산화막층(27)의 하부에 P+채널스토퍼층(25)이 형성되어 있다.
상기 필드산화막층(27)의 일측단에 소오스영역(35)이 형성되어 있으며, 상기 소오스영역(35)과 채널영역(39)으로 이격되어 드레인영역(37)이 형성되어 있다. 상기 소오스 및 드레인영역(35)(37)은 전기적으로 연결한다. 상기 채널영역(39)상에 게이트산화막층(29)을 개재시켜 게이트전극으로 이용되는 제1다결정실리콘층(31)이 형성되어 있으며, 또한 필드산화막층(27)의 상부에는 이웃하는 트랜지스터의 게이트전극이 되는 제1다결정실리콘층(33)이 형성되어 있다. 상기 제1다결정실리콘층들(31)(33)은 절연층(41)에 의해 전기적으로 절연된다. 이때 상기 절연층(41)은 LTO(Low Temperature Oxide)막 일 수도 있다. 상기 소오스영역(35)의 노출된 표면상에 캐패시터의 스토리지전극이 되는 제3다결정실리콘층(47)이 형성되어 있으며, 제3다결정실리콘층(47)의 표면에 유전막으로 이용되는 제2유전체층(49)이 형성되어 있다. 그리고 상기 제2유전체층(49)의 표면상에 캐패시터의 플레이트전극이 되는 제4다결정실리콘층(51)이 형성되어 있다. 또한 게이트전극으로 이용되는 제1다결정실리콘층(51)이 형성되어 있다. 또한 게이트전극으로 이용되는 제1다결정실리콘층들(31)(33)을 전기적으로 절연시키는 LTO(Low Temperature Oxide)막등으로 이루어진 절연막(41)의 상부에 캐패시터의 플레이트전극으로 이용되는 제2다결정실리콘층(43)들이 있다. 상기 제2다결정실리콘층(43)들은 제4다결정실리콘층(51)과 전기적으로 도통되며, 제3다결정실리콘층(47)과는 유전막으로 이용되는 제1유전체층(45)에 의해 절연된다. 상기 제1 및 제2유전체층들(45)(49)은 산화막 또는 ONO(Oxide-NItride-Oxide)막으로 이루어질 수 있다.
제3a∼c도는 제2도를 실현하기 위한 제조공정을 보여주는 단면도들이다. 상기 제2도와 제3a∼c도중 동일 참조번호들은 동일부분 또는 동일 구성을 나타내는 것임을 유의하여야 한다. 제3a도를 참조하면 약 18Ω-cm의 저항과 〈100〉의 방향을 가지는 P형 기판(21)상에 약 1016이온/cm3의 농도와 약 4μm정도의 깊이를 갖는 P형의 웰영역(23)을 형성한다. 통상의 N채널 모스트랜지스터의 제조공정에 따라 두꺼운 필드산화막층(27)을 LOCOS(Local Oxidation of Silicon)방법에 의해 형성한다. 이때 상기 필드산화막층(27)의 하부에 P+채널스토퍼층(25)이 형성된다. 그 다음 100∼200Å정도의 게이트산화막층(29)을 필드산화막층(27)에 인접한 P형 웰영역(23)의 표면상에 형성하고, 스위칭트랜지스터의 게이트전극이 되는 N+도우프된 제1다결정실리콘층(31)을 2000∼3000Å 형성한다. 이때 상기 필드산화막층(27)의 상부에 인접하는 메모리셀의 게이트전극으로 이용되는 N+도우프된 제1다결정실리콘층(33)이 형성된다. 그 후 이온주입에 의해 N+소오스 및 드레인영역(35)(37)을 형성한다. 이때 상기 소오스 및 드레인영역(35)(37)사이의 P형 웰영역(23) 표면은 채널영역(39)이 된다. 그 다음 전술된 구조의 전체 표면상에 CVD(Chemical Vapor Deposition) 방법으로 2500∼3000Å의 절연층(41)을 형성한다. 상기 절연층(41)은 LTO막으로 형성할 수 있다. 또한 상기와 같은 모스트랜지스터의 제조 방법은 공지되어 있으며, 전술한 N채널 모스트랜지스터는 P형 기판상에 직접 형성될 수 있음을 유의하여야 한다.
제3b도를 참조하면 상기 절연층(41)의 표면상에 1000∼2500Å의 N+도우프된 제2다결정실리콘층(43)을 선택적으로 형성한다. 상기 제2다결정실리콘층(43)은 제1다결정실리콘층들(31)(33)과 겹쳐서 형성되며 캐패시터의 플레이트전극층으로 이용된다. 그 다음 전술한 구조의 전체표면상에 60∼200Å정도의 ONO(Oxide-Nitride-Oxide)막을 형성한 후 사진식각 방법에 의해 상기 소오스 및 드레인영역(35)(37)의 소정부분을 노출시킨다. 그 다음 전술한 구조의 전체표면상에 N+도우프된 제3다결정실리콘층(47)을 선택적으로 형성한다. 상기 제3다결정실리콘층(47)은 상기 소오스영역(35)과 접촉하며 스토리지전극이 된다.
제3c도를 참조하면 전술한 구조의 전체표면 상부에 60∼200Å 정도의 ONO막을 형성한다. 그 후 상기 제3다결정실리콘층(47)의 표면에 형성된 것을 제외한 ONO막을 제거한다. 계속하여 1000∼2500Å정도의 제4다결정실리콘층(51)을 선택적으로 형성한다. 상기 제4다결정실리콘층(51)과 제2다결정실리콘층(43)은 전기적으로 접속되어 캐패시터의 플레이트전극으로 이용된다. 또한 상기 제2 및 제3다결정실리콘층들(43)(47) 사이의 ONO막은 유전막으로 이용되는 제1유전체층(45)이 되고, 제3 및 제4다결정실리콘층들(47)(51) 사이의 ONO막은 제2유전체층(49)이 되며, 상기 제1과 제2유전체층(45)(49)은 연결되어 있다.
그 후 전술한 구조의 전체표면 상부에 표면평탄화를 위해 3000∼5000Å정도의 BPSG(Boro-Phospho Silicate Glass)층(53)을 형성하고, 사진식각 방법에 의해 드레인영역(37)상의 소정부분을 노출시키기 위한 개구(55)를 형성한다. 그 다음 상기 노출된 드레인영역(37)과 접촉하는 금속실리사이드층(57)을 선택적으로 형성한다. 상기에서, 표면평탄화를 위해 형성하는 BPSG층(53)은 PSG(Phospho Silicate Glass)로 대신할 수 있으며, 또한 금속실리사이드층(57)은 W 또는 Ti의 실리사이드가 될 수 있으며 비트라인(Bit Line)으로 이용된다.
상술한 바와 같이 플레이트전극이 제2 및 제4다결정실리콘층들(43)(51)로 구성되고 스토리지전극이 제3다결정실리큰층(47)으로 이루어지는 유전체층은 상기 제2다결정실리콘층(43)과 제3다결정실리큰층(45)의 겹치는 부분사이에 있는 제1유전체층(45)의 면적만큼 증가한다.
따라서 본 발명은 캐패시터의 표면적이 증가되어 캐패시터의 용량을 크게 하므로 소자의 크기를 대폭 축소할 수 있는 잇점이 있다.

Claims (5)

  1. 스택커패시터를 가지는 디램셀에 있어서, 제1도전형의 반도체기판의 소정부분에 필드산화막을 형성하여 스위칭트랜지스터 영역을 한정하는 공정과, 상기 스위칭트랜지스터영역에 상기 필드산화막층과 인접하는 소오스영역과, 이 소오스영역과 채널영역을 통해 이격된 드레인영역을 형성하는 공정과, 상기 채널영역상에 게이트산화막층을 형성하는 공정과, 상기 필드산화막층의 소정부분과 게이트산화막층의 상부에 제1다결정 실리콘층들을 형성하고, 상기 제1다결정실리콘층들을 전기적으로 절연시키는 절연층을 형성하는 공정과, 상기 절연층상에 상기 제1다결정실리콘층과 겹치도록 제2다결정실리콘층들과 이 제2다결정실리콘층들의 표면에 제1유전체층을 형성하는 공정과, 상기 제2다결정실리콘층의 소정부분상에 제1유전체층을 개재시켜 겹쳐지도록 상기 소오스영역상에 제3다결정실리콘층을 형성하는 공정과, 상기 제3다결정실리콘층의 표면상에 제2유전체층을 개재시켜 제4다결정실리콘층을 형성하는 공정을 구비함을 특징으로 하는 디램셀의 제조방법.
  2. 제1항에 있어서, 상기 유전체층은 산화막 또는 ONO막으로 형성함을 특징으로 하는 디램셀의 제조방법.
  3. 제1항에 있어서, 상기 제1,제2,제3 및 제4다결정실리콘층들은 고농도의 제2도전형의 형성함을 특징으로 하는 디램셀의 제조방법.
  4. 제1항에 있어서, 디램셀의 제조방법이 상기 제4다결정실리콘층상에 BPSG층을 형성하는 공정과, 상기 드레인영역의 일부분을 노출하기 위한 개구를 형성하고 상기 노출된 드레인영역과 BPSG층상에 금속실리사이드층을 형성하는 공정을 더 구비함을 특징으로 하는 디램셀의 제조방법.
  5. 제4항에 있어서. 상기 금속실리사이드층 W 또는 Ti중 어느 하나의 실리사이드로 형성함을 특징으로 하는 디램셀의 제조방법.
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