KR940006681B1 - 스택트렌치 셀 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

스택트렌치 셀 및 그 제조방법

제1도는 종래의 AST셀의 레이아우트.

제2도는 본 발명의 ROST셀의 레이아우트.

제3도는 종래 AST셀의 제조공정도.

제4도는 본 발명의 ROST셀의 제조공정도(제4도의 (A) 내지 (I)는 제3도의 A-A'단면도이고 제4도의 (A)' 내지 (I')는 제3도의 B-B'단면도임.)

본 발명은 디램의 스택트렌치 셀(Stacked Trench Cell) 및 그 제조방법에 관한 것으로 좁은 면적에 큰 충전 용량의 캐패시터를 형성하여 고집적화가 가능하도록 한 것이다.

본 발명과 가장 유사한 선행기술로는 세미콘닥터 월드(Semiconductor World)저널 1991년 7월호 140 내지 145페이지에 소개된 AST셀이 있다. 이 AST (Asymmetrical Stacked Trench Capacitor)셀에 관하여 그 개략을 설명하면 다음과 같다.

제1도 및 제 3도는 AST셀을 설명하기 위한 도면이다.

제 3도에서, (a)와 같이 소자분리를 위하여 필드(Field)산화막(5)을 코플랜나(Coplanar)법으로 형성하고, 질화막(6)을 데포지션한 후, 깊이 3.5마이크로미터 정도의 트렌치(2)를 형성한다. 그후 트렌치 내에 50nm의 산화막(9)을 형성한 후, 포토레지스터(7)로 덮고 페터닝하여, 미리 실리콘 기판상에 형성되어 있던 실리콘 질화막(6)과 패터닝된 레지스트(Resist)(7)를 마스크로 이용하여 산화막(9)의 소정부분을 식각하여축적전극용 콘택을 형성한다.

(b)와 같이 질화막(6) 및 포토레지스트의 마스크층을 제거하고 축적 전극으로서 폴리실리콘(12)을 데포지션한 후 AS이온주입을 한 후 캐패시터의 노드 패터닝을 한다.

(c)와 같이 캐패시터의 폴리실리콘 노드(12)에 캐패시터 유전막으로서 NO막(14)을 입힌 후 폴리실리콘을 데포지션하여 플레이트 전극(15)을 패터닝하여 캐패시터를 형성한다.

제1도는 이렇게 하여 형성된 AST셀의 레이아웃트를 도시한 것이다.

AST셀에서논 캐패시터를 구성하는 트렌치(Trench) (2)가 소자영역(l)(Active Area)에 대하여 비대칭으로 배치되므로 축적전극(12)(Storage Node)의 콘택이 완전히 소자영역내에 포함되어 있고 각 캐패시터는 트렌치 내벽에 형성된 산화막(9)에 의하여 기판과 절연분리된다. 트렌치의 비대칭 배치에 의하여 축적전극콘택(120)과인접 소자영역사이의 거리가 확보되고 트렌치 내벽의 산화막에 의하여 인접트렌치간의 누설전류를 억제할 수 있으므로 미세화가 가능케된다.

그러나, 제1도에서 보는 바와같이, 캐패시터의 트렌치(2)사이의 최소간격, 소자영역의 짧은 쪽 폭 및 최소의 설계선폭을 "ι"이라고 하면, 캐패시터 노드 콘택(120)과 워드선(3) 사이의 간격 a와 트렌치와 소자영역 모서리 사이의 간격 b가 존재하므로, 워드선의 최소 Pitch(Pw)는 2* ι, 소자영역의 최대 Pitch(P_A)는 3* ι보다 각각 크게 되므로 메모리 셀의 미세화가 제한되며, 캐패시터 노드 콘택을 형성할 때 레지스트마스크를 이용하므로 위치정렬에러(Aignment Error)에 의해 콘택저항의 변화가 야기된다.

본 발명의 목적은 이러한 문제점을 없애고 공정을 보다 단순하게 하고 공정여유도를 확보하며 필드산화막 대신 폴리실리콘 플러그를 이용하는 개량된 셀을 제공하려는 것이다.

본 발명은 트렌치 사이의 최소간격 ι을 디자인룰의 최소간격으로 하여 메모리 셀을 미세화할 수 있으며 캐패시터 노드 콘택 형성에 있어서 실리콘 질화막의 측벽을 이용하여 자기정합(Self-align)적으로 형성하고 폴리실리콘 노드 또한 자기정합적으로 형성할 수 있게하여 공정이 단순화되고 공정여유도(Margin)을 확보할 수 있도록 한 것이며, 또한 필드산화막을 형성하는 대신 폴리실리콘 플러그를 이용한 개량된 방법(Field Shield Isolation)을 적용함에 따라 필드 산화막에 의한 소자 영역의 축소문제를 해결한 것이다.

본 발명의 셀 구조는 ROST(Rotational Stacked Trench Capacitor)셀로서 그 레이아우트는 제2도와 같은데, 제1도의 종래 레이아웃에서 a와 b를 없앤 것이다.

캐패시터를 구성하는 트렌치가 L-Shape으로서 소자영역에 대하여 회전 대칭되도록 배치되므로 축적전극 모서리와 소자영역 모서리가 맞닿도록 되며 각 캐패시터는 트렌치 내벽에 형성된 산화막에 의하여 기판과 절연분리된다.

캐패시터의 트렌치 사이의 간격을 ι이라고 하면 AST실에서와 같은(제1도) 캐패시터 노드 콘택과 워드선 사이의 간격 a와 트렌치와 소자영역 모서리 사이의 간격 b를 모두 축소할 수 있으므로(a=b=0) 워드선의 최소 Pitch(P_W)는 2*ι, 소자영역의 최소 Pitch(P_A)는 3*ι이 되도록 만들 수 있게 됨에 따라 AST셀 보다 더욱 메모리 셀을 미세화할 수 있게 된다.

본 발명의 목적은 반도체 기판과, 반도체 기판상의 소정부분에 트랜지스터가 형성된 소자 영역과, 반도체기판에서 소자영역을 제외한 부분을 반도체 기판의 표면보다 낮게 소정 깊이로 파서 형성한 필드영역과, 필드영역내에 소자영역의 한쪽 부분과 접속되는 위치에 형성된 캐패시터용 트렌치영역과, 트렌치영역을 제외안 필드 영역내에 절연층으로 둘러쌓여서 절연된 폴리실리콘 플러그를 포함하여 이루어지는 반도체 메모리셀을 제공하는 것이다.

구체적으로는 소자영역에 형성된 트랜지스터는 소오스/드레인 영역과 게이트전극으로 이루어지고, 트랜지스터의 소오스 영역은 트렌치내에 형성된 트렌치 캐패시터와 연결되는 스택트렌치 메모리셀이다.

더 구체적으로는 폴리실리콘플러그는 도프된 전기 전도성이며 V_ss또는 접지와 전기적으로 연결되는 것이 특징인 스택트렌치 메모리셀이다.

더 구체적으로는 트렌치 영역은 "L"자 형태로 되고, 직사각형 형태의 소자 영역의 짧은 변과는 완전히 접하고 긴 변과는 짧은 변의 길이만큼 접하며, 그 폭은 소자영역의 짧은 변의 길이와 대략 일치하는 것이 특징인 스택트렌치 메모리셀이다.

더 구체적으로는 폴리실리콘 플러그는 전기전도성 물질로 되고, 소자영역과는 질화막 및 산화막으로 절연되며, 트렌치 영역과는 산화막으로 절연된 것이 특징인 스택트렌치 메모리셀이다.

본 발명의 방법은 스택트렌치 메모리셀의 제조방법에 있어서, a) 실리콘 기판상에 패드산화막, 제1실리콘 질화막 및 제1산화막을 차례로 형성하고 소자영역만 남기고 식각하여 소자영역을 패터닝하는 단계, b)소자영역 이외의 실리콘기판을 식각하여 필드영역을 형성한후, 제2실리콘 질화막을 소정두께로 데포지션하고 그위에 제2산화막을 데포지션한 후, 제2산화막과 제1질화막을 이방성 건식식각하여 소자영역 주위에 질화막 및 산화막으로 된 소자영역 절연막을 형성하는 단계; c) 열 산화 공정에 의하여 필드영역의 바닥에 제3산화막을 성장시키는 단계; d) 도핑된 제1폴리실리콘을 데포지션하고, 제1폴리실리콘을 등방성 건식식각하여 필드영역 내부에 폴리실리콘 플러그를 형성한후, 제4산화막을 데포지션하고 포토레지스트로서 트렌치영역을 정의하는 단계; e) 포토레지스트를 마스크로 이용하여 제4산화막을 건식식각하고, 포토레지스트를 남긴 상태에서, 제1폴리실리콘과 제3산화막을 차례로 에치한후, 실리콘 기판을 이방성 건식식각하여 트렌치를 형성하고 포토레지스트를 제거하는 단계; f) 산화막 식각공정을 실시하여 노출되어 있는 제4산화막과 제1 및 제2산화막을 제거하고, 열산화공정을 실시하여 트렌치내부 및 폴리실리콘 플러그 둘레에 제5산화막을 형성시키는 단계; g) 노출된 실리콘질화막들을 식각제거한후, 도우핑된 제2폴리실리콘을 데포지션한 다음, 평탄화용 절연막을 형성하고 에치 백하여 트렌치 내부에 절연막 플러그를 형성하는 단계; h) 노출된 제2폴리실리콘을 에치 백하여 캐패시터의 노드 전극을 셀프 얼라인으로 패터닝한 다음, 트렌치 내부에 절연막 플러그를 제거하고, 캐패시터의 유전체막 및 캐패시터 플레이트 전극을 형성하여 캐패시터를 제작하는 단계; i) 캐패시터 제작후 게이트전극을 형성하고, 트랜지스트의 소오스/드레인 영역을 자기 정합적으로 형성하는 단계를 포함해서 이루어지는 스택트렌치 메모리셀의 제조방법이다.

구체적으로는 e)단계 후에 도펀트(dopant)를 사용하여 트렌치 저부에 필드 스톱 이온 주입 단계를 추가로 포함하여 이루어지는 스택트렌치 메모리셀의 제조방법이다.

더 구체적으로는 g)단계에서 트렌치 측벽의 실리콘 질화막을 식각제거한후, 노드 폴리 실리콘을 형성함으로써 캐패시터의 노드전극과 소자영역의 콘택이 자기 정합적으로 이루어지는 것이 특징인 스택트렌치 메모리셀의 제조방법이다.

본 발명의 ROST셀 제조공정의 일례를 제4도를 참조하면서 설명한다.

제4도 (A) 내지 (I)까지는 제2도의 A-A' 단면의 일부를 트렌치 중심으로 도시한 것이고, 또 제4도의 (A') 내지 (I')까지는 제2도의 B-B'단면의 일부를 소자영역 중심으로 도시한 것이다.

먼저, 제4도의 (A),(A')와 같이 실리콘 기판에 패드(pad)산화막(51)과 제1실리콘 질화막(61) 및 화학증착 제1산화막(91)을 차례로 형성하고 소자영역을 패터닝한다.

다음에, 제4도의 (b)와 같이 소자영역 이외의 실리콘기판을 식각하여 필드영역을 형성한후, 트렌치(Trench) 열산화 마스크 층으로서 제2실리콘 질화막(62)을 1000Å이하의 두께로 데포지션하고 제2산화막(92)을 데포지션한 후 제2산화막을 이방성 건식식각하여 측벽 제2산화막(92)의 측벽을 형성한 다음, 표면에 나타난 제1질화막을 에치백(Etch-back)한다. 이렇게 하여 소자영역 주위에 질화막 및 산화막으로 된 소자영역 절연막을 형성한다.

그후, 제4도의 (C)와 같이 산소를 포함한 분위기에서 600℃이상으로 열처리하여 300∼2000Å의 제3산화막(101)을 식각된 필드영역의 저부에 형성된다.

이어서, 제4도의 (D)와 같이 도우핑된 제1폴리실리콘(111)을 데포지션하고, 제1폴리실리콘을 등방성 건식식각하여 필드영역 내부에 폴리실리콘 플러그(111)를 형성한 후, 제4산화막(93) 데포지션하고 트렌치(2)가 형성될 부분을 포토리지스트(Photoresist)(71)로 트렌치 영역을 정의한다.

그후, 제4도의 (E)와 같이 포토레지스트를 마스크로 이용하여 제4산화막(93)을 건식식각하고, 포토레지스트(71)를 남긴 상태에서 자기정합적으로 제1폴리실리콘(111)과 제3산화막(101)을 차례로 이방성 에치한후, 실리콘 기판을 이방성 건식식각하여 트렌치(2)를 형성한다. 이때 Boron이온등의 도펀트(dopont)을 사용하여 트렌치 저부에 필드 스톱(field Stop) 이온주입을 하여도 된다. 그후 포토레지스트(71)를 제거한다.

다음에, 제4도의 (F)와 같이 산화막 식각공정을 실시하여 노출되어있는 제4산화막(93)과 제1 및 제2산화막(91)(92)을 제거하고, 열산화공정을 실시하여 트렌치 내부 및 폴리실리콘 플러그 둘레에 제5산화막(102)을 형성한다.

이 공정은 산소를 포함한 분위기에서 600℃이상으로 열처리하여 300∼1500Å의 열산화막(102)을 트렌치내부 및 폴리실리콘 플러그(111)의 둘레를 따라 형성시킨다. 웨이퍼상에 질화막으로 덮힌 부분은 이 열산화막(l02)의 성장이 저지된다.

이때 산화막으로 둘러싼 폴리실리콘 플러그(111)는 소자영역(1)과 트렌치(2) 주위를 따라 연결되어 있으므로 Back-end의 배선공정에서 메탈-플러그 콘택을 형성하여 V_ss에 연결하거나 또는 접지시킴으로서 소자 격리영역으로 이용된다.

계속해서, 제4도의 (G)와 같이 노출되어 있는 트렌치 측벽의 실리콘 질화막(62) 및 소자영역 상부의 질화막(61)을 식각제거한 후, 도우핑된 제2폴리실리콘(121)을 웨이퍼 전체에 데포지션한 다음 평탄화용 절연막을 데포지션하고 에치백하여 트렌치 내부에 절연막 플러그(131)을 형성한다.

그후, 제4도의 (H)에서와 같이 제2폴리실리콘(121)를 에치백하여 트렌치 내부의 제2폴리실리콘만 남겨서 캐패시터의 노드전극(122)을 자기 정합적으로 패터닝 한 다음, 트렌치 내부의 절연막 플러그(131)를 사진식각공정을 이용하여 제거하고, 캐패시터 유전막(141) 및 폴리실리콘(151)층을 형성한후 패터닝하여 캐패시터의 플레이트전극(155)을 형성한다.

이렇게 하여 캐패시터의 노드전극(122), 유전체막(141) 및 플레이트전극(155)을 제작한 후 제4도의 (I)에서 도시한 바와 같이, 게이트 전극 형성 공정을 실시하고 소오스/드레인 영역을 형성한다. 이때 소오스/드레인 영역과 캐패시터의 노드 전극이 자기정합적으로 콘택을 형성하게 된다.

그후, 일반적인 백엔드(Back-end) 공정을 거쳐서 메모리셀을 완성한다.

이렇게 실시하는 본 발명의 공정은 공정 여유도를 확보하며 필드산화막 대신 폴리실리콘 플러그를 이용하는 개략된 셀을 제작할 수 있게도 한다.

캐패시터를 구성하는 트렌치가 L-Shape으로서 소자영역에 대하여 회전 대칭되도록 배치되므로 축적전극 모서리와 소자영역 모서리가 맞닿도록 되며 각 캐패시터는 트렌치 내벽에 형성된 산화막에 의하여 기판과 절연분리된다.

캐패시터의 트렌치 사이의 최소간격 및 최소설계선폭을 ι이라고 하면 AST셀에서와 같은(제1도) 캐패시터 노드 콘택과 워드선 사이의 간격 a와 트렌치와 소자영역 모서리 사이의 간격 b를 모두 축소할 수 있으므로(a=b=0) 워드선의 최소 Pitch(P_w)는 2*ι 소자영역의 최소 Pitch(P_A)는 3*ι이 되도록 만들수 있게 됨에 따라 AST셀보다 더욱 메모리셀을 미세화할 수 있게 된다.

트렌치 사이의 간격 ι을 디자인룰의 최소간격으로 하여 메모리셀을 미세화할 수 있으며, 캐패시터 노드콘택 형성에 있어서 실리콘 질화막의 측벽을 이용하여 자기정합(Self-align)적으로 형성하고 폴리실리콘 노드 또한 자기정합적으로 형성할 수 있게하여 공정이 단순화되고 공정여유도(Margin)을 확보할 수 있고, 또한 필드산화막을 형성하는 대신 폴리실리콘 플러그를 이용한 개량된 방법(Field Shield isolation)을 적용함에 따라 필드 산화막에 의한 소자 영역의 축소문제를 해결할 수 있다.

Claims (8)

1. 반도체 기판과, 상기 반도체 기판상의 소정부분에 트랜지스터가 형성된 소자 영역과, 상기 반도체 기판에서 상기 소자영역을 제외한 부분을 상기 반도체 기판의 표면보다 낮게 소정 깊이로 파서 형성한 필드영역과, 상기 필드영역내에 소자영역의 한쪽 부분과 접속되는 위치에 형성된 캐패시터용 트렌치영역과, 상기트렌치 영역을 제외한 필드 영역내에 절연층으로 둘러쌓여서 절연된 폴리실리콘 플러그를 포함하여 이루어지는 반도체 메모리 셀.
2. 제1항에 있어서, 상기 폴리실리콘플러그는 도프된 전기 전도성이며 V_ss또는 접지와 전기적으로 연결되는 것이 특징인 스택트렌치 메모리셀.
3. 제1항에 있어서, 상기 트렌치 영역은 "L"자 형태로 되고, 직사각형 형태의 상기 소자영역의 짧은 변과는 완전히 접하고 긴 변과는 짧은 변의 길이 만큼 접하며, 그 폭은 상기 소자영역의 짧은 변의 길이와 대략 일치하는 것이 특징인 스택트렌치 메모리셀.
4. 스택트렌치 메모리셀의 제조방법에 있어서, a) 실리콘 기판상에 패드산화막, 제1실리콘 질화막 및 제1산화막을 차례로 형성하고 소자영역만 남기고 식각하여 소자영역을 패터닝한 후, 소자영역 이외의 실리콘기판을 식각하여 필드영역을 형성하는 단계; b) 제2실리콘 질화막을 소정두께로 데포지션하고 그위에 제2산화막을 데포지션한 후, 제2산화막과 제1질화막을 이방성 건식식각하여 소자영역 주위에 질화막 및 산화막으로 된 소자영역 절연막을 형성하는 단계; c) 열산화 공정에 의하여 필드영역의 바닥에 제3산화막을 성장시키는 단계; d) 도피된 제1폴리실리콘을 데포지션하고, 제1폴리실리콘을 등방성 건식식각하여 필드영역 내부에 폴리실리콘 플러그를 형성하는 단계; e) 제4산화막을 데포지션하고 포토레지스트로서 트렌치영역을 정의하고, 포토레지스트를 마스크로 이용하여 제4산화막을 건식식각하고, 포토레지스트를 남긴상태에서, 제1폴리실리콘과 제3산화막을 차례로 에치한후, 실리콘 기판을 이방성건식식각하여 트렌치를 형성하는 단계; F) 포토레지스트를 제거하고 산화막 식각공정을 실시하여 노출되어 있는 제4산화막과 제1및 제2산화막을 제거하고, 열산화공정을 실시하여 트렌치내부 및 폴리실리콘 플러그 둘레에 제5산화막을 형성시키는 단계; g) 노출된 실리콘질화막들을 식각제거한 후, 도우핑된 제2폴리실리콘을 데포지션한 다음, 평탄화용 절연막을 형성하고 에치백하여 트렌치 내부에 절연막 플러그를 형성하는 단계; h) 노출된 제2폴리실리콘을 에치백하여 캐패시터의 노드 전극을 셀프 얼라인으로 패터닝한 다음, 트렌치 내부에 절연막 플러그를 제거하고, 캐패시터의 유전제막 및 캐패시터 플레이트 전극을 형성하여 캐패시터를 제작하는단계; i) 캐패시터 제작후 게이트전극을 형성하고, 트랜지스트의 소오스/드레인 영역을 자기정합적으로 형성하는 단계를 포함해서 이루어지는 스택트렌치 메모리셀의 제조방법.
5. 제4항에 있어서, 상기 e)단계 후에 도펀트(dopant)를 사용하여 트렌치 저부에 필드 스톱 이온 주입단계를 추가로 포함하여 이루어지는 스택트렌치 메모리셀의 제조방법.
6. 제4항에 있어서, 상기 g)단계에서 트렌치 측벽의 실리콘 질화막을 식각제거한 후, 노드폴리 실리콘을 형성함으로써 캐패시터의 노드전극과 소자영역의 콘택이 자기 정합적으로 이루어지는 것이 특징인 스택트렌치 메모리셀의 제조방법.
7. 제1항에 있어서, 상기 소자영역에 형성된 트랜지스터는 소오스/드레인 영역과 게이트전극으로 이루어지고, 상기 트랜지스터의 소오스 영역은 상기 트렌치내에 형성된 트렌치 캐패시터와 연결되는 스택트렌치 메모리셀.
8. 제1항에 있어서, 상기 폴리실리콘 플러그는 전기전도성 물질로 되고, 상기 소자영역과는 질화막 및 산화막으로 절연되며, 상기 트렌치 영역과는 산화막으로 절연된 것이 특징이 스택트렌치 메모리셀.