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KR930009083A - 스택트렌치 셀 및 그 제조방법 - Google Patents

스택트렌치 셀 및 그 제조방법 Download PDF

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KR930009083A
KR930009083A KR1019910017940A KR910017940A KR930009083A KR 930009083 A KR930009083 A KR 930009083A KR 1019910017940 A KR1019910017940 A KR 1019910017940A KR 910017940 A KR910017940 A KR 910017940A KR 930009083 A KR930009083 A KR 930009083A
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Abstract

본 발명은 반도체 기판과, 소자영역과, 반도체 기판에서 소자영역을 제외한 부분을 반도체 기판의 표면보다 낮게 소정 깊이로 파서 형성한 필드영역과, 소자영역의 한쪽 모서리 부분에 형성된 트렌치영역과, 필드 영역내에 절연층으로 둘러??여 절연된 도프된 폴리실리콘플러그와, 소자영역은 필드영역에 의하여 둘러싸이고 필드영역보다 높이 솟아 있고, 질화막과 산화막으로 측면이 둘러쌓여서 필드영역과 절연되며, 트렌치에 캐패시터가 형성되어 소자영역에 형성된 반도체 소자와 접속되고, 소자영역과 트렌치 영역이 필드 영역내에 형성된 폴리실리콘플러그에 의하여 평면적으로 둘러쌓이는 구조로 된 스택트렌치메모리셀로서 트렌치 사이의 간격을 최소 간격으로 하여 메모리 셀을 미세화할 수 있으며 캐패시터 노드 콘택 형성에 있어서 실리콘 질화막의 측벽을 이용하여 자기정합(Self-align)적으로 형성하고 폴리실리콘 노드 또한 자기정합적으로 형성할 수 있게하여 공정이 단순하고 공정여유도(Margin)을 확보 할 수 있도록 한것이며, 또한 필드산화막을 UD성하는 대신 폴리실리콘플러그를 이용한 개량된 방법을 적용함에 따라 필드산화막에 따른 소자 영역의 축소문제를 해결한 것이다.

Description

스택트렌치 셀 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 본 발명의 ROST셀의 레이아우트.
제4도는 본 발명의 AST셀의 제조공정도.

Claims (6)

  1. 반도체 메모리 셀에 있어서, 반도체 기판과, 소자영역과, 상기 반도체 기판에서 상기 소자영역을 제외한 부분을 상기 반도체 기판의 표면보다 낮게 소정 깊이로 파서 형성한 필드영역과, 상기 소자영역의 한쪽 모서리 부분에 형성된 트렌치영역과, 상기 필드 영역내에 절연층으로 둘러??여 절연된 도프된 폴리실리콘플러그와, 상기 소자영역은 상기 필드영역에 의하여 둘러싸이고 상기 필드영역보다 높이 솟아 있고, 질화막과 산화막으로 측면이 둘러쌓여서 필드영역과 절연되며, 상기 트렌치에 캐패시터가 형성되어 상기 소자영역에 형성된 반도체 소자와 접속되고, 상기 소자영역과 상기 트렌치 영역이 상기 필드 영역내에 형성된 폴리실리콘플러그에 의하여 둘러쌓이는 구조로 된 스택트렌치메모리셀
  2. 제1항에 있어서, 상기 도프된 폴리실리콘 플러그는 Vss 또는 접지와 접속되는 것이 특징인 스택트렌치메모리셀.
  3. 제1항에 있어서, 상기 트렌치 영역은 직사각형 형태의 상기 소자 영역의 짧은 길이 만큼 접하며 “ㄴ”자 형태로 되고, 그 폭은 변의 길이와 대략 일치하는 것이 특징인 스택트렌치메모리셀.
  4. 스택트렌치메모리셀의 제조방법에 있어서, a) 실리콘 기판상에 패드산화막, 실리콘 질화막 및 화학증착 산화막을 차례로 형성하고 소자영역을 패터닝한 후 필드영역을 소정 깊이로 식각하는 단계, b) 실리콘 질화막을 1000Å이하의 두께로 증착하고 그 위에 산화막을 증착한 후 이방성 건식식각하여 소자영역 주위에 측벽 산화막을 형성하는 단계, c) 열 산화 공정에 의하여 필드영역의 홀바닥에 열 산화막을 형성하는 단계, d) 도핑된 폴리실리콘을 증착하고 등방성 건식식각하여 필드영역의 홀내부에 폴리실리콘 플러그를 형성한 후 산화막을 증착하고 포토 레지스트로서 트랜치영역을 정의 하는 단계, e)산화막(9)을 건식식각하고 포토레지스트를 남긴 상태에서 자기정합적으로 폴리실리콘(11)과 열산화막을 차례로 에치한 후, 실리콘 기판을 이방성건식식각하여 트렌치(2)를 형성하는 단계, f) 산화막을 식각하여 소자영역의 측벽 산화막과 소자영역 상부의 산화막을 제거하고 트렌치내부 및 폴리실리콘 플러그 둘레에 열 산화막을 형성시키는 단계, g) 트렌치 측벽의 실리콘 산화막을 식각제거한 후 도우핑 폴리실리콘을 증착한 다음 평탄화용 절연막을 형성하고 에치 백하여 트렌치 내부에 절연막의 플러그를 형성하는 단계, h) 노출된 폴리실리콘을 에치 백하여 캐패시터의 노드 전극을 패터닝한 다음 트렌치 내부에 절연막의 플러그를 제거하고 캐패시터의 유전막 및 폴리실리콘 캐패시터플레이트 전극을 형성하여 캐패시터를 제작하는 단계, I) 캐패시터 제작후 일반적인 회로소자 형성단계를 포함해서 이루어지는 스택트렌치메모리셀의 제조방법.
  5. 제4항에 있어서, 상기 e)단계후에 도펀트(dopant)를 사용하여 트렌치 열산화막 저부에 필드 스톰 이온 주입 단계를 추가로 포함하여 이루어지는 스택트렌치메모리셀의 제조방법.
  6. 제4항에 있어서, 상기 g)단계에서 트렌치 측벽의 실리콘 산화막을 식각제거한 후 노드 폴리실리콘을 형성함으로써 캐패시터의 노드전극과 소자영역의 콘택이 자기 정합적으로 이루어지는 것이 특징인 스셀의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940006681B1 (ko) * 1991-10-12 1994-07-25 금성일렉트론 주식회사 스택트렌치 셀 및 그 제조방법
US6310384B1 (en) * 1993-07-02 2001-10-30 Hitachi, Ltd. Low stress semiconductor devices with thermal oxide isolation
US5595926A (en) * 1994-06-29 1997-01-21 Industrial Technology Research Institute Method for fabricating a DRAM trench capacitor with recessed pillar
KR100206885B1 (ko) * 1995-12-30 1999-07-01 구본준 트렌치 캐패시터 메모리셀 제조방법
KR100223865B1 (ko) * 1996-06-10 1999-10-15 구본준 커패시터의 구조 및 제조방법
US5926717A (en) * 1996-12-10 1999-07-20 Advanced Micro Devices, Inc. Method of making an integrated circuit with oxidizable trench liner
TW356601B (en) * 1997-08-28 1999-04-21 Tsmc Acer Semiconductor Mfg Corp Method for making memory cell of self-aligning field plate and structure of the same
US6476435B1 (en) * 1997-09-30 2002-11-05 Micron Technology, Inc. Self-aligned recessed container cell capacitor
US6583457B1 (en) * 1997-10-28 2003-06-24 Micron Technology, Inc. Recessed container cells and method of forming the same
US5963814A (en) * 1997-10-28 1999-10-05 Micron Technology, Inc. Method of forming recessed container cells by wet etching conductive layer and dissimilar layer formed over conductive layer
US6140175A (en) * 1999-03-03 2000-10-31 International Business Machines Corporation Self-aligned deep trench DRAM array device
JP3580719B2 (ja) * 1999-03-03 2004-10-27 株式会社東芝 半導体記憶装置及びその製造方法
US6380575B1 (en) 1999-08-31 2002-04-30 International Business Machines Corporation DRAM trench cell
US6339239B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation DRAM cell layout for node capacitance enhancement
US6566191B2 (en) * 2000-12-05 2003-05-20 International Business Machines Corporation Forming electronic structures having dual dielectric thicknesses and the structure so formed
DE10144343A1 (de) * 2001-09-10 2003-03-27 Perkinelmer Optoelectronics Sensor zum berührugslosen Messen einer Temperatur
KR100753122B1 (ko) * 2002-06-29 2007-08-29 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4397075A (en) * 1980-07-03 1983-08-09 International Business Machines Corporation FET Memory cell structure and process
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
JPH0665225B2 (ja) * 1984-01-13 1994-08-22 株式会社東芝 半導体記憶装置の製造方法
US4830981A (en) * 1984-07-03 1989-05-16 Texas Instruments Inc. Trench capacitor process for high density dynamic ram
JPS6118167A (ja) * 1984-07-04 1986-01-27 Hitachi Ltd 半導体装置
JPS61179568A (ja) * 1984-12-29 1986-08-12 Fujitsu Ltd 半導体記憶装置の製造方法
JPH01287956A (ja) * 1987-07-10 1989-11-20 Toshiba Corp 半導体記憶装置およびその製造方法
US4900693A (en) * 1987-12-21 1990-02-13 United Technologies Process for making polysilicon field plate with improved suppression of parasitic transistors
JPH0287571A (ja) * 1988-09-26 1990-03-28 Hitachi Ltd 半導体記憶装置
JPH0770617B2 (ja) * 1989-05-15 1995-07-31 株式会社東芝 半導体記憶装置
KR940006681B1 (ko) * 1991-10-12 1994-07-25 금성일렉트론 주식회사 스택트렌치 셀 및 그 제조방법
JPH05175452A (ja) * 1991-12-25 1993-07-13 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法

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