JPH05218335A - トレンチキャパシタメモリセルおよびその製造方法 - Google Patents
トレンチキャパシタメモリセルおよびその製造方法Info
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- JPH05218335A JPH05218335A JP4272820A JP27282092A JPH05218335A JP H05218335 A JPH05218335 A JP H05218335A JP 4272820 A JP4272820 A JP 4272820A JP 27282092 A JP27282092 A JP 27282092A JP H05218335 A JPH05218335 A JP H05218335A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】トランジスタを形成したシリコン基板（１０
０）の活性領域と、活性領域以外の素子分離領域のシリ
コン基板（１００）に所定の深さに形成した第１の溝
と、活性領域の端部と接触し、素子分離領域内で第１の
溝より深く形成した第２の溝（２）と、第２の溝（２）
内に埋め込んだキャパシタと、キャパシタを除く素子分
離領域内に形成され、絶縁膜（１０２、１０１）で囲ま
れた導電膜（１１１）とを含んでなる構成。 【効果】メモリセルの微細化を達成し、かつ、コンタク
ト抵抗のばらつきが生じず、工程が単純で、工程裕度が
確保できるトレンチキャパシタメモリセルおよびその製
造方法を提供できる。
０）の活性領域と、活性領域以外の素子分離領域のシリ
コン基板（１００）に所定の深さに形成した第１の溝
と、活性領域の端部と接触し、素子分離領域内で第１の
溝より深く形成した第２の溝（２）と、第２の溝（２）
内に埋め込んだキャパシタと、キャパシタを除く素子分
離領域内に形成され、絶縁膜（１０２、１０１）で囲ま
れた導電膜（１１１）とを含んでなる構成。 【効果】メモリセルの微細化を達成し、かつ、コンタク
ト抵抗のばらつきが生じず、工程が単純で、工程裕度が
確保できるトレンチキャパシタメモリセルおよびその製
造方法を提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、トレンチキャパシタメ
モリセルおよびその製造方法に係り、特に、狭い面積に
大きい容量のキャパシタを形成して、高集積化を達成し
得る技術に関する。
モリセルおよびその製造方法に係り、特に、狭い面積に
大きい容量のキャパシタを形成して、高集積化を達成し
得る技術に関する。
【０００２】
【従来の技術】本発明に最も類似する先行技術として
は、雑誌「セミコンダクターワールド（Semiconductor
World）」１９９１年７月、第１４０〜１４５頁に紹介
されたＡＳＴ（アシメトリカル スタックト トレンチ
キャパシタ(Asymmetrical StackedTrench Capacitor)）
セルがある。
は、雑誌「セミコンダクターワールド（Semiconductor
World）」１９９１年７月、第１４０〜１４５頁に紹介
されたＡＳＴ（アシメトリカル スタックト トレンチ
キャパシタ(Asymmetrical StackedTrench Capacitor)）
セルがある。
【０００３】以下、このＡＳＴセルの概略を図５および
図６を用いて説明する。
図６を用いて説明する。
【０００４】図５は、従来のＡＳＴセルのレイアウトを
示す図、図６（ａ）〜（ｃ）は、図５のＡＳＴセルの製
造方法を示す工程断面図である。
示す図、図６（ａ）〜（ｃ）は、図５のＡＳＴセルの製
造方法を示す工程断面図である。
【０００５】まず、図６（ａ）に示すように、シリコン
基板１００上に素子分離のためにプレーナ技術によりフ
ィールド酸化シリコン膜５を形成する。次に、フィール
ド酸化シリコン膜５の上に窒化シリコン膜６を堆積した
後、シリコン基板１００の所定の箇所に深さ約３．５μ
ｍの溝２を形成する。次に、溝２内に厚さ約５０ｎｍの
酸化シリコン膜９を形成した後、ホトレジスト膜７をホ
トリソグラフィー技術を用いて図示のようにパターニン
グして選択的に形成した後、シリコン基板１００上に形
成した窒化シリコン膜６とパターニングしたホトレジス
ト膜７をマスクとして酸化シリコン膜９の露出した所定
の部分をエッチングしてキャパシタのノード（蓄積電
極）のコンタクト部１２０を形成する。
基板１００上に素子分離のためにプレーナ技術によりフ
ィールド酸化シリコン膜５を形成する。次に、フィール
ド酸化シリコン膜５の上に窒化シリコン膜６を堆積した
後、シリコン基板１００の所定の箇所に深さ約３．５μ
ｍの溝２を形成する。次に、溝２内に厚さ約５０ｎｍの
酸化シリコン膜９を形成した後、ホトレジスト膜７をホ
トリソグラフィー技術を用いて図示のようにパターニン
グして選択的に形成した後、シリコン基板１００上に形
成した窒化シリコン膜６とパターニングしたホトレジス
ト膜７をマスクとして酸化シリコン膜９の露出した所定
の部分をエッチングしてキャパシタのノード（蓄積電
極）のコンタクト部１２０を形成する。
【０００６】次に、ホトレジスト膜７と窒化シリコン膜
６を除去し、図６（ｂ）に示すように、キャパシタのノ
ードを形成するために、多結晶シリコン膜１２を堆積す
る。その後、Ａｓ（ヒ素）のイオン注入を行なった後、
キャパシタのノードのパターニングを行なう。
６を除去し、図６（ｂ）に示すように、キャパシタのノ
ードを形成するために、多結晶シリコン膜１２を堆積す
る。その後、Ａｓ（ヒ素）のイオン注入を行なった後、
キャパシタのノードのパターニングを行なう。
【０００７】次に、図６（ｃ）に示すように、キャパシ
タのノード１２の上に酸化シリコン膜、窒化シリコン膜
あるいはこれらの複合膜からなるキャパシタの誘電体膜
１４を形成した後、多結晶シリコン膜１５を堆積し、パ
ターニングしてキャパシタのプレート１５を形成してキ
ャパシタを完成する。
タのノード１２の上に酸化シリコン膜、窒化シリコン膜
あるいはこれらの複合膜からなるキャパシタの誘電体膜
１４を形成した後、多結晶シリコン膜１５を堆積し、パ
ターニングしてキャパシタのプレート１５を形成してキ
ャパシタを完成する。
【０００８】このようにして形成したＡＳＴセルのレイ
アウトを図５に示す。
アウトを図５に示す。
【０００９】ＡＳＴセルでは、キャパシタを構成する溝
２が素子の活性領域（アクティブ領域）１に対して非対
称に配置されるので、図５に示すように、ノード１２と
トランジスタ（ＭＯＳＦＥＴ）のソース・ドレイン領域
とのコンタクト部１２０が活性領域１内に完全に含まれ
ており、各キャパシタは溝２の内壁に形成された酸化シ
リコン膜９によってシリコン基板１００と電気的に絶縁
分離される。溝２の非対称配置により、ノード１２のコ
ンタクト部１２０と隣接する活性領域１間の距離が確保
され、溝２内壁の酸化シリコン膜９によって隣接する溝
２間の漏洩電流を抑制できるので、微細化が可能にな
る。
２が素子の活性領域（アクティブ領域）１に対して非対
称に配置されるので、図５に示すように、ノード１２と
トランジスタ（ＭＯＳＦＥＴ）のソース・ドレイン領域
とのコンタクト部１２０が活性領域１内に完全に含まれ
ており、各キャパシタは溝２の内壁に形成された酸化シ
リコン膜９によってシリコン基板１００と電気的に絶縁
分離される。溝２の非対称配置により、ノード１２のコ
ンタクト部１２０と隣接する活性領域１間の距離が確保
され、溝２内壁の酸化シリコン膜９によって隣接する溝
２間の漏洩電流を抑制できるので、微細化が可能にな
る。
【００１０】
【発明が解決しようとする課題】しかし、図５に示すよ
うに、キャパシタの溝２間の最小間隔、活性領域１の短
い方の幅、およびデザイン・ルールの最小の幅をｄとす
ると、キャパシタのノード１２のコンタクト部１２０と
ワード線３との間隔ａ、および溝２と活性領域１のコー
ナー部との間隔ｂが存在する。
うに、キャパシタの溝２間の最小間隔、活性領域１の短
い方の幅、およびデザイン・ルールの最小の幅をｄとす
ると、キャパシタのノード１２のコンタクト部１２０と
ワード線３との間隔ａ、および溝２と活性領域１のコー
ナー部との間隔ｂが存在する。
【００１１】したがって、ワード線３の最小のピッチＰ
Wと活性領域１の最小のピッチＰAは、それぞれ２×ｄ、
３×ｄより大きいので、メモリセルの微細化が制限され
る。
Wと活性領域１の最小のピッチＰAは、それぞれ２×ｄ、
３×ｄより大きいので、メモリセルの微細化が制限され
る。
【００１２】さらに、キャパシタのノードのコンタクト
部１２０を形成するとき、ホトレジスト膜を使用するの
で、その結果、マスクの誤合わせによりコンタクト抵抗
のばらつきが生じる。
部１２０を形成するとき、ホトレジスト膜を使用するの
で、その結果、マスクの誤合わせによりコンタクト抵抗
のばらつきが生じる。
【００１３】本発明の目的は、メモリセルの微細化を達
成し、かつ、コンタクト抵抗のばらつきが生じず、工程
が単純で、工程裕度が確保できるトレンチキャパシタメ
モリセルおよびその製造方法を提供することにある。
成し、かつ、コンタクト抵抗のばらつきが生じず、工程
が単純で、工程裕度が確保できるトレンチキャパシタメ
モリセルおよびその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明のトレンチキャパシタメモリセルは、トラン
ジスタを形成した半導体基板の活性領域と、上記活性領
域以外の素子分離領域の上記半導体基板に所定の深さに
形成した第１の溝と、上記活性領域の端部と接触し、上
記素子分離領域内で上記第１の溝より深く形成した第２
の溝と、上記第２の溝内に埋め込んだキャパシタと、上
記キャパシタを除く上記素子分離領域内に形成され、絶
縁膜で囲まれた導電膜とを含んでなることを特徴とす
る。
に、本発明のトレンチキャパシタメモリセルは、トラン
ジスタを形成した半導体基板の活性領域と、上記活性領
域以外の素子分離領域の上記半導体基板に所定の深さに
形成した第１の溝と、上記活性領域の端部と接触し、上
記素子分離領域内で上記第１の溝より深く形成した第２
の溝と、上記第２の溝内に埋め込んだキャパシタと、上
記キャパシタを除く上記素子分離領域内に形成され、絶
縁膜で囲まれた導電膜とを含んでなることを特徴とす
る。
【００１５】また、上記トランジスタは、ゲート電極と
その両側の上記半導体基板の表面領域に形成したソース
・ドレイン領域を含んでなり、上記ソース・ドレイン領
域を上記キャパシタの電極と接続したことを特徴とす
る。
その両側の上記半導体基板の表面領域に形成したソース
・ドレイン領域を含んでなり、上記ソース・ドレイン領
域を上記キャパシタの電極と接続したことを特徴とす
る。
【００１６】また、上記導電膜は所定の導電性不純物が
ドープされ、かつ、上記導電膜を電源に接続するか、ま
たは接地したことを特徴とする。
ドープされ、かつ、上記導電膜を電源に接続するか、ま
たは接地したことを特徴とする。
【００１７】また、上記第２の溝の平面形状はＬ字形状
をしており、上記活性領域の平面形状は長方形状をして
おり、上記第２の溝の上記Ｌ字を、上記活性領域の上記
長方形の短辺のほぼ全部と長辺の一部に沿って接して配
置したことを特徴とする。
をしており、上記活性領域の平面形状は長方形状をして
おり、上記第２の溝の上記Ｌ字を、上記活性領域の上記
長方形の短辺のほぼ全部と長辺の一部に沿って接して配
置したことを特徴とする。
【００１８】また、上記導電膜と上記活性領域とは、窒
化シリコン膜および酸化シリコン膜で絶縁され、上記導
電膜と上記溝とは酸化シリコン膜で絶縁されていること
を特徴とする。
化シリコン膜および酸化シリコン膜で絶縁され、上記導
電膜と上記溝とは酸化シリコン膜で絶縁されていること
を特徴とする。
【００１９】また、本発明のトレンチキャパシタメモリ
セルの製造方法は、活性領域となる部分の半導体基板
（１００）上に第１の絶縁膜（５１）、上記第１の絶縁
膜（５１）とは異なる第２の絶縁膜（６１）、および第
３の絶縁膜（９１）からなる積層体を選択的に形成する
第１の工程（Ａ）と、上記活性領域以外の素子分離領域
の上記半導体基板（１００）に第１の溝を掘る第２の工
程（Ｂ）と、上記第１の溝の側壁上に第４の絶縁膜（６
２）と第５の絶縁膜（９２）を形成する第３の工程
（Ｂ）と、上記第１の溝の底部に第６の絶縁膜（１０
１）を形成する第４の工程（Ｃ）と、第１の導電膜（１
１１）を上記第１の溝内に埋め込み、その上に第７の絶
縁膜（９３）を形成する第５の工程（Ｄ）と、選択的に
形成したホトレジスト膜をマスクとして利用して上記第
７の絶縁膜（９３）、上記第１の導電膜（１１１）、上
記第６の絶縁膜（１０１）、および上記半導体基板（１
００）をエッチングして上記第１の溝の領域内に第２の
溝（２）を形成する第６の工程（Ｅ）と、上記第７の絶
縁膜（９３）、上記第３の絶縁膜（９１）、および上記
第５の絶縁膜（９２）を除去した後、上記第２の溝
（２）の内壁、底部、および上記第１の導電膜（１１
１）の外側に第８の絶縁膜（１０２）を形成する第７の
工程（Ｆ）と、露出している上記第２の絶縁膜（６１）
および上記第４の絶縁膜（６２）を除去した後、第２の
導電膜（１２１）を上記第２の溝（２）の内壁および底
部に沿って所定の厚さに形成してキャパシタのノード
（１２２）とそのコンタクト部（１２０）を形成する第
８の工程（Ｇ、Ｈ）と、上記キャパシタのノード（１２
２）上に誘電体膜（１４１）とプレート（１５５）を形
成する第９の工程（Ｈ）とを含んでなることを特徴とす
る。
セルの製造方法は、活性領域となる部分の半導体基板
（１００）上に第１の絶縁膜（５１）、上記第１の絶縁
膜（５１）とは異なる第２の絶縁膜（６１）、および第
３の絶縁膜（９１）からなる積層体を選択的に形成する
第１の工程（Ａ）と、上記活性領域以外の素子分離領域
の上記半導体基板（１００）に第１の溝を掘る第２の工
程（Ｂ）と、上記第１の溝の側壁上に第４の絶縁膜（６
２）と第５の絶縁膜（９２）を形成する第３の工程
（Ｂ）と、上記第１の溝の底部に第６の絶縁膜（１０
１）を形成する第４の工程（Ｃ）と、第１の導電膜（１
１１）を上記第１の溝内に埋め込み、その上に第７の絶
縁膜（９３）を形成する第５の工程（Ｄ）と、選択的に
形成したホトレジスト膜をマスクとして利用して上記第
７の絶縁膜（９３）、上記第１の導電膜（１１１）、上
記第６の絶縁膜（１０１）、および上記半導体基板（１
００）をエッチングして上記第１の溝の領域内に第２の
溝（２）を形成する第６の工程（Ｅ）と、上記第７の絶
縁膜（９３）、上記第３の絶縁膜（９１）、および上記
第５の絶縁膜（９２）を除去した後、上記第２の溝
（２）の内壁、底部、および上記第１の導電膜（１１
１）の外側に第８の絶縁膜（１０２）を形成する第７の
工程（Ｆ）と、露出している上記第２の絶縁膜（６１）
および上記第４の絶縁膜（６２）を除去した後、第２の
導電膜（１２１）を上記第２の溝（２）の内壁および底
部に沿って所定の厚さに形成してキャパシタのノード
（１２２）とそのコンタクト部（１２０）を形成する第
８の工程（Ｇ、Ｈ）と、上記キャパシタのノード（１２
２）上に誘電体膜（１４１）とプレート（１５５）を形
成する第９の工程（Ｈ）とを含んでなることを特徴とす
る。
【００２０】また、上記第８の工程において、上記第２
の絶縁膜（６１）および上記第４の絶縁膜（６２）を除
去した後、上記第２の導電膜（１２１）を所定の厚さに
形成し、次いで、第９の絶縁膜（１３１）を形成した
後、エッチバックして上記第２の溝（２）の内部に上記
第９の絶縁膜（１３１）を埋め込み、次いで、露出した
上記第２の導電膜（１２１）をエッチングにより除去し
てキャパシタのノード（１２２）を形成し、その後、上
記第３の絶縁膜（１３１）を除去することを特徴とす
る。
の絶縁膜（６１）および上記第４の絶縁膜（６２）を除
去した後、上記第２の導電膜（１２１）を所定の厚さに
形成し、次いで、第９の絶縁膜（１３１）を形成した
後、エッチバックして上記第２の溝（２）の内部に上記
第９の絶縁膜（１３１）を埋め込み、次いで、露出した
上記第２の導電膜（１２１）をエッチングにより除去し
てキャパシタのノード（１２２）を形成し、その後、上
記第３の絶縁膜（１３１）を除去することを特徴とす
る。
【００２１】また、上記第９の工程後、上記活性領域と
なる部分の上記半導体基板（１００）上にゲート電極
（３）を形成し、上記ゲート電極（３）の両側の上記半
導体基板（１００）の表面領域にソース・ドレイン領域
（１７０）を形成することを特徴とする。
なる部分の上記半導体基板（１００）上にゲート電極
（３）を形成し、上記ゲート電極（３）の両側の上記半
導体基板（１００）の表面領域にソース・ドレイン領域
（１７０）を形成することを特徴とする。
【００２２】また、上記第２の溝（２）を形成した後、
上記第２の溝（２）の底部に所定の不純物をイオン注入
によりドープする工程を有することを特徴とする。
上記第２の溝（２）の底部に所定の不純物をイオン注入
によりドープする工程を有することを特徴とする。
【００２３】
【作用】本発明では、キャパシタ用の溝間の最小間隔ｄ
をデザイン・ルールの最小間隔にすることにより、メモ
リセルを微細化することができる。また、溝側壁の絶縁
膜（６２）を利用して、キャパシタのノードのコンタク
ト部を自己整合的に形成でき、コンタクト抵抗のばらつ
きを抑制できる。これにより、工程が単純で、工程裕度
が確保できる。また、フィールド酸化シリコン膜を形成
する代わりに、絶縁膜（１０２）により囲まれた導電膜
（１１１）を利用する改良した方法を用いることによっ
て、フィールド酸化シリコン膜による活性領域の縮小問
題を抑制できる。
をデザイン・ルールの最小間隔にすることにより、メモ
リセルを微細化することができる。また、溝側壁の絶縁
膜（６２）を利用して、キャパシタのノードのコンタク
ト部を自己整合的に形成でき、コンタクト抵抗のばらつ
きを抑制できる。これにより、工程が単純で、工程裕度
が確保できる。また、フィールド酸化シリコン膜を形成
する代わりに、絶縁膜（１０２）により囲まれた導電膜
（１１１）を利用する改良した方法を用いることによっ
て、フィールド酸化シリコン膜による活性領域の縮小問
題を抑制できる。
【００２４】
【実施例】図１（Ａ）は、本発明の一実施例のトレンチ
キャパシタメモリセルのレイアウトを示す図、図１
（Ｂ）は、図１（Ａ）のトレンチキャパシタメモリセル
の断面図で、図１（Ｂ）の左側は、図１（Ａ）のＡ−
Ａ′切断線における断面の一部を溝中心に示し、右側
は、図１（Ａ）のＢ−Ｂ′切断線における断面の一部を
活性領域中心に示したものである。
キャパシタメモリセルのレイアウトを示す図、図１
（Ｂ）は、図１（Ａ）のトレンチキャパシタメモリセル
の断面図で、図１（Ｂ）の左側は、図１（Ａ）のＡ−
Ａ′切断線における断面の一部を溝中心に示し、右側
は、図１（Ａ）のＢ−Ｂ′切断線における断面の一部を
活性領域中心に示したものである。
【００２５】図２（Ａ）〜（Ｄ）、図３（Ｅ）〜
（Ｇ）、および図４（Ｈ）、（Ｉ）は、図１のトレンチ
キャパシタメモリセルの製造方法を示す工程断面図で、
それぞれ左側は、図１（Ａ）のＡ−Ａ′切断線における
断面の一部を溝中心に示し、右側は、図１（Ａ）のＢ−
Ｂ′切断線における断面の一部を活性領域中心に示した
ものである。
（Ｇ）、および図４（Ｈ）、（Ｉ）は、図１のトレンチ
キャパシタメモリセルの製造方法を示す工程断面図で、
それぞれ左側は、図１（Ａ）のＡ−Ａ′切断線における
断面の一部を溝中心に示し、右側は、図１（Ａ）のＢ−
Ｂ′切断線における断面の一部を活性領域中心に示した
ものである。
【００２６】まず、図２（Ａ）に示すように、シリコン
（Ｓｉ）基板１００上に、酸化シリコン膜（ＳｉＯ
2膜）５１、第１の窒化シリコン膜（Ｓｉ3Ｎ4膜）６１
およびＣＶＤ法により形成した酸化シリコン膜９１を順
次形成して、公知のホトリソグラフィーとエッチング技
術を用いてこれらの積層をパターニングして活性領域を
規定する。
（Ｓｉ）基板１００上に、酸化シリコン膜（ＳｉＯ
2膜）５１、第１の窒化シリコン膜（Ｓｉ3Ｎ4膜）６１
およびＣＶＤ法により形成した酸化シリコン膜９１を順
次形成して、公知のホトリソグラフィーとエッチング技
術を用いてこれらの積層をパターニングして活性領域を
規定する。
【００２７】次に、図２（Ｂ）に示すように、活性領域
以外のシリコン基板１００をエッチングして溝を形成
し、素子分離用のフィールド領域を規定する。次いで、
溝の熱酸化のマスク層として第２の窒化シリコン膜６２
を約２０００Å以下の膜厚に堆積した後、第２の酸化シ
リコン膜９２を堆積する。その後、第２の酸化シリコン
膜９２を異方性ドライエッチングして、側壁酸化シリコ
ン膜９２を形成する。次いで、表面に露出した第２の窒
化シリコン膜６２をエッチングする。
以外のシリコン基板１００をエッチングして溝を形成
し、素子分離用のフィールド領域を規定する。次いで、
溝の熱酸化のマスク層として第２の窒化シリコン膜６２
を約２０００Å以下の膜厚に堆積した後、第２の酸化シ
リコン膜９２を堆積する。その後、第２の酸化シリコン
膜９２を異方性ドライエッチングして、側壁酸化シリコ
ン膜９２を形成する。次いで、表面に露出した第２の窒
化シリコン膜６２をエッチングする。
【００２８】次に、図２（Ｃ）に示すように、酸素を含
む雰囲気中で６００℃以上で熱処理して約３００〜２０
００Åの膜厚の第３の酸化シリコン膜１０１を溝の底部
に形成する。
む雰囲気中で６００℃以上で熱処理して約３００〜２０
００Åの膜厚の第３の酸化シリコン膜１０１を溝の底部
に形成する。
【００２９】次に、図２（Ｄ）に示すように、所定の導
電性不純物を含んだ第１の多結晶シリコン膜１１１を堆
積し、次いで、等方性ドライエッチングを行なって、フ
ィールド領域の溝の内部に第１の多結晶シリコン膜１１
１を形成する。次いで、第４の酸化シリコン膜９３を形
成した後、溝（２）を形成すべき部分以外の部分に図示
のようにホトレジスト膜７１を形成し、溝（２）を形成
すべき部分を規定する。
電性不純物を含んだ第１の多結晶シリコン膜１１１を堆
積し、次いで、等方性ドライエッチングを行なって、フ
ィールド領域の溝の内部に第１の多結晶シリコン膜１１
１を形成する。次いで、第４の酸化シリコン膜９３を形
成した後、溝（２）を形成すべき部分以外の部分に図示
のようにホトレジスト膜７１を形成し、溝（２）を形成
すべき部分を規定する。
【００３０】次に、図３（Ｅ）に示すように、ホトレジ
スト膜７１をマスクとして第４の酸化シリコン膜９３を
ドライエッチングし、ホトレジスト膜７１を残した状態
で第１の多結晶シリコン膜１１１と第３の酸化シリコン
膜１０１を順次異方性エッチングした後、シリコン基板
１００を異方性ドライエッチングして溝２を形成する。
この後、溝２の底部にボロン（Ｂ）等の不純物をイオン
注入（フィールド ストップ）してもよい。その後、ホ
トレジスト膜７１を除去する。
スト膜７１をマスクとして第４の酸化シリコン膜９３を
ドライエッチングし、ホトレジスト膜７１を残した状態
で第１の多結晶シリコン膜１１１と第３の酸化シリコン
膜１０１を順次異方性エッチングした後、シリコン基板
１００を異方性ドライエッチングして溝２を形成する。
この後、溝２の底部にボロン（Ｂ）等の不純物をイオン
注入（フィールド ストップ）してもよい。その後、ホ
トレジスト膜７１を除去する。
【００３１】次に、図３（Ｆ）に示すように、第４の酸
化シリコン膜９３、第１の酸化シリコン膜９１、側壁酸
化シリコン膜９２をエッチングにより除去する。次い
で、熱酸化工程を実施して溝２の内部および多結晶シリ
コン膜１１１の周囲に第５の酸化シリコン膜１０２を形
成する。この工程は、酸素を含む雰囲気中で６００℃以
上で熱処理して約３００〜１５００Åの膜厚の熱酸化シ
リコン膜１０２を形成する。なお、シリコン基板１００
上の窒化シリコン膜６１、６２で覆われた部分は、この
熱酸化シリコン膜１０２の成長が阻止される。このと
き、酸化シリコン膜１０２で覆われた多結晶シリコン膜
１１１は、活性領域１と溝２の縁に沿って接続されてお
り、したがって、後の金属配線形成工程でこの多結晶シ
リコン膜１１１を電源または接地に接続するために金属
配線膜による接続が形成され、それによって、それが素
子分離領域として使用される。
化シリコン膜９３、第１の酸化シリコン膜９１、側壁酸
化シリコン膜９２をエッチングにより除去する。次い
で、熱酸化工程を実施して溝２の内部および多結晶シリ
コン膜１１１の周囲に第５の酸化シリコン膜１０２を形
成する。この工程は、酸素を含む雰囲気中で６００℃以
上で熱処理して約３００〜１５００Åの膜厚の熱酸化シ
リコン膜１０２を形成する。なお、シリコン基板１００
上の窒化シリコン膜６１、６２で覆われた部分は、この
熱酸化シリコン膜１０２の成長が阻止される。このと
き、酸化シリコン膜１０２で覆われた多結晶シリコン膜
１１１は、活性領域１と溝２の縁に沿って接続されてお
り、したがって、後の金属配線形成工程でこの多結晶シ
リコン膜１１１を電源または接地に接続するために金属
配線膜による接続が形成され、それによって、それが素
子分離領域として使用される。
【００３２】次に、露出している溝２の内壁の窒化シリ
コン膜６２、および活性領域１の表面の窒化シリコン膜
６１をエッチングにより除去した後、図３（Ｇ）に示す
ように、所定の不純物を含んだ第２の多結晶シリコン膜
１２１をシリコン基板１００の全面に堆積する。その
後、平坦化用絶縁膜として窒化シリコン膜１３１を堆積
し、エッチバックして、溝２の内部に窒化シリコン膜１
３１を埋め込む。
コン膜６２、および活性領域１の表面の窒化シリコン膜
６１をエッチングにより除去した後、図３（Ｇ）に示す
ように、所定の不純物を含んだ第２の多結晶シリコン膜
１２１をシリコン基板１００の全面に堆積する。その
後、平坦化用絶縁膜として窒化シリコン膜１３１を堆積
し、エッチバックして、溝２の内部に窒化シリコン膜１
３１を埋め込む。
【００３３】次に、窒化シリコン膜１３１で覆われてい
ない露出している第２の多結晶シリコン膜１２１をエッ
チングして、図４（Ｈ）に示すように、溝２の内部に第
２の多結晶シリコン膜１２１を残し、キャパシタのノー
ド１２２を自己整合的にパターニングして形成した後、
溝２内部の窒化シリコン膜１３１（図３（Ｇ））をホト
リソグラフィーおよびエッチングにより除去する。その
後、キャパシタの誘電体膜１４１および第３の多結晶シ
リコン膜１５１を形成した後、パターニングして、キャ
パシタのプレート１５５を形成する。
ない露出している第２の多結晶シリコン膜１２１をエッ
チングして、図４（Ｈ）に示すように、溝２の内部に第
２の多結晶シリコン膜１２１を残し、キャパシタのノー
ド１２２を自己整合的にパターニングして形成した後、
溝２内部の窒化シリコン膜１３１（図３（Ｇ））をホト
リソグラフィーおよびエッチングにより除去する。その
後、キャパシタの誘電体膜１４１および第３の多結晶シ
リコン膜１５１を形成した後、パターニングして、キャ
パシタのプレート１５５を形成する。
【００３４】次に、図４（Ｉ）に示すように、ゲート電
極３の形成工程を行なった後、所定の不純物を導入して
ソース・ドレイン領域１７０を形成する。このとき、ソ
ース・ドレイン領域１７０とキャパシタのノード１２２
が自己整合的に形成される。
極３の形成工程を行なった後、所定の不純物を導入して
ソース・ドレイン領域１７０を形成する。このとき、ソ
ース・ドレイン領域１７０とキャパシタのノード１２２
が自己整合的に形成される。
【００３５】最後に、一般的な残りの工程を経てトレン
チキャパシタメモリセルが完成する。
チキャパシタメモリセルが完成する。
【００３６】上記のような構成のトレンチキャパシタメ
モリセルおよびその製造方法にあっては、工程裕度が確
保でき、フィールド酸化シリコン膜の代わりに、周囲を
酸化シリコン膜１０２で囲まれた多結晶シリコン膜１１
１を利用する改良されたメモリセルを製作できる。
モリセルおよびその製造方法にあっては、工程裕度が確
保でき、フィールド酸化シリコン膜の代わりに、周囲を
酸化シリコン膜１０２で囲まれた多結晶シリコン膜１１
１を利用する改良されたメモリセルを製作できる。
【００３７】また、キャパシタを構成する溝２は、図１
（Ａ）に示すようにＬ字形であり、活性領域１に対して
回転対称となるように配置されているので（ＲＯＳＴ：
ローテーショナル スタックト トレンチ キャパシタ(ro
tational stacked trench capacitor)セル）、ノードの
端部と活性領域１の端部がコンタクト部１２０で相接す
るようになり、各キャパシタは、溝２の内壁に形成した
第５の酸化シリコン膜１０２によりシリコン基板１００
と絶縁分離される。
（Ａ）に示すようにＬ字形であり、活性領域１に対して
回転対称となるように配置されているので（ＲＯＳＴ：
ローテーショナル スタックト トレンチ キャパシタ(ro
tational stacked trench capacitor)セル）、ノードの
端部と活性領域１の端部がコンタクト部１２０で相接す
るようになり、各キャパシタは、溝２の内壁に形成した
第５の酸化シリコン膜１０２によりシリコン基板１００
と絶縁分離される。
【００３８】また、キャパシタの溝２間の最小間隔およ
びデザイン・ルールの最小の幅をｄとすると、図５、６
で示した従来のＡＳＴセルにおけるように、キャパシタ
のノード１２のコンタクト１２０とワード線３間の間隔
ａ、および溝２と活性領域１の端部間の間隔ｂを、本実
施例では、図１に示すように最小（０）にすることがで
きるので（ａ＝ｂ＝０）、ワード線３の最小ピッチＰW
は２×ｄ、活性領域１の最小ピッチＰAは３×ｄとなる
ように作製できるから、メモリセルをＡＳＴセルよりも
微細化できる。すなわち、溝２間の間隔ｄをデザイン・
ルールの最小間隔にしてメモリセルを微細化できる。ま
た、キャパシタのノード１２２のコンタクト部１２０の
形成において、側壁窒化シリコン膜６２を利用して自己
整合的に形成できるので、コンタクト抵抗のばらつきを
抑制できる。また、多結晶シリコン膜からなるノード１
２２のパターニングもまた自己整合的に行なうことがで
きる。したがって、工程が単純化でき、工程裕度を確保
できる。
びデザイン・ルールの最小の幅をｄとすると、図５、６
で示した従来のＡＳＴセルにおけるように、キャパシタ
のノード１２のコンタクト１２０とワード線３間の間隔
ａ、および溝２と活性領域１の端部間の間隔ｂを、本実
施例では、図１に示すように最小（０）にすることがで
きるので（ａ＝ｂ＝０）、ワード線３の最小ピッチＰW
は２×ｄ、活性領域１の最小ピッチＰAは３×ｄとなる
ように作製できるから、メモリセルをＡＳＴセルよりも
微細化できる。すなわち、溝２間の間隔ｄをデザイン・
ルールの最小間隔にしてメモリセルを微細化できる。ま
た、キャパシタのノード１２２のコンタクト部１２０の
形成において、側壁窒化シリコン膜６２を利用して自己
整合的に形成できるので、コンタクト抵抗のばらつきを
抑制できる。また、多結晶シリコン膜からなるノード１
２２のパターニングもまた自己整合的に行なうことがで
きる。したがって、工程が単純化でき、工程裕度を確保
できる。
【００３９】また、フィールド酸化膜を形成する代わり
に、酸化シリコン膜１０２で囲まれた多結晶シリコン膜
１１１を利用した改良した方法を用いることによって、
フィールド酸化シリコン膜により活性領域が縮小される
問題を解決できる。
に、酸化シリコン膜１０２で囲まれた多結晶シリコン膜
１１１を利用した改良した方法を用いることによって、
フィールド酸化シリコン膜により活性領域が縮小される
問題を解決できる。
【００４０】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
メモリセルの微細化を達成し、かつ、コンタクト抵抗の
ばらつきが生じず、工程が単純で、工程裕度が確保でき
るトレンチキャパシタメモリセルおよびその製造方法を
提供できる。
メモリセルの微細化を達成し、かつ、コンタクト抵抗の
ばらつきが生じず、工程が単純で、工程裕度が確保でき
るトレンチキャパシタメモリセルおよびその製造方法を
提供できる。
【図１】（Ａ）は、本発明の一実施例のトレンチキャパ
シタメモリセルのレイアウトを示す図、（Ｂ）は、
（Ａ）のトレンチキャパシタメモリセルのＡ−Ａ′切断
線およびＢ−Ｂ′切断線における部分断面図である。
シタメモリセルのレイアウトを示す図、（Ｂ）は、
（Ａ）のトレンチキャパシタメモリセルのＡ−Ａ′切断
線およびＢ−Ｂ′切断線における部分断面図である。
【図２】（Ａ）〜（Ｄ）は、図１のトレンチキャパシタ
メモリセルの製造方法を示す工程断面図である。
メモリセルの製造方法を示す工程断面図である。
【図３】（Ｅ）〜（Ｇ）は、図１のトレンチキャパシタ
メモリセルの製造方法を示す工程断面図である。
メモリセルの製造方法を示す工程断面図である。
【図４】（Ｈ）、（Ｉ）は、図１のトレンチキャパシタ
メモリセルの製造方法を示す工程断面図である。
メモリセルの製造方法を示す工程断面図である。
【図５】従来のＡＳＴセルのレイアウトを示す図であ
る。
る。
【図６】（ａ）〜（ｃ）は、図５のＡＳＴセルの製造方
法を示す工程断面図である。
法を示す工程断面図である。
１…活性領域、２…溝、３…ワード線（ゲート電極）、
５１…酸化シリコン膜、６１…第１の窒化シリコン膜、
６２…第２の窒化シリコン膜、７１…ホトレジスト膜、
９１…酸化シリコン膜、９２…側壁酸化シリコン膜（第
２の酸化シリコン膜）、９３…第４の酸化シリコン膜、
１００…シリコン基板、１０１…第３の酸化シリコン
膜、１０２…第５の酸化シリコン膜、１１１…第１の多
結晶シリコン膜、１２１…第２の多結晶シリコン膜、１
２２…キャパシタのノード、１３１…窒化シリコン膜、
１４１…キャパシタの誘電体膜、１５１…第３の多結晶
シリコン膜、１５５…キャパシタのプレート、１６０…
絶縁膜、１７０…ソース・ドレイン領域。
５１…酸化シリコン膜、６１…第１の窒化シリコン膜、
６２…第２の窒化シリコン膜、７１…ホトレジスト膜、
９１…酸化シリコン膜、９２…側壁酸化シリコン膜（第
２の酸化シリコン膜）、９３…第４の酸化シリコン膜、
１００…シリコン基板、１０１…第３の酸化シリコン
膜、１０２…第５の酸化シリコン膜、１１１…第１の多
結晶シリコン膜、１２１…第２の多結晶シリコン膜、１
２２…キャパシタのノード、１３１…窒化シリコン膜、
１４１…キャパシタの誘電体膜、１５１…第３の多結晶
シリコン膜、１５５…キャパシタのプレート、１６０…
絶縁膜、１７０…ソース・ドレイン領域。
Claims (9)
- 【請求項１】トランジスタを形成した半導体基板の活性
領域と、上記活性領域以外の素子分離領域の上記半導体
基板に所定の深さに形成した第１の溝と、上記活性領域
の端部と接触し、上記素子分離領域内で上記第１の溝よ
り深く形成した第２の溝と、上記第２の溝内に埋め込ん
だキャパシタと、上記キャパシタを除く上記素子分離領
域内に形成され、絶縁膜で囲まれた導電膜とを含んでな
ることを特徴とするトレンチキャパシタメモリセル。 - 【請求項２】上記トランジスタは、ゲート電極とその両
側の上記半導体基板の表面領域に形成したソース・ドレ
イン領域を含んでなり、上記ソース・ドレイン領域を上
記キャパシタの電極と接続したことを特徴とする請求項
１記載のトレンチキャパシタメモリセル。 - 【請求項３】上記導電膜は所定の導電性不純物がドープ
され、かつ、上記導電膜を電源に接続するか、または接
地したことを特徴とする請求項１記載のトレンチキャパ
シタメモリセル。 - 【請求項４】上記第２の溝の平面形状はＬ字形状をして
おり、上記活性領域の平面形状は長方形状をしており、
上記第２の溝の上記Ｌ字を、上記活性領域の上記長方形
の短辺のほぼ全部と長辺の一部に沿って接して配置した
ことを特徴とする請求項１記載のトレンチキャパシタメ
モリセル。 - 【請求項５】上記導電膜と上記活性領域とは、窒化シリ
コン膜および酸化シリコン膜で絶縁され、上記導電膜と
上記溝とは酸化シリコン膜で絶縁されていることを特徴
とする請求項１記載のトレンチキャパシタメモリセル。 - 【請求項６】活性領域となる部分の半導体基板（１０
０）上に第１の絶縁膜（５１）、上記第１の絶縁膜（５
１）とは異なる第２の絶縁膜（６１）、および第３の絶
縁膜（９１）からなる積層体を選択的に形成する第１の
工程（Ａ）と、 上記活性領域以外の素子分離領域の上記半導体基板（１
００）に第１の溝を掘る第２の工程（Ｂ）と、 上記第１の溝の側壁上に第４の絶縁膜（６２）と第５の
絶縁膜（９２）を形成する第３の工程（Ｂ）と、 上記第１の溝の底部に第６の絶縁膜（１０１）を形成す
る第４の工程（Ｃ）と、 第１の導電膜（１１１）を上記第１の溝内に埋め込み、
その上に第７の絶縁膜（９３）を形成する第５の工程
（Ｄ）と、 選択的に形成したホトレジスト膜をマスクとして利用し
て上記第７の絶縁膜（９３）、上記第１の導電膜（１１
１）、上記第６の絶縁膜（１０１）、および上記半導体
基板（１００）をエッチングして上記第１の溝の領域内
に第２の溝（２）を形成する第６の工程（Ｅ）と、 上記第７の絶縁膜（９３）、上記第３の絶縁膜（９
１）、および上記第５の絶縁膜（９２）を除去した後、
上記第２の溝（２）の内壁、底部、および上記第１の導
電膜（１１１）の外側に第８の絶縁膜（１０２）を形成
する第７の工程（Ｆ）と、 露出している上記第２の絶縁膜（６１）および上記第４
の絶縁膜（６２）を除去した後、第２の導電膜（１２
１）を上記第２の溝（２）の内壁および底部に沿って所
定の厚さに形成してキャパシタのノード（１２２）とそ
のコンタクト部（１２０）を形成する第８の工程（Ｇ、
Ｈ）と、 上記キャパシタのノード（１２２）上に誘電体膜（１４
１）とプレート（１５５）を形成する第９の工程（Ｈ）
とを含んでなることを特徴とするトレンチキャパシタメ
モリセルの製造方法。 - 【請求項７】上記第８の工程において、上記第２の絶縁
膜（６１）および上記第４の絶縁膜（６２）を除去した
後、上記第２の導電膜（１２１）を所定の厚さに形成
し、次いで、第９の絶縁膜（１３１）を形成した後、エ
ッチバックして上記第２の溝（２）の内部に上記第９の
絶縁膜（１３１）を埋め込み、次いで、露出した上記第
２の導電膜（１２１）をエッチングにより除去してキャ
パシタのノード（１２２）を形成し、その後、上記第３
の絶縁膜（１３１）を除去することを特徴とする請求項
６記載のトレンチキャパシタメモリセルの製造方法。 - 【請求項８】上記第９の工程後、上記活性領域となる部
分の上記半導体基板（１００）上にゲート電極（３）を
形成し、上記ゲート電極（３）の両側の上記半導体基板
（１００）の表面領域にソース・ドレイン領域（１７
０）を形成することを特徴とする請求項６記載のトレン
チキャパシタメモリセルの製造方法。 - 【請求項９】上記第２の溝（２）を形成した後、上記第
２の溝（２）の底部に所定の不純物をイオン注入により
ドープする工程を有することを特徴とする請求項６記載
のトレンチキャパシタメモリセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991-17940 | 1991-10-12 | ||
| KR1019910017940A KR940006681B1 (ko) | 1991-10-12 | 1991-10-12 | 스택트렌치 셀 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218335A true JPH05218335A (ja) | 1993-08-27 |
| JP3424946B2 JP3424946B2 (ja) | 2003-07-07 |
Family
ID=19321139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27282092A Expired - Fee Related JP3424946B2 (ja) | 1991-10-12 | 1992-10-12 | トレンチキャパシタメモリセルおよびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5346845A (ja) |
| JP (1) | JP3424946B2 (ja) |
| KR (1) | KR940006681B1 (ja) |
| DE (1) | DE4233486B4 (ja) |
| TW (1) | TW221519B (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006681B1 (ko) * | 1991-10-12 | 1994-07-25 | 금성일렉트론 주식회사 | 스택트렌치 셀 및 그 제조방법 |
| US6310384B1 (en) * | 1993-07-02 | 2001-10-30 | Hitachi, Ltd. | Low stress semiconductor devices with thermal oxide isolation |
| US5595926A (en) * | 1994-06-29 | 1997-01-21 | Industrial Technology Research Institute | Method for fabricating a DRAM trench capacitor with recessed pillar |
| KR100206885B1 (ko) * | 1995-12-30 | 1999-07-01 | 구본준 | 트렌치 캐패시터 메모리셀 제조방법 |
| KR100223865B1 (ko) * | 1996-06-10 | 1999-10-15 | 구본준 | 커패시터의 구조 및 제조방법 |
| US5926717A (en) * | 1996-12-10 | 1999-07-20 | Advanced Micro Devices, Inc. | Method of making an integrated circuit with oxidizable trench liner |
| TW356601B (en) * | 1997-08-28 | 1999-04-21 | Tsmc Acer Semiconductor Mfg Corp | Method for making memory cell of self-aligning field plate and structure of the same |
| US6476435B1 (en) * | 1997-09-30 | 2002-11-05 | Micron Technology, Inc. | Self-aligned recessed container cell capacitor |
| US6583457B1 (en) * | 1997-10-28 | 2003-06-24 | Micron Technology, Inc. | Recessed container cells and method of forming the same |
| US5963814A (en) * | 1997-10-28 | 1999-10-05 | Micron Technology, Inc. | Method of forming recessed container cells by wet etching conductive layer and dissimilar layer formed over conductive layer |
| US6140175A (en) * | 1999-03-03 | 2000-10-31 | International Business Machines Corporation | Self-aligned deep trench DRAM array device |
| JP3580719B2 (ja) * | 1999-03-03 | 2004-10-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US6380575B1 (en) | 1999-08-31 | 2002-04-30 | International Business Machines Corporation | DRAM trench cell |
| US6339239B1 (en) * | 2000-06-23 | 2002-01-15 | International Business Machines Corporation | DRAM cell layout for node capacitance enhancement |
| US6566191B2 (en) * | 2000-12-05 | 2003-05-20 | International Business Machines Corporation | Forming electronic structures having dual dielectric thicknesses and the structure so formed |
| DE10144343A1 (de) * | 2001-09-10 | 2003-03-27 | Perkinelmer Optoelectronics | Sensor zum berührugslosen Messen einer Temperatur |
| KR100753122B1 (ko) * | 2002-06-29 | 2007-08-29 | 주식회사 하이닉스반도체 | 반도체 장치의 캐패시터 제조방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4397075A (en) * | 1980-07-03 | 1983-08-09 | International Business Machines Corporation | FET Memory cell structure and process |
| JPS58137245A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 大規模半導体メモリ |
| JPH0665225B2 (ja) * | 1984-01-13 | 1994-08-22 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| US4830981A (en) * | 1984-07-03 | 1989-05-16 | Texas Instruments Inc. | Trench capacitor process for high density dynamic ram |
| JPS6118167A (ja) * | 1984-07-04 | 1986-01-27 | Hitachi Ltd | 半導体装置 |
| JPS61179568A (ja) * | 1984-12-29 | 1986-08-12 | Fujitsu Ltd | 半導体記憶装置の製造方法 |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US4900693A (en) * | 1987-12-21 | 1990-02-13 | United Technologies | Process for making polysilicon field plate with improved suppression of parasitic transistors |
| JPH0287571A (ja) * | 1988-09-26 | 1990-03-28 | Hitachi Ltd | 半導体記憶装置 |
| JPH0770617B2 (ja) * | 1989-05-15 | 1995-07-31 | 株式会社東芝 | 半導体記憶装置 |
| KR940006681B1 (ko) * | 1991-10-12 | 1994-07-25 | 금성일렉트론 주식회사 | 스택트렌치 셀 및 그 제조방법 |
| JPH05175452A (ja) * | 1991-12-25 | 1993-07-13 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
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