JP3216614B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に係わり、特に、ＤＲＡＭに好適なＣＵＢ又は
ＣＯＢ構造を有する半導体記憶装置とその製造方法に関
する。
製造方法に係わり、特に、ＤＲＡＭに好適なＣＵＢ又は
ＣＯＢ構造を有する半導体記憶装置とその製造方法に関
する。
【０００２】
【従来の技術】図５、６を参照してｎ−チャンネルＭＯ
Ｓトランジスタを用いたキャパシタ・オーバー・ビット
ライン（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎ
ｅ；ＣＯＢ）構造の従来の半導体記憶装置とその製造方
法の一例を説明する。図５は平面図、図６は、図５のＢ
−Ｂ'線の断面図である。図５（ａ）はフィールド酸化
膜のみを形成した平面図であり、図５（ｂ）は容量の部
分まで形成したときの平面の模式図である。
Ｓトランジスタを用いたキャパシタ・オーバー・ビット
ライン（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎ
ｅ；ＣＯＢ）構造の従来の半導体記憶装置とその製造方
法の一例を説明する。図５は平面図、図６は、図５のＢ
−Ｂ'線の断面図である。図５（ａ）はフィールド酸化
膜のみを形成した平面図であり、図５（ｂ）は容量の部
分まで形成したときの平面の模式図である。
【０００３】先ず、図６（ａ）に示すように、Ｐ形シリ
コンの半導体基板３１上に、フィールド酸化膜３２（厚
さ約５０００Å）とゲート酸化膜３３（厚さ約５００
Å）を形成後、多結晶シリコン膜３４（厚さ約３０００
Å）を堆積し、フォトリソグラフィ技術とドライエッチ
ング技術を用いてゲート電極を形成する。次に、図６
（ｂ）に示すように、ＰＳＧ膜（厚さ約５０００Å）か
らなる第１層間膜３５を通常の気相成長法により全面に
形成する。
コンの半導体基板３１上に、フィールド酸化膜３２（厚
さ約５０００Å）とゲート酸化膜３３（厚さ約５００
Å）を形成後、多結晶シリコン膜３４（厚さ約３０００
Å）を堆積し、フォトリソグラフィ技術とドライエッチ
ング技術を用いてゲート電極を形成する。次に、図６
（ｂ）に示すように、ＰＳＧ膜（厚さ約５０００Å）か
らなる第１層間膜３５を通常の気相成長法により全面に
形成する。
【０００４】続いて、図６（ｃ）に示すように、通常の
フォトエッチング工程によりビット線を形成するための
コンタクトの孔を開け、そして、リンが含有しているポ
リシリコンを通常の気相成長法により全面に形成しかつ
孔を埋める。そして、フォトエッチング技術によりビッ
ト線３６を形成する。更に、図６（ｄ）に示すように、
ＰＳＧ膜（厚さ約５０００Å）からなる第２層間膜３７
を通常の気相成長法により全面に形成した後、フォトエ
ッチング工程により容量コンタクトのための孔を開け、
リンを含有させたポリシリコンを通常の気相成長法によ
り全面に形成し且つ孔を埋める。そして、フォトエッチ
ング技術により容量コンタクト電極３８を形成する。
フォトエッチング工程によりビット線を形成するための
コンタクトの孔を開け、そして、リンが含有しているポ
リシリコンを通常の気相成長法により全面に形成しかつ
孔を埋める。そして、フォトエッチング技術によりビッ
ト線３６を形成する。更に、図６（ｄ）に示すように、
ＰＳＧ膜（厚さ約５０００Å）からなる第２層間膜３７
を通常の気相成長法により全面に形成した後、フォトエ
ッチング工程により容量コンタクトのための孔を開け、
リンを含有させたポリシリコンを通常の気相成長法によ
り全面に形成し且つ孔を埋める。そして、フォトエッチ
ング技術により容量コンタクト電極３８を形成する。
【０００５】最後に電荷を蓄積するための容量膜３９を
形成する。図６（ｂ）には容量まで作製したときの平面
構造を示す。なお、この図には、構造が分かりやすいよ
うに層間絶縁膜を描いていない。さらに、容量の部分は
実線の枠で描いている。しかし、上記したものは、容量
コンタクトホールを形成する際に、ゲート電極と一定以
上の間隔を保ち、且つ、設計 ルールの限界で作製する
ため、半導体記憶素子のセルサイズの縮小化にともな
い、容量コンタクトホールがＬＯＣＯＳにかかってしま
い、場合によっては、所定の耐圧が得られないという問
題があり、叉、第１・第２層間絶縁膜３５、３７形成
後、容量コンタクトホールを形成するため、エッチング
によるダメージが半導体基板３１中に形成されるという
欠点があった。
形成する。図６（ｂ）には容量まで作製したときの平面
構造を示す。なお、この図には、構造が分かりやすいよ
うに層間絶縁膜を描いていない。さらに、容量の部分は
実線の枠で描いている。しかし、上記したものは、容量
コンタクトホールを形成する際に、ゲート電極と一定以
上の間隔を保ち、且つ、設計 ルールの限界で作製する
ため、半導体記憶素子のセルサイズの縮小化にともな
い、容量コンタクトホールがＬＯＣＯＳにかかってしま
い、場合によっては、所定の耐圧が得られないという問
題があり、叉、第１・第２層間絶縁膜３５、３７形成
後、容量コンタクトホールを形成するため、エッチング
によるダメージが半導体基板３１中に形成されるという
欠点があった。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、素子分離のための
溝と容量コンタクトのための電極とを自己整合的に形成
することで、容量コンタクトとゲート電極との間隔をサ
イドウォールの厚みまで小さくすることを可能にした新
規な半導体記憶装置の製造方法を提供するものである。
した従来技術の欠点を改良し、特に、素子分離のための
溝と容量コンタクトのための電極とを自己整合的に形成
することで、容量コンタクトとゲート電極との間隔をサ
イドウォールの厚みまで小さくすることを可能にした新
規な半導体記憶装置の製造方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【０００８】叉、本発明に係わる半導体記憶装置の製造
方法の第１態様は、キャパシタ・オーバー・ビットライ
ン構造の半導体記憶装置の製造方法であって、 ゲート電
極の側壁に第１のシリコン酸化膜からなるサイドウォー
ルを形成する第１の工程と、 基板全面に、シリコン窒化
膜と第２のシリコン酸化膜とを順に形成する第２の工程
と、 前記第２のシリコン酸化膜に対して自己整合的に素
子分離用の溝を基板に形成する第３の工程と、 前記素子
分離用の溝を形成した後、第２のシリコン酸化膜を除去
し、シリコン窒化膜を露出せしめる第４の工程と、 前記
露出したシリコン窒化膜を用いて、前記溝内にのみ選択
的に酸化膜を形成する第５の工程と、 前記シリコン窒化
膜を除去する第６の工程と、 基板全面に多結晶ポリシリ
コン膜を成膜する第７の工程と、 前記多結晶シリコン膜
をエッチングすることで、前記ゲート電極の両側に、前
記サイドウォールに隣接して一対のコンタクトを自己整
合的に形成する第８の工程と、 を含むことを特徴とする
ものであり、 叉、第２態様は、 前記一方のコンタクトに
ビット線を接続する第９の工程と、 他方のコンタクトに
容量コンタクトを接続する第１０の工程と、 を含むこと
を特徴とするものである。
方法の第１態様は、キャパシタ・オーバー・ビットライ
ン構造の半導体記憶装置の製造方法であって、 ゲート電
極の側壁に第１のシリコン酸化膜からなるサイドウォー
ルを形成する第１の工程と、 基板全面に、シリコン窒化
膜と第２のシリコン酸化膜とを順に形成する第２の工程
と、 前記第２のシリコン酸化膜に対して自己整合的に素
子分離用の溝を基板に形成する第３の工程と、 前記素子
分離用の溝を形成した後、第２のシリコン酸化膜を除去
し、シリコン窒化膜を露出せしめる第４の工程と、 前記
露出したシリコン窒化膜を用いて、前記溝内にのみ選択
的に酸化膜を形成する第５の工程と、 前記シリコン窒化
膜を除去する第６の工程と、 基板全面に多結晶ポリシリ
コン膜を成膜する第７の工程と、 前記多結晶シリコン膜
をエッチングすることで、前記ゲート電極の両側に、前
記サイドウォールに隣接して一対のコンタクトを自己整
合的に形成する第８の工程と、 を含むことを特徴とする
ものであり、 叉、第２態様は、 前記一方のコンタクトに
ビット線を接続する第９の工程と、 他方のコンタクトに
容量コンタクトを接続する第１０の工程と、 を含むこと
を特徴とするものである。
【０００９】
【発明の実施の形態】本発明に係わる半導体記憶装置
は、ゲート電極の側壁に形成した絶縁膜からなるサイド
ウォールと、前記ゲート電極の両側に前記サイドウォー
ルに接して形成されたビット線用のコンタクト及び容量
コンタクトとで構成したものであり、叉、前記容量コン
タクトと容量コンタクトとの間には、素子分離用の溝が
形成されていることを特徴とするものである。
は、ゲート電極の側壁に形成した絶縁膜からなるサイド
ウォールと、前記ゲート電極の両側に前記サイドウォー
ルに接して形成されたビット線用のコンタクト及び容量
コンタクトとで構成したものであり、叉、前記容量コン
タクトと容量コンタクトとの間には、素子分離用の溝が
形成されていることを特徴とするものである。
【００１０】そして、ビット線用のコンタクト及び容量
コンタクトとは自己整合的に形成され、叉、素子分離用
の溝も自己整合的に形成されるから、ゲート電極と容量
コンタクトを限界まで近づけることができると共に、コ
ンタクトと素子分離領域のオーバーラップも最小限にす
ることができる。この為、集積度をより向上させること
が出来る。
コンタクトとは自己整合的に形成され、叉、素子分離用
の溝も自己整合的に形成されるから、ゲート電極と容量
コンタクトを限界まで近づけることができると共に、コ
ンタクトと素子分離領域のオーバーラップも最小限にす
ることができる。この為、集積度をより向上させること
が出来る。
【００１１】
【実施例】以下に、本発明に係わる半導体記憶装置の製
造方法の具体例を図面を参照しながら詳細に説明する。
図１は、本発明に係わる半導体記憶装置の具体例の構造
を示す平面図、図２は、図１のＡ−Ａ’線における断面
図であって、これらの各工程での断面図には、ゲート電
極６の側壁に形成した絶縁膜からなるサイドウォール７
と、前記ゲート電極６の両側に前記サイドウォール７に
接して自己整合的に形成されたビット線用のコンタクト
１６及び容量コンタクト１６Ａとで構成した半導体記憶
装置が示され、叉、前記容量コンタクト１６Ａと容量コ
ンタクト１６Ａとの間には、素子分離用の溝１２が自己
整合的に形成されている半導体記憶装置が示されてい
る。以下に、本発明を更に詳細に説明する。
造方法の具体例を図面を参照しながら詳細に説明する。
図１は、本発明に係わる半導体記憶装置の具体例の構造
を示す平面図、図２は、図１のＡ−Ａ’線における断面
図であって、これらの各工程での断面図には、ゲート電
極６の側壁に形成した絶縁膜からなるサイドウォール７
と、前記ゲート電極６の両側に前記サイドウォール７に
接して自己整合的に形成されたビット線用のコンタクト
１６及び容量コンタクト１６Ａとで構成した半導体記憶
装置が示され、叉、前記容量コンタクト１６Ａと容量コ
ンタクト１６Ａとの間には、素子分離用の溝１２が自己
整合的に形成されている半導体記憶装置が示されてい
る。以下に、本発明を更に詳細に説明する。
【００１２】まず、図１（ａ）に示すように、Ｐ形シリ
コン基板１上に素子分離領域２を熱酸化またはトレンチ
技術により５０００Åの厚さに形成する。次に、図２
（ａ）に示すように、ゲート電極を構成する酸化膜３を
熱酸化により５００Åの厚さに形成し、導電膜である多
結晶シリコン膜４を通常の気相成長法により５０００Å
の厚さに形成する。そして、ｎ形導電形不純物であるリ
ンを添加し、層間絶縁膜である絶縁膜５を通常の気相成
長法により５０００Åの厚さに成長する。そして、フォ
トエッチング技術によりゲート電極６（第１図）を形成
する。
コン基板１上に素子分離領域２を熱酸化またはトレンチ
技術により５０００Åの厚さに形成する。次に、図２
（ａ）に示すように、ゲート電極を構成する酸化膜３を
熱酸化により５００Åの厚さに形成し、導電膜である多
結晶シリコン膜４を通常の気相成長法により５０００Å
の厚さに形成する。そして、ｎ形導電形不純物であるリ
ンを添加し、層間絶縁膜である絶縁膜５を通常の気相成
長法により５０００Åの厚さに成長する。そして、フォ
トエッチング技術によりゲート電極６（第１図）を形成
する。
【００１３】次いで、シリコン酸化膜を通常の気相成長
法により２０００Åの厚さに成長させ、このシリコン酸
化膜を層間絶縁膜５が露出するまでエッチバックするこ
とにより、ゲート電極６の側壁にサイドウォール７を形
成する。その後、通常の気相成長法によりシリコン窒化
膜８とシリコン酸化膜９をそれぞれ５００Åと２０００
Åの厚さ成長する（図２（ｂ））。
法により２０００Åの厚さに成長させ、このシリコン酸
化膜を層間絶縁膜５が露出するまでエッチバックするこ
とにより、ゲート電極６の側壁にサイドウォール７を形
成する。その後、通常の気相成長法によりシリコン窒化
膜８とシリコン酸化膜９をそれぞれ５００Åと２０００
Åの厚さ成長する（図２（ｂ））。
【００１４】図２（ｃ）に示すように、フォトレジスト
膜１０を塗布し、パターニングを行い、図２（ｄ）に示
すように、フォトレジスト膜１０をマスクとして、素子
分離領域１１上のシリコン酸化膜９をエッチングする。
次に、図２（ｅ）に示すように、露出しているシリコン
窒化膜８とシリコン基板１とを異方性エッチング法によ
りシリコン酸化膜９に対して選択的にエッチングし、深
さ１μｍの溝１２を形成する。
膜１０を塗布し、パターニングを行い、図２（ｄ）に示
すように、フォトレジスト膜１０をマスクとして、素子
分離領域１１上のシリコン酸化膜９をエッチングする。
次に、図２（ｅ）に示すように、露出しているシリコン
窒化膜８とシリコン基板１とを異方性エッチング法によ
りシリコン酸化膜９に対して選択的にエッチングし、深
さ１μｍの溝１２を形成する。
【００１５】図３（ａ）に示すようにシリコン酸化膜９
を等方性のウェットまたはドライエッチング方法、例え
ばＨＦ系のウェットエッチング法あるいはＣＦ4 系のプ
ラズマエッチング法などによりエッチングし、シリコン
窒化膜８を露出させる。続いて、８５０℃の熱酸化法に
よって溝１２の底面と側壁にのみ約２００Åのシリコン
酸化膜１３を形成する。このシリコン酸化膜１３は、溝
１２を埋め込む絶縁材料の１部となる。シリコン酸化膜
１３の形成は、エッチングにより酸化膜９を除去する前
に行ってもよい。
を等方性のウェットまたはドライエッチング方法、例え
ばＨＦ系のウェットエッチング法あるいはＣＦ4 系のプ
ラズマエッチング法などによりエッチングし、シリコン
窒化膜８を露出させる。続いて、８５０℃の熱酸化法に
よって溝１２の底面と側壁にのみ約２００Åのシリコン
酸化膜１３を形成する。このシリコン酸化膜１３は、溝
１２を埋め込む絶縁材料の１部となる。シリコン酸化膜
１３の形成は、エッチングにより酸化膜９を除去する前
に行ってもよい。
【００１６】そして、図３（ｂ）に示すように、シリコ
ン窒化膜８を熱りん酸によりエッチングする。このとき
の平面図が図１（ｂ）である。次に、図３（ｃ）に示す
ように、通常の気相成長法により導電膜である多結晶シ
リコン膜１４を酸化膜９とシリコンチッカ膜８の膜厚を
足した２５００Åより薄く成長し、ｎ形導電形不純物で
あるリンを添加する。この時、ｎ形不純物が成長中に添
加できる多結晶シリコン膜を用いても良い。
ン窒化膜８を熱りん酸によりエッチングする。このとき
の平面図が図１（ｂ）である。次に、図３（ｃ）に示す
ように、通常の気相成長法により導電膜である多結晶シ
リコン膜１４を酸化膜９とシリコンチッカ膜８の膜厚を
足した２５００Åより薄く成長し、ｎ形導電形不純物で
あるリンを添加する。この時、ｎ形不純物が成長中に添
加できる多結晶シリコン膜を用いても良い。
【００１７】そして、図３（ｄ）に示すように、多結晶
シリコン膜１４をエッチバックして、サイドウォール７
に接したコンタクト１５を形成する。このときの平面図
が図１（ｃ）である。平面構造が分かりやすいように、
溝１２内に残る多結晶膜を描いていない。その後、図１
（ｄ）のコンタクト１５をフォトエッチング技術により
エッチングし、独立したビット線用のコンタクト１６
と、容量コンタクト用のコンタクト１６Ａをそれぞれ形
成する。
シリコン膜１４をエッチバックして、サイドウォール７
に接したコンタクト１５を形成する。このときの平面図
が図１（ｃ）である。平面構造が分かりやすいように、
溝１２内に残る多結晶膜を描いていない。その後、図１
（ｄ）のコンタクト１５をフォトエッチング技術により
エッチングし、独立したビット線用のコンタクト１６
と、容量コンタクト用のコンタクト１６Ａをそれぞれ形
成する。
【００１８】そして、図３（ｅ）に示すように、第１の
層間絶縁膜１７を形成し、ビット配線１８を形成する。
続いて、第２層間膜１９を形成し、第２容量コンタクト
２０と容量絶縁膜２１を形成する。以上のようにして半
導体記憶装置の容量部分までが完成する。このときの平
面図が図１（ｅ）である。この図は、図１（ｃ）にビッ
ト配線１８を書き加えたものであり、平面構造が分かり
やすいように層間絶縁膜１７、１９を描いていない。更
に、容量の部分は実線の枠２１として描いている。
層間絶縁膜１７を形成し、ビット配線１８を形成する。
続いて、第２層間膜１９を形成し、第２容量コンタクト
２０と容量絶縁膜２１を形成する。以上のようにして半
導体記憶装置の容量部分までが完成する。このときの平
面図が図１（ｅ）である。この図は、図１（ｃ）にビッ
ト配線１８を書き加えたものであり、平面構造が分かり
やすいように層間絶縁膜１７、１９を描いていない。更
に、容量の部分は実線の枠２１として描いている。
【００１９】図４は、本発明の他の具体例であり、多結
晶シリコン１４をワード線に直交する方向に帯状にエッ
チングした後、更にエッチバックして独立したコンタク
ト１６、１６Ａを形成する状態を示している。
晶シリコン１４をワード線に直交する方向に帯状にエッ
チングした後、更にエッチバックして独立したコンタク
ト１６、１６Ａを形成する状態を示している。
【００２０】
【発明の効果】本発明に係わる半導体記憶装置の製造方
法は、上述のように構成したので、素子分離のための溝
と容量コンタクトのための電極とを自己整合的に形成す
ることで、容量コンタクトとゲート電極との間隔をサイ
ドウォールの厚みまで小さくすることができ、従って、
集積度をより向上させることが可能になった。
法は、上述のように構成したので、素子分離のための溝
と容量コンタクトのための電極とを自己整合的に形成す
ることで、容量コンタクトとゲート電極との間隔をサイ
ドウォールの厚みまで小さくすることができ、従って、
集積度をより向上させることが可能になった。
【００２１】なお、本発明では、第２容量コンタクト
は、第１容量コンタクトに接続していれば良いから、第
２容量コンタクトを形成するための目合わせ・露光での
目ズレマージンを大きくすることができる等、集積度を
向上させる一方、製造を容易にしている等優れた効果を
有する。
は、第１容量コンタクトに接続していれば良いから、第
２容量コンタクトを形成するための目合わせ・露光での
目ズレマージンを大きくすることができる等、集積度を
向上させる一方、製造を容易にしている等優れた効果を
有する。
【図１】本発明に係わる半導体記憶装置の製造方法の製
造工程中の平面図である。
造工程中の平面図である。
【図２】本発明に係わる半導体記憶装置の製造方法の製
造工程中の断面図である。
造工程中の断面図である。
【図３】図２に続く製造工程中の断面図である。
【図４】本発明に係わる半導体記憶装置の他の製造工程
を示す断面図である。
を示す断面図である。
【図５】従来技術を説明する平面図である。
【図６】従来技術の製造工程を説明する断面図である。
１ Ｐ形シリコン基板 ２ 素子分離領域 ３ 酸化膜 ４ 多結晶シリコン膜 ５ 層間絶縁膜 ６ ゲート電極 ７ サイドウォール ８ シリコン窒化膜 ９ シリコン酸化膜 １０ フォトレジスト膜 １１ 素子分離領域 １２ 素子分離のための溝 １３ シリコン酸化膜 １４ 多結晶シリコン膜 １５ コンタクト １６ ビット線用コンタクト １６Ａ 容量コンタクト １６ 第２層間絶縁膜 １７ 第１層間膜 １８ ビット線 １９ 第２層間膜 ２０ 容量コンタクト ２１ 容量絶縁膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (2)
- 【請求項１】 キャパシタ・オーバー・ビットライン構
造の半導体記憶装置の製造方法であって、 ゲート電極の側壁に第１のシリコン酸化膜からなるサイ
ドウォールを形成する第１の工程と、 基板全面に、シリコン窒化膜と第２のシリコン酸化膜と
を順に形成する第２の工程と、 前記第２のシリコン酸化膜に対して自己整合的に素子分
離用の溝を基板に形成する第３の工程と、 前記素子分離用の溝を形成した後、第２のシリコン酸化
膜を除去し、シリコン窒化膜を露出せしめる第４の工程
と、 前記露出したシリコン窒化膜を用いて、前記溝内にのみ
選択的に酸化膜を形成する第５の工程と、 前記シリコン窒化膜を除去する第６の工程と、 基板全面に多結晶ポリシリコン膜を成膜する第７の工程
と、 前記多結晶シリコン膜をエッチングすることで、前記ゲ
ート電極の両側に、前記サイドウォールに隣接して一対
のコンタクトを自己整合的に形成する第８の工程と、 を含むことを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記一方のコンタクトにビット線を接続
する第９の工程と、 他方のコンタクトに容量コンタクトを接続する第１０の
工程と、 を含むことを特徴とする請求項１記載の半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26256998A JP3216614B2 (ja) | 1998-09-17 | 1998-09-17 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26256998A JP3216614B2 (ja) | 1998-09-17 | 1998-09-17 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091536A JP2000091536A (ja) | 2000-03-31 |
| JP3216614B2 true JP3216614B2 (ja) | 2001-10-09 |
Family
ID=17377633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26256998A Expired - Fee Related JP3216614B2 (ja) | 1998-09-17 | 1998-09-17 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216614B2 (ja) |
-
1998
- 1998-09-17 JP JP26256998A patent/JP3216614B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000091536A (ja) | 2000-03-31 |
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