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KR930009584B1 - 커패시터 제조방법 - Google Patents

커패시터 제조방법 Download PDF

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KR930009584B1
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정재영
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금성일렉트론 주식회사
문정환
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

커패시터 제조방법
제 1 도는 종래의 제조공정을 나타낸 단면도.
제 2 도는 본 발명의 제조공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 필드산화막
3 : 게이트 산화막 4 : 게이트
5 : 게이트 보호절연막 7 : 소오스 및 드레인
7 : 질화막 8 : 제 1 폴리실리콘
9 : 제 1 CVD 산화막 10 : 제 2 폴리실리콘
11 : 제 2 CVD 산화막 12 : 제 3 폴리실리콘
13 : 유전체막 14 : 셀 플레이트
16 : 비트라인
본 발명은 메모리 셀 제조방법에 관한 것으로, 특히 고집적 메모리 셀 용량을 증가시키는데 적당하도록 한 커패시터 제조방법에 관한 것이다.
종래의 반도체 제조공정 중 게이트 형성 후 노블 스택 셀(Novel Stacked Cell) 제조방법은 제 1a 도와 같이 먼저 기판(21) 위에 액티브 트랜지스터 및 격리(Isolation) 영역을 형성하고 측벽 스페이서를 형성한다.
그리고 얇은 질화막(22)을 형성한 후 마스크 패턴을 사용하여 습식 식각을 실시한다.
이어서 (b)와 같이 커패시터로 사용될 폴리실리콘 버퍼층(23)을 형성하고 (c)와 같이 두꺼운 CVD 산화막(24)을 형성한 후 콘택홀을 형성하고 스토리지 노드용 폴리실리콘(25)을 디포지션 한다.
다음에 (d)와 같이 콘택홀 주위에만 폴리실리콘(25)이 남도록 RIE 에쳐(Etcher)를 사용하여 에치백한다.
또한, 실린드리컬(Cylundrical) 스토리지 노드 주위의 CVD 산화막(24)을 습식 식각하여 제거하고 (e)와 같이 고유전막을 형성한 후 셀 플레이트(26)와 CVD 산화막(27) 및 텅스텐 플러그(28)을 형성하여 커패시터를 제조한다.
그러나, 상기와 같은 종래 제조방법에 있어서는 두꺼운 CVD 산화막(24)에 의한 실린드리컬 노드의 스토리지 커패시턴스 증가에는 한계가 있고 텅스텐 플러그의 깊이가 커짐에 따라 비트라인의 저항이 커지게 되는 결점이 있다.
본 발명은 이와 같은 종래의 결점을 해결하기 위한 것으로, 두개의 실리드리컬 스토리지 노드를 형성하여 실린드리컬 면적을 증가시키므로 비트라인의 저항을 감소시키고자 하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제 2 도에 의하여 상세히 설명하면 다음과 같다.
먼저 (a)와 같이 반도체 기판(1) 위에 필드산화막(2)을 형성하여 격리영역과 활성영역을 정의한 후, 통상의 공정에 의해 소정영역에 게이트 산화막(3), 게이트 전극(4), 게이트 보호절연막(5), 소오스 및 드레인(6)을 각각 형성하여 트랜지스터를 제조한 다음, 결과물 전면에 질화막(7)을 형성하고 소정의 마스크 패턴을 사용하여 습식 식각에 의해 상기 질화막(7)을 선택적으로 제거한다.
다음에 (b)와 같이 제 1 폴리실리콘(8)을 두껍게 형성하고 소정패턴으로 패터닝한 후 (c)와 같이 상기 결과물 전면에 제 1 CVD 산화막(9)을 형성하고 이를 선택적으로 식각하여 소정부분에 제 1 콘택홀을 형성한 다음 제 1 콘택홀 내부를 포함한 결과물 전면에 제 2 폴리실리콘(10)을 증착한다.
이어서, (d)와 같이 이방성 식각을 행하여 상기 제 2 폴리실리콘(10)을 상기 제 1 콘택홀 측벽에만 남김으로써 제 2 폴리실리콘(10)을 형성한 후 제 1 CVD 산화막(6)을 제거한다.
다음에 (e)와 같이 상기 결과물 전면에 제 2 CVD 산화막(11)을 형성한 후 (f) 와 같이 선택적으로 식각하여 제 2 콘택홀을 형성하는 바, 상기 형성된 제 2 폴리실리콘(10)의 일측이 중심부에 오도록 제 2 콘택홀을 형성한 다음 폴리실리콘(12)을 증착한다.
다음에 (g)와 같이 이방성 식각을 행하여 상기 제 3 폴리실리콘(12)을 제 2 콘택홀의 측벽에 제 3 폴리실리콘(12)을 남김으로써 제 3 폴리실리콘 측벽(12)을 형성한 후 제 2 CVD 산화막(11)을 습식 식각으로 제거한다.
이때, 상기 제 2 콘택홀내의 제 2 폴리실리콘측벽(10)의 양측면에도 제 2 폴리실리콘측벽(12)이 형성된다.
이어서, 노출된 제 1, 제 2, 제 3 폴리실리콘(8,10,12) 전 표면에 유전체막(13)을 형성하고 결과물상에 폴리실리콘을 증착하고 패터닝하여 플레이트 전극(14)을 형성한 후, 소정부분에 비트라인 콘택을 형성하고, 비트라인(16)을 형성하여 커패시터를 제조한다.
이상에서 설명한 바와 같은 본 발명은 노블형 스택 셀 형성 후 쉬프트 얼라인(Shift Align)하여 두개의 실리드리컬 스토리지 노드를 중첩시켜 형성하므로써 CVD 산화막을 높히지 않고도 실린드리컬 노드 면적을 증가시켜 비트라인 저항을 감소시킬 수 있는 효과가 있다.

Claims (1)

  1. 반도체 기판(1) 소정부분에 게이트 절연막(3), 게이트 전극(4) 및 소오스 및 드레인(6)을 각각 형성하여 트랜지스터를 형성하는 공정과, 상기 결과물상에 질화막(7)을 형성하고 소정부분을 선택적으로 제거하는 공정, 결과물 전면에 제 1 폴리실리콘(8)을 형성하고 소정패턴으로 패터닝하는 공정, 결과물 전면에 제 1 산화막(9)을 형성하는 공정, 상기 제 1 산화막(9)의 소정부분을 선택적으로 식각하여 제 1 콘택홀을 형성하는 공정, 상기 제 1 콘택홀 내부를 포함한 결과물 전면에 제 2 폴리실리콘층(10)을 형성한 후 이방성 식각하여 상기 제 1 콘택홀 측벽에 제 2 폴리실리콘측벽(10)을 형성하는 공정, 상기 제 1 산화막을 제거하는 공정, 결과물 전면에 제 2 산화막(11)을 형성하는 공정, 상기 제 2 산화막(11)의 소정부분을 선택적으로 식각하여 상기 제 2 폴리실리콘측벽(10) 중 일측이 그 중심부에 위치하는 제 2 콘택홀을 형성하는 공정, 상기 결과물 전면에 제 3 폴리실리콘층(12)을 형성한 후 이방성 식각하여 상기 제 2 콘택홀 측벽 및 제 2 콘택홀 내부의 제 2 폴리실리콘측벽의 측면부에 제 3 폴리실리콘측벽(12)을 형성하는 공정, 상기 제 2 산화막을 제거하는 공정, 노출된 상기 제 1, 제 2, 제 3 폴리실리콘층(8,10,12) 전 표면에 유전체막(13)을 형성하는 공정, 상기 유전체막(13)상에 플레이트 전극(14)을 형성하는 공정을 포함하는 것을 특징으로 하는 커패시터 제조방법.
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