KR0164152B1 - 반도체소자의 캐패시터의 제조방법 - Google Patents

Abstract

본 발명은 캐패시터의 구조를 변경하여 캐패시터의 면적을 증대시켜캐패시턴스를 증가시킬 수 있는 반도체 소자의 스택 캐패시터의 제조방법에 관한 것으로 본 발명의 반도체 소자의 캐패시터의 제조방법은 실리콘 기판상에 게이트 산화막과 게이트를 형성하는 공정과, 기판내에 불순물 영역을 형성하는 공정과, 기판전면에 층간 절연막과 제1절연막을 순차 형성하는 공정과, 불순물 영역상부의 층간 절연막과 제1절연막을 식각하여 캐패시터 콘택을 형성하는 공정과, 캐패시터 콘택이 매립되도록 다결정실리콘막을 증착하는 공정과, 다결정 실리콘막상에 제2절연막을 형성하는 것을 공정과, 제3절연막을 식각하여 불순물 영역상부에 남겨두고 이어서 제1다결정 실리콘막을 일정두껨나큼 식각하는 공정과, 제2절연막과 제1다결정 실리콘막의 측벽에 제1스페이서를 형성하는 공정과 제1스페이서의 측벽에 제2스페이서를 형성하고 노출된 다결정 실리콘막을 제1절연막이 노출될 때가지 식각하는 공정과, 제1스페이서 및 제2절연막을 식각하여 다결정 실리콘막과 제2스페이서로 된 스토리지 노드를 형성하는 공정과, 스토리지의 표면상에 유전체막을 형성하는 공정과, 유전체막상에 플레이트 노드를 형성하는 공정으로 이루어졌다.

Description

반도체 소자의 캐패시터의 제조방법

제1도는(a)-(l)는 본 발명의 실시예에 따른 반도체 소자의 캐패시터의 제조공정도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 실리콘 기반 12 : 필드산화막

13 : 게이트 산화막 14 : 게이트

15 : 불순물 영역 16,26,28 : 스페이서

17 : 층간 절여막 18,23 : 평탄화용 제 1 및 제3절연막

19,25 : 제2 및 제4절연막 20 : 캐패시터 콘택

22,24 : 감광막 21,27 : 제1 및 제2다결정 실리콘막

29 : 유전체막 30 : 플레이트 노드

본 발명은 반도체 소자의 제조방법에 관한 것으로서 특히 캐패시터의 면적을 증가시켜 충분한 캐패시터를 확보할 수 있는 반도체 소자의 스택 캐패시터의 제조방법에 관한 것이다.

현재 널리 사용되고 있는 캐패시터는 스택 및 실린더 구조에 NO 막으로된 유전체막을 사용하였다.

반도체 소자의 집적도가 높아지고 셀 크기의 면적이 감소하면서 캐패시터를 점점 더 확보하기가 힘들었다.

이러한 문제점을 해결하기 위한 방법으로는 캐패시터의 구조를 변경하여 캐패시터의 유효면적을 증가시키는 방법과 유전상수가 큰 유전물질을 사용하는 방법이 있다.

그러나 캐패시터 유전체막으로 고유전율을 갖는 박막을 사용하는 방법은 현재 그 물성이 충분히 알려지지 않았고 전기적인 성질도 잘 알려지지 않아 적용하기 힘든 문제점이 있었다.

또한 매우 얇은 박막을 채택하는 즉, 유전체막의 두께를 낮추는 방법이 있는데. 이는 두께가 감소하므로 유전체막의 파괴전압(break voltage)에 취약해질 수 있고 누설전류의 증가가 생겨 신뢰성 저하되는 문제점이 있었다. 본 발명은 상기한 바와 같은 종래의 기술의 문제점을 해결하기 위한 것으로서 캐패시터의 구조를 변경하여 충분한 캐패시턴스를 얻을 수 있는 반도체 소자의 캐패시터의 제조방법을 제공하는데 그목적이 있다.

상기 목적을 달성하기 위하여 본 발명은 실리콘 기판상에 게이트 신화막과 게이트를 형성하는 공정과, 기판내에 불순물 영역을 형성하는 공정과, 기판전면에 층간 절연막과 제1절연막을 순차 형성하는 공정과, 불순물 영역상부의 층간 절연막과 제1절연막을 식각하여 캐패시터 콘택을 형성하는 공정과, 캐패시터콘택이 매립되도록 다결정실리콘막을 증착하는 공정과, 다결정 실리콘막상에 제2 절연막을 형성하는 것을 공정과, 제3절연막을 식각하여 불순물 영역상부에 남겨두고 이어서 제1다결정 실리콘막을 일정두께만큼 식각하는 공정과, 제2절연막과 제1다결정 실리콘막의 측벽에 제1스페이서를 형성하는 공정과, 제1스페이서의 측벽에 제2스페이서를 형성하고 노출된 다결정 실리콘막을 제1절연막이 노출될 때까지 식각하는 공정과, 제1스페이서 및 제2절연막을 식각하여 다결정 실리콘막과 제2스페이서로 된 스토리지 노드를 형성하는 공정과, 스토리지의 표면상에 유전체막을 형성하는 공정과, 유전체막에 플레이트 노드를 형성하는 공정을 포함하는 반도체 소자의 캐패시터의 제조방법을 제공하는 것을 특징으로 한다.

이하 본 발명의 실시예를 첨가된 도면에 의거하여 상세히 설명한다.

제1도는(a)-(f)는 본 발명의 실시예에 따른 캐패시터의 제조공정을 도시한 것이다.

제1도(a)를 참조하면 실리콘 기판(11)의 필드영역상에 통상의 필드산화공정으로 필드 산화막(12)을 형성하고 기판(11)의 활성영역상에 게이트 산화막(13)과 게이트(14)를 순차 형성한다.

이어서 기판의 활성영역으로 불순물을 이온주입하여 불순물 영역(15)을 형성하고 게이트 (14) 양측에 스페이서(16)를 형성한 후 기판전면에 층간 절연막(17)과 제1절연막(18) 및 제2절연막(19)을 순차 형성한다.

제1절연막(18)은 평탄화 특성이 우수한 평탄작용 절연막이고 제2절연막(19)은 박막의 절연막이다.

제1도는 (b)와 같이, 불순물 영역(15)상부의 충간 절연막(17)과 제1절연막(18) 및 제2절연막(19)을 식각하여 캐패시터 콘택(20)을 형성한다. 제1도는(c)와 같이 캐패시터 콘택(20)이 매립되도록 제1다 결정실리콘막(21)을 두껍게 증착하고 그 위에 감광막(22)을 도포하고 사진식각하여 다결정 실리콘막(21)중 불순물 영역(15)상부의 표면을 노출시킨다.

제1도(d)와 같이 감광막(22)을 마스크로 하여 제1다결정 실리콘막(21)의 노출된 부분을 일정 두께로 건식식각하여 불순물 영역(15)상부의 다결정 실리콘막(21)에 리세스부(21')를 형성한다. 남아있는 감광막(22)을 식각하여 제거한다.

제1도(e)와 같이, 다결정 실리콘막(21)상에 다결정 실리콘막(21)의 리세스부(21')가 매립되도록 제3절연막(23)을 형성한다.

이때, 제3절연막(23)은 평탄화특성이 우수한 평탄화용 절연막이다.

제3절연막(23)상에 김광막(24)을 도포하고 사진식각하여 다결정 실리콘막(21)의 리세스부(21')상부에 남겨둔다.

제1도는(f)와 같이, 감광막(24)을 마스크로 하여 제3절연막(23)을 식각한 후 이어서 제1다결정 실리콘막(21)을 일정두께로 식각한다.

제1도는(g)와 같이 감광막(24)을 제거한 후 기판전면에 제4절연막(25)을 형성한다. 이어서 제1도(h)와 같이 제4절연막(25)을 전면 건식식각하여 제2절연막(25)과 제1다결정 실리콘막(21)의 측벽에 절연막으로 된 제1스페이서(26)을 형성한다.

제1도(i)와 같이 제2다결정 실리콘막(27)을 기판전면에 증착하고 제1도(j)와 같이 제2다결정 실리콘막(27)을 전면 건식식각하여 제1 스페이서(26)의 측벽에 다결정 실리콘막으로 된 제2스페이서 (28)을 형성하고 이어서 노출된 제1다결정 실리콘막 (21)을 식각하여 제2절연막(19)을 노출시킨다.

제1도(k)와 같이 평탄화용 제3절연막(23)과 절연막으로 된 제1스페이서(26)을 식각하여 제1다결정 실리콘막(21)과 제2스페이서(28)로 이루어진 캐패시터의 스토리지 노드를 형성한다.

제1도(l)와 같이 최정적으로 캐패시터 유전체막(29)와 다결정 실리콘막으로 된 플레이트 노드(30)를 형성하여 본 발명의 실시예로 따른 반도체 소자의 캐패시터가 얻어진다.

상기한 바와 같은 본 발명에 따르면 스토리지 노드가 리세스부가 형성된 제1다 결정 실리콘막과 제1다결정 실리콘막과 일정간결을 두고 연결된 다결정 실리콘막으로된 스페이서로 이루어져 캐패시터의 표면적이 증대되고 이에 따라 캐패시터를 증가시킬 수 있는 이점이 있다.

Claims (5)

1. 실리콘 기판상에 게이트 산화막과 게이트를 형성하는 공정과, 기판내에 불순물 영역을 형성하는 공정과, 기판전면에 층간 절연막과 제 1절연막을 순차 형성하는 공정과, 불순물 영역상부의 층간 절연막과 제1절연막을 식각하여 캐패시터 콘택을 형성하는 공정과, 캐패시터 콘택이 매립되도록 다결정실리콘막을 증착하는 공정과, 다결정 실리콘막상에 제2절연막을 형성하는 것을 공정과, 제3절연막을 식각하여 불순물 영역상부에 남겨두고 이어서 제1다결정 실리콘막을 일정두께만큼 식각하는 공정과, 제2절연막과 제1다결정 실리콘막의 측벽에 제1스페이서를 형성하는 공정과, 제1스페이서의 측벽에 제2스페이서를 형성하고 노출된 다결정 실리콘막을 제1절연막이 노출될 때 가지 식각하는 공정과, 제1스페이서 및 제2절연막을 식각하여 다결정 실리콘막과 제2스페이서로 된 스토리지 노드를 형성하는 공정과, 스토리의 표면상에 유전체막을 형성하는 공정과, 유전체막상에 플레이트 노드를 형성하는 공정을 포함하는 것릉 특징으로 반도체 소자의 캐패시터의 제조방법.
2. 제1항에 있어서 제1절연막상에 박막의 절연막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터의 제조방법.
3. 제1항에 있어서 다결정 실리콘막을 증착한 후 불순물 영역상부의 일부분을 건식식각하여 리세스부를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터의 제조방법.
4. 제1항에 있어서 제1스페이서는 절연막으로 된 것을 특징으로 하는 반도체 소자의 캐패시터의 제조방법.
5. 제1항에 있어서 제2스페이서는 다결정 실리콘막으로 된 것을 특징으로 하는 반도체 소자의 캐패시터의 제조방법.