JPH07153850A - 半導体素子のスタックキャパシタ形成方法 - Google Patents
半導体素子のスタックキャパシタ形成方法Info
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- JPH07153850A JPH07153850A JP6098774A JP9877494A JPH07153850A JP H07153850 A JPH07153850 A JP H07153850A JP 6098774 A JP6098774 A JP 6098774A JP 9877494 A JP9877494 A JP 9877494A JP H07153850 A JPH07153850 A JP H07153850A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】限定されたキャパシタの有効面積でキャパシタ
の容量を増大させ、半導体素子の記憶能力を向上させた
スタックキャパシタを形成する方法。 【構成】電荷貯蔵電極用第１ポリシリコン層１１を蒸着
し、第２酸化膜１０が露出しない程度に部分エッチング
する段階と、この上部に第３酸化膜１２を蒸着し、第１
ポリシリコン層１１に溝１８が形成できるように露出し
た第３酸化膜１２および第１ポリシリコン層１１を連続
エッチングする段階と、全体構造の上部に電荷貯蔵電極
用第２ポリシリコン層１４を蒸着してからエッチングし
パターン化された第１ポリシリコン層１１および第３酸
化膜１２の両側壁と溝１８の内側壁にスペーサ１４ａを
形成する段階と、第３酸化膜１２と第２酸化膜１０をエ
ッチング工程で除去したのち、第１ポリシリコン層１１
とスペーサ１４ａから形成された電荷貯蔵電極１９表面
に誘電体膜１５を形成し、全体構造の上部にプレート電
極２０を形成する。
の容量を増大させ、半導体素子の記憶能力を向上させた
スタックキャパシタを形成する方法。 【構成】電荷貯蔵電極用第１ポリシリコン層１１を蒸着
し、第２酸化膜１０が露出しない程度に部分エッチング
する段階と、この上部に第３酸化膜１２を蒸着し、第１
ポリシリコン層１１に溝１８が形成できるように露出し
た第３酸化膜１２および第１ポリシリコン層１１を連続
エッチングする段階と、全体構造の上部に電荷貯蔵電極
用第２ポリシリコン層１４を蒸着してからエッチングし
パターン化された第１ポリシリコン層１１および第３酸
化膜１２の両側壁と溝１８の内側壁にスペーサ１４ａを
形成する段階と、第３酸化膜１２と第２酸化膜１０をエ
ッチング工程で除去したのち、第１ポリシリコン層１１
とスペーサ１４ａから形成された電荷貯蔵電極１９表面
に誘電体膜１５を形成し、全体構造の上部にプレート電
極２０を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子のスタックキ
ャパシタ形成方法に関するもので、特に電荷貯蔵電極用
ポリシリコン層を平坦化したのち溝を形成しキャパシタ
の容量を大きくするようにした半導体素子のスタックキ
ャパシタを形成する方法に関するものである。
ャパシタ形成方法に関するもので、特に電荷貯蔵電極用
ポリシリコン層を平坦化したのち溝を形成しキャパシタ
の容量を大きくするようにした半導体素子のスタックキ
ャパシタを形成する方法に関するものである。
【０００２】
【従来の技術】一般的に、半導体素子が超高集積化され
ていくのにつれて半導体素子のキャパシタの有効面積も
また減少しなければならない。よって、制限された有効
面積で最大限の容量を有するキャパシタを製造しなけれ
ばならない。
ていくのにつれて半導体素子のキャパシタの有効面積も
また減少しなければならない。よって、制限された有効
面積で最大限の容量を有するキャパシタを製造しなけれ
ばならない。
【０００３】
【発明が解決しようとする課題】したがって、本発明は
限定されたキャパシタの有効面積でキャパシタの容量を
増大させ、半導体素子の記憶能力を向上させることがで
きるように半導体素子のスタックキャパシタを形成する
方法を提供するにその目的がある。
限定されたキャパシタの有効面積でキャパシタの容量を
増大させ、半導体素子の記憶能力を向上させることがで
きるように半導体素子のスタックキャパシタを形成する
方法を提供するにその目的がある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るための本発明はシリコン基板（１）上にフィールド酸
化膜（２），ゲート酸化膜（３），ゲート電極（４），
ソース及びドレイン電極（５），スペーサ酸化膜（６）
および絶縁膜（７）を形成したのち、全体構造の上部に
第１酸化膜（８），窒化膜（９）および第２酸化膜（１
０）を順次形成し、マスク工程によって予定された部分
に、コンタクトホール（１７）を形成したのち、全体構
造上部に電荷貯蔵電極用第１ポリシリコン層（１１）を
蒸着し平坦化させる段階と、第２酸化膜（１０）が露出
しないように上記第１ポリシリコン層（１１）を部分エ
ッチングする段階と、上記の部分エッチングされた第１
ポリシリコン層（１１）上部に第３酸化膜（１２）を蒸
着したのち、その上部に感光膜（１３）を塗布しパター
ン化した段階と、上記第２酸化膜（１０）が表れるとき
までエッチングし、第１ポリシリコン層（１１）に溝
（１８）が形成されるように露出した上記第３酸化膜
（１２）および上記第１ポリシリコン層（１１）を連続
エッチングする段階と、上記感光膜（１３）を除去し、
全体構造上部に電荷貯蔵電極用第２ポロシリコン層（１
４）を蒸着したのち上記パターン化された第１ポリシリ
コン層（１１）および第３酸化膜（１２）の両側壁と溝
（１８）の両側壁にスペーサ（１４ａ）を形成する段階
と、上記第３酸化膜（１２）と第２酸化膜（１０）を湿
式エッチング工程で除去しのち上記第１ポリシリコン層
（１１）とスペーサ（１４ａ）からされた電荷貯蔵電極
（１９）を形成する段階と、上記第１ポリシリコン層
（１４）とスペーサ（１４ａ）からなった電荷貯蔵電極
（１９）表面に誘電体膜（１５）を形成し、全体構造上
部にプレート電極（２０）を形成する段階から成ること
を特徴とする。
るための本発明はシリコン基板（１）上にフィールド酸
化膜（２），ゲート酸化膜（３），ゲート電極（４），
ソース及びドレイン電極（５），スペーサ酸化膜（６）
および絶縁膜（７）を形成したのち、全体構造の上部に
第１酸化膜（８），窒化膜（９）および第２酸化膜（１
０）を順次形成し、マスク工程によって予定された部分
に、コンタクトホール（１７）を形成したのち、全体構
造上部に電荷貯蔵電極用第１ポリシリコン層（１１）を
蒸着し平坦化させる段階と、第２酸化膜（１０）が露出
しないように上記第１ポリシリコン層（１１）を部分エ
ッチングする段階と、上記の部分エッチングされた第１
ポリシリコン層（１１）上部に第３酸化膜（１２）を蒸
着したのち、その上部に感光膜（１３）を塗布しパター
ン化した段階と、上記第２酸化膜（１０）が表れるとき
までエッチングし、第１ポリシリコン層（１１）に溝
（１８）が形成されるように露出した上記第３酸化膜
（１２）および上記第１ポリシリコン層（１１）を連続
エッチングする段階と、上記感光膜（１３）を除去し、
全体構造上部に電荷貯蔵電極用第２ポロシリコン層（１
４）を蒸着したのち上記パターン化された第１ポリシリ
コン層（１１）および第３酸化膜（１２）の両側壁と溝
（１８）の両側壁にスペーサ（１４ａ）を形成する段階
と、上記第３酸化膜（１２）と第２酸化膜（１０）を湿
式エッチング工程で除去しのち上記第１ポリシリコン層
（１１）とスペーサ（１４ａ）からされた電荷貯蔵電極
（１９）を形成する段階と、上記第１ポリシリコン層
（１４）とスペーサ（１４ａ）からなった電荷貯蔵電極
（１９）表面に誘電体膜（１５）を形成し、全体構造上
部にプレート電極（２０）を形成する段階から成ること
を特徴とする。
【０００５】
【実施例】以下、本発明を添付された図面を参照し詳細
に説明することにする。
に説明することにする。
【０００６】図１Ａないし図１Ｆは本発明による半導体
素子のスタックキャパシタを形成する段階を示す断面図
である。
素子のスタックキャパシタを形成する段階を示す断面図
である。
【０００７】図１Ａはシリコン基板（１）上にフィール
ド酸化膜（２），ゲート酸化膜（３），ゲート電極
（４），ソースおよびドレイン電極（５），スペーサ酸
化膜（６）および絶縁膜（７）を公知の技術で順次形成
し所定のトランジスタを構成したのち、全体構造上部に
第１酸化膜（８）、窒化膜（９）および第２酸化膜（１
０）を順次形成したのちマスク工程で予定された部分に
コンタクトホール（１７）を形成した状態を示したもの
である。
ド酸化膜（２），ゲート酸化膜（３），ゲート電極
（４），ソースおよびドレイン電極（５），スペーサ酸
化膜（６）および絶縁膜（７）を公知の技術で順次形成
し所定のトランジスタを構成したのち、全体構造上部に
第１酸化膜（８）、窒化膜（９）および第２酸化膜（１
０）を順次形成したのちマスク工程で予定された部分に
コンタクトホール（１７）を形成した状態を示したもの
である。
【０００８】図１Ｂは上記の図１Ａの全体構造上部に電
荷貯蔵電極用第１ポリシリコン層（１１）を公知の技術
で蒸着したのち平坦化させた状態を示したものである。
荷貯蔵電極用第１ポリシリコン層（１１）を公知の技術
で蒸着したのち平坦化させた状態を示したものである。
【０００９】図１Ｃは上記の図１Ａからコンタクトホー
ル（１７）の形成時用いたマスクと反対のパターンを有
する逆マスクを用いて下部の第２酸化膜（１０）が露出
ない程度に上記の第１ポリシリコン層（１１）をエッチ
ングしたものを示したものである。
ル（１７）の形成時用いたマスクと反対のパターンを有
する逆マスクを用いて下部の第２酸化膜（１０）が露出
ない程度に上記の第１ポリシリコン層（１１）をエッチ
ングしたものを示したものである。
【００１０】図１Ｄは上記の部分エッチングされた第１
ポリシリコン層（１１）の上部に第３酸化膜（１２）を
蒸着し、その上部に感光膜（１３）を塗布しパターン化
したのち、露出する上記第３酸化膜（１２）および上記
第１ポリシリコン層（１１）を第２酸化膜（１０）が表
れる時まで乾式エッチング工程によって除去した状態を
示す。この際、第１ポリシリコン層（１１）の中央部分
に溝（１８）が形成される。
ポリシリコン層（１１）の上部に第３酸化膜（１２）を
蒸着し、その上部に感光膜（１３）を塗布しパターン化
したのち、露出する上記第３酸化膜（１２）および上記
第１ポリシリコン層（１１）を第２酸化膜（１０）が表
れる時まで乾式エッチング工程によって除去した状態を
示す。この際、第１ポリシリコン層（１１）の中央部分
に溝（１８）が形成される。
【００１１】図１Ｅは上記感光膜（１３）を除去したの
ち全体構造上部に電荷貯蔵電極用第２ポリシリコン層
（１４）を蒸着したのち非等方性エッチング工程で上記
パターン化された第１ポリシリコン層（１１）および第
３酸化膜（１２）の両側面と溝（１８）の内側面にスペ
ーサポリシリコン層（１４ａ）を形成した状態を示した
ものである。
ち全体構造上部に電荷貯蔵電極用第２ポリシリコン層
（１４）を蒸着したのち非等方性エッチング工程で上記
パターン化された第１ポリシリコン層（１１）および第
３酸化膜（１２）の両側面と溝（１８）の内側面にスペ
ーサポリシリコン層（１４ａ）を形成した状態を示した
ものである。
【００１２】図１Ｆは上記パターン化された第３酸化膜
（１２）と第２酸化膜（１０）を湿式エッチング工程で
除去したのち上記第１ポリシリコン層（１１）とスペー
サポリシリコン層（１４ａ）から成された電荷貯蔵電極
（１９）表面に誘電体膜（１５）を形成し、全体構造上
部に第３ポリシリコン層（１６）を蒸着しプレート電極
（２０）を形成した状態を示したものである。この際上
記の湿式エッチング工程時窒化膜（９）はエッチング停
止層の役割をする。
（１２）と第２酸化膜（１０）を湿式エッチング工程で
除去したのち上記第１ポリシリコン層（１１）とスペー
サポリシリコン層（１４ａ）から成された電荷貯蔵電極
（１９）表面に誘電体膜（１５）を形成し、全体構造上
部に第３ポリシリコン層（１６）を蒸着しプレート電極
（２０）を形成した状態を示したものである。この際上
記の湿式エッチング工程時窒化膜（９）はエッチング停
止層の役割をする。
【００１３】
【発明の効果】上述したように本発明によれば限定され
た面積でキャパシタの容量を大きくすることによって半
導体素子の記憶能力を向上させることができる。
た面積でキャパシタの容量を大きくすることによって半
導体素子の記憶能力を向上させることができる。
【図１】本発明による半導体素子のクタックキャパシタ
を形成する各段階を示す半導体素子の断面図である。
を形成する各段階を示す半導体素子の断面図である。
１ シリコン基板 ２ フィール
ド酸化膜 ３ ゲート酸化膜 ４ ゲート電
極 ５ ソースおよびドレイン電極 ６ スペーサ酸化膜 ７ 絶縁膜 ８ 第１酸化膜 ９ 窒化膜 10 第２酸化膜 11 第１ポリ
シリコン層 12 第３酸化膜 13 感光膜 14 第２ポリシリコン層 14a スペーサ
ポリシリコン層 15 誘電体膜 16 第３ポリ
シリコン層 17 コンタクトホール 18 溝 19 電荷貯蔵電極 20 プレート
電極
ド酸化膜 ３ ゲート酸化膜 ４ ゲート電
極 ５ ソースおよびドレイン電極 ６ スペーサ酸化膜 ７ 絶縁膜 ８ 第１酸化膜 ９ 窒化膜 10 第２酸化膜 11 第１ポリ
シリコン層 12 第３酸化膜 13 感光膜 14 第２ポリシリコン層 14a スペーサ
ポリシリコン層 15 誘電体膜 16 第３ポリ
シリコン層 17 コンタクトホール 18 溝 19 電荷貯蔵電極 20 プレート
電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822
Claims (5)
- 【請求項１】半導体素子のスタックキャパシタ形成方法
において、 シリコン基板（１）上にフィールド酸化膜（２），ゲー
ト酸化膜（３），ゲート電極（４），ソースおよびドレ
イン電極（５），スペーサ酸化膜（６）および絶縁膜
（７）を形成したのち、全体構造の上部に第１酸化膜
（８），窒化膜（９）および第２酸化膜（１０）を順次
形成し、マスク工程によって予定された部分にコンタク
トホール（１７）を形成したのち、全体構造の上部に電
荷貯蔵電極用第１ポリシリコン層（１１）を蒸着し平坦
化させる段階と、 前記第２酸化膜（１０）が露出しない程度に前記第１ポ
リシリコン層（１１）を部分エッチングする段階と、 前記の部分エッチングした第１ポリシリコン層（１１）
の上部に第３酸化膜（１２）を蒸着したのちその上部に
感光膜（１３）を塗布しパターン化する段階と、 前記第１ポリシリコン層（１１）に溝（１８）が形成で
きるように露出した前記第３酸化膜（１２）および前記
第１ポリシリコン層（１１）を連続エッチングする段階
と、 前記の感光膜（１３）を除去したのち全体構造の上部に
電荷貯蔵電極用第２ポリシリコン層（１４）を蒸着して
からエッチングし前記のパターン化された第１ポリシリ
コン層（１１）および第３酸化膜（１２）の両側壁と溝
（１８）の内側壁にスペーサ（１４ａ）を形成する段階
と、 前記第３酸化膜（１２）と第２酸化膜（１０）をエッチ
ング工程で除去したのち、前記第１ポリシリコン層（１
１）とスペーサ（１４ａ）から形成された電荷貯蔵電極
（１９）表面に誘電体膜（１５）を形成し、全体構造の
上部にプレート電極（２０）を形成する段階から成され
ることを特徴とする半導体素子のスタックキャパシタの
形成方法。 - 【請求項２】第１項において、前記の第１ポリシリコン
層（１１）を部分エッングした時用いられるマスクは前
記のコンタクトホールの形成時に用いられたマスクと反
対のパターンを有する逆マスクであることを特徴とする
半導体素子のスタックキャパシタの形成方法。 - 【請求項３】第１項において、前記の感光膜（１３）の
パターンによって露出する前記第３酸化膜（１２）およ
び前記の第１ポリシリコン層（１１）は乾式エッチング
工程によってエッチングされることを特徴とする半導体
素子のスタックキャパシタの形成方法。 - 【請求項４】第１項において、前記スペーサ（１４ａ）
は非等方性エッチング工程によって形成れることを特徴
とする半導体素子のスタックキャパシタの形成方法。 - 【請求項５】第１項において、前記誘電体膜（１５）お
よびプレート電極（２０）を形成するために前記第３酸
化膜（１２）と第２酸化膜（１０）は湿式エッチング工
程によって除去されることを特徴とする半導体素子のス
タックキャパシタの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93-8193 | 1993-05-13 | ||
| KR1019930008193A KR100199351B1 (ko) | 1993-05-13 | 1993-05-13 | 반도체 소자의 스택 캐패시터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153850A true JPH07153850A (ja) | 1995-06-16 |
| JP2751001B2 JP2751001B2 (ja) | 1998-05-18 |
Family
ID=19355338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6098774A Expired - Fee Related JP2751001B2 (ja) | 1993-05-13 | 1994-05-12 | 半導体素子のスタックキャパシタ形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5444010A (ja) |
| JP (1) | JP2751001B2 (ja) |
| KR (1) | KR100199351B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730077A (ja) * | 1993-06-23 | 1995-01-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100271786B1 (ko) * | 1993-08-21 | 2000-11-15 | 김영환 | 반도체 장치의 캐패시터 전극 제조 방법 |
| US6218237B1 (en) | 1996-01-03 | 2001-04-17 | Micron Technology, Inc. | Method of forming a capacitor |
| US5554557A (en) * | 1996-02-02 | 1996-09-10 | Vanguard International Semiconductor Corp. | Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell |
| US5856220A (en) * | 1996-02-08 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a double wall tub shaped capacitor |
| US5888863A (en) * | 1996-05-16 | 1999-03-30 | Vanguard International Semiconductor Corporation | Method to fabricate capacitors in memory circuits |
| GB2321774A (en) * | 1996-08-16 | 1998-08-05 | United Microelectronics Corp | Stacked capacitor |
| KR100448858B1 (ko) * | 1997-12-31 | 2004-12-29 | 주식회사 하이닉스반도체 | 반도체소자의캐패시터제조방법 |
| TW386306B (en) * | 1998-03-09 | 2000-04-01 | Mosel Vitelic Inc | Process for increasing surface area of capacitance and structure of such a capacitance |
| US6107139A (en) * | 1998-07-17 | 2000-08-22 | Worldwide Semiconductor Manufacturing Corporation | Method for making a mushroom shaped DRAM capacitor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0260453A (ja) * | 1988-08-25 | 1990-02-28 | Nippon Denso Co Ltd | ロータリソレノイド |
| US5084405A (en) * | 1991-06-07 | 1992-01-28 | Micron Technology, Inc. | Process to fabricate a double ring stacked cell structure |
-
1993
- 1993-05-13 KR KR1019930008193A patent/KR100199351B1/ko not_active IP Right Cessation
-
1994
- 1994-05-12 JP JP6098774A patent/JP2751001B2/ja not_active Expired - Fee Related
- 1994-05-13 US US08/242,398 patent/US5444010A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2751001B2 (ja) | 1998-05-18 |
| US5444010A (en) | 1995-08-22 |
| KR100199351B1 (ko) | 1999-06-15 |
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