JP2689682B2 - 半導体メモリセルの製造方法 - Google Patents
半導体メモリセルの製造方法Info
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１トランジスタ・１キャパシタ型の半導体メ
モリセルの製造方法に関する。
モリセルの製造方法に関する。
MOSダイナミックスメモリは、1970年の1Kビット・ダ
イナミック・ランダム・アクセス・メモリの発売を出発
点として、以後３年に４倍の割合で大規模化がなされ、
そのメモリセルの面積は一世代毎に0.3〜0.4倍づつ縮小
されてきた。メモリセルを縮小してもソフトエラー耐性
は低下させないという観点から、セル容量の確保が重要
な問題になっている。
イナミック・ランダム・アクセス・メモリの発売を出発
点として、以後３年に４倍の割合で大規模化がなされ、
そのメモリセルの面積は一世代毎に0.3〜0.4倍づつ縮小
されてきた。メモリセルを縮小してもソフトエラー耐性
は低下させないという観点から、セル容量の確保が重要
な問題になっている。
この問題を解決する方法の１つに、1985 アイ イー
イー イー インターナショナル ソリッドステート
サーキッツ コンファレンス ダイジェスト オブ
テクニカル ペーパーズ（1985 IEEE International So
lid−State Cicuits Digest of tecnical papers）250
ページで述べられている方法がある。
イー イー インターナショナル ソリッドステート
サーキッツ コンファレンス ダイジェスト オブ
テクニカル ペーパーズ（1985 IEEE International So
lid−State Cicuits Digest of tecnical papers）250
ページで述べられている方法がある。
この方法では第３図に示すように、Ｐ型シリコン基板
１のシリコン酸化膜２で囲われた領域に形成されたゲー
ト酸化膜3,ゲート電極4,N型ソース・ドレイン領域5,5a
からなるMOSトランジスタのゲート電極４上に、第１層
間絶縁膜６に設けられたコンタクト孔を介してＮ型ソー
ス・ドレイン領域5aと接続した蓄積電極となる第１導電
体膜７を延設することにより、蓄積電極の上面のみなら
ず側面，曲面も有効な容量部面積として利用し、セル面
積の増大を抑えながら容量を確保している。この容量部
は、蓄積電極となる第１導電体膜7,第１導電体膜７表面
に形成された容量絶縁膜9,および対向電極となるセルプ
レート10により構成される。また、容量部,MOSトランジ
スタ上に堆積された第２導電体膜11に設けられたコンタ
クト孔12を介して、Ｎ型ソース・ドレイン領域５にビッ
ト線13が接続されている。
１のシリコン酸化膜２で囲われた領域に形成されたゲー
ト酸化膜3,ゲート電極4,N型ソース・ドレイン領域5,5a
からなるMOSトランジスタのゲート電極４上に、第１層
間絶縁膜６に設けられたコンタクト孔を介してＮ型ソー
ス・ドレイン領域5aと接続した蓄積電極となる第１導電
体膜７を延設することにより、蓄積電極の上面のみなら
ず側面，曲面も有効な容量部面積として利用し、セル面
積の増大を抑えながら容量を確保している。この容量部
は、蓄積電極となる第１導電体膜7,第１導電体膜７表面
に形成された容量絶縁膜9,および対向電極となるセルプ
レート10により構成される。また、容量部,MOSトランジ
スタ上に堆積された第２導電体膜11に設けられたコンタ
クト孔12を介して、Ｎ型ソース・ドレイン領域５にビッ
ト線13が接続されている。
上述の構造でメモリ動作に必要な容量を確保し、かつ
セル面積を縮小することを考えると、蓄積電極（第１導
電体膜７）の側面の容量を増大させるため蓄積電極の厚
さを増やす必要がある。
セル面積を縮小することを考えると、蓄積電極（第１導
電体膜７）の側面の容量を増大させるため蓄積電極の厚
さを増やす必要がある。
しかし、そのような方法では、素子分離領域（シリコ
ン酸化膜２）,MOSトランジスタなどの下地形状を反映し
て形成されていた第１導電体膜７の凹凸曲面が平坦化さ
れ、所望の容量を確保が困難になる。
ン酸化膜２）,MOSトランジスタなどの下地形状を反映し
て形成されていた第１導電体膜７の凹凸曲面が平坦化さ
れ、所望の容量を確保が困難になる。
本発明の目的は、半導体メモリセルの面積を増大させ
ることなく、より大きな容量を確保することができる半
導体メモリセルの製造方法を提供することにある。
ることなく、より大きな容量を確保することができる半
導体メモリセルの製造方法を提供することにある。
本発明の半導体メモリセルの製造方法は、 半導体基板にMOSトランジスタを形成する工程と、 前記MOSトランジスタ上に層間絶縁膜を形成し、前記M
OSトランジスタの一方のソース・ドレイン領域上に位置
する層間絶縁膜に接続孔を形成する工程と、 前記層間絶縁膜および前記接続孔に第１導電体膜を形
成して前記MOSトランジスタの一方のソース・ドレイン
領域と第１導電体膜を電気的に接続する工程と、 前記第１導電体膜上の所定領域に、前記層間絶縁膜と
は異なる材料からなる所定形状の絶縁体膜を形成する工
程と、 絶縁体膜の直下以外の第１導電体膜を除去する工程
と、 第１導電体膜および絶縁体膜の側壁にのみ第２導電体
膜を形成する工程と、 絶縁体膜を除去する工程と、 第１導電体膜および第２導電体膜の表面に誘電体膜を
形成する工程と、 誘電体膜上に対向電極を形成する工程とを含んでい
る。
OSトランジスタの一方のソース・ドレイン領域上に位置
する層間絶縁膜に接続孔を形成する工程と、 前記層間絶縁膜および前記接続孔に第１導電体膜を形
成して前記MOSトランジスタの一方のソース・ドレイン
領域と第１導電体膜を電気的に接続する工程と、 前記第１導電体膜上の所定領域に、前記層間絶縁膜と
は異なる材料からなる所定形状の絶縁体膜を形成する工
程と、 絶縁体膜の直下以外の第１導電体膜を除去する工程
と、 第１導電体膜および絶縁体膜の側壁にのみ第２導電体
膜を形成する工程と、 絶縁体膜を除去する工程と、 第１導電体膜および第２導電体膜の表面に誘電体膜を
形成する工程と、 誘電体膜上に対向電極を形成する工程とを含んでい
る。
次に本発明について図面を参照して説明する。
第１図は本発明の製造方法によって形成される半導体
メモリセルの模式的断面図である。
メモリセルの模式的断面図である。
メモリセルは、MOSトランジスタと容量部とを有して
いる。MOSトランジスタは、Ｐ型シリコン基板１に形成
されたＮ型ソース・ドレイン領域5,5aと、ゲート酸化膜
３を介して積層されたゲート電極４とで構成され、ゲー
ト電極４は、第１層間絶縁膜６に埋め込まれ、第１層間
絶縁膜６に形成されたコンタクト孔12を通してビット線
13とＮ型ソース・ドレイン領域５が接続されている。
いる。MOSトランジスタは、Ｐ型シリコン基板１に形成
されたＮ型ソース・ドレイン領域5,5aと、ゲート酸化膜
３を介して積層されたゲート電極４とで構成され、ゲー
ト電極４は、第１層間絶縁膜６に埋め込まれ、第１層間
絶縁膜６に形成されたコンタクト孔12を通してビット線
13とＮ型ソース・ドレイン領域５が接続されている。
容量部は、Ｎ型ソース・ドレイン領域5aに接続された
第１導電体膜7,および第１導電体膜７の側壁に接続され
た中空で柱状の第２導電体膜８よりなる蓄積電極と、対
向電極であるところのセルプレート10と、両者を隔絶す
る誘電体膜であるところの容量絶縁膜９とからなる。
第１導電体膜7,および第１導電体膜７の側壁に接続され
た中空で柱状の第２導電体膜８よりなる蓄積電極と、対
向電極であるところのセルプレート10と、両者を隔絶す
る誘電体膜であるところの容量絶縁膜９とからなる。
セルプレート10とビット線13とは、第２層間絶縁膜11
で隔絶され、素子分離はシリコン基板１に形成されたシ
リコン酸化膜２によりなされている。
で隔絶され、素子分離はシリコン基板１に形成されたシ
リコン酸化膜２によりなされている。
第２図（ａ）〜（ｇ）は、第１図に示した本発明の一
実施例の製造方法を説明するための製造工程側の模式的
断面図である。
実施例の製造方法を説明するための製造工程側の模式的
断面図である。
まず、第２図（ａ）に示すように、面方位（100）の
Ｐ型シリコン基板１に熱酸化により約40nmのパッド酸化
膜を形成し、次に、CVD法によりシリコン窒化膜を約120
nmの厚さに堆積し、フォトリソグラフィ技術とドライエ
ッチング技術により、素子領域上にパッド酸化とシリコ
ン窒化膜が残るようにパターニングした後、熱酸化する
ことにより厚さ約600nmのシリコン酸化膜２を形成す
る。そして、シリコン窒化膜とパッド酸化膜とをウェッ
トエッチングで除去する。次に、950℃の酸化雰囲気中
で酸化して厚さ約20nmのゲート酸化膜３を形成する。CV
D法により多結晶シリコン膜を500nmの厚さに堆積し、通
常のフォトリソグラフィ技術とドライエッチング技術に
よりゲート電極４を形成する。
Ｐ型シリコン基板１に熱酸化により約40nmのパッド酸化
膜を形成し、次に、CVD法によりシリコン窒化膜を約120
nmの厚さに堆積し、フォトリソグラフィ技術とドライエ
ッチング技術により、素子領域上にパッド酸化とシリコ
ン窒化膜が残るようにパターニングした後、熱酸化する
ことにより厚さ約600nmのシリコン酸化膜２を形成す
る。そして、シリコン窒化膜とパッド酸化膜とをウェッ
トエッチングで除去する。次に、950℃の酸化雰囲気中
で酸化して厚さ約20nmのゲート酸化膜３を形成する。CV
D法により多結晶シリコン膜を500nmの厚さに堆積し、通
常のフォトリソグラフィ技術とドライエッチング技術に
よりゲート電極４を形成する。
次に、第２図（ｂ）に示すように、砒素を加速エネル
ギー100keV,ドーズ量５×1015cm-2で注入し、Ｎ型ソー
ス・ドレイン領域5,5aを形成する。次に、ウェットエッ
チングによりゲート電極４直下のゲート酸化膜３のみを
残して他を除去する。次に、CVD法によりシリコン酸化
膜を堆積し、これを第１層間絶縁膜６とする。
ギー100keV,ドーズ量５×1015cm-2で注入し、Ｎ型ソー
ス・ドレイン領域5,5aを形成する。次に、ウェットエッ
チングによりゲート電極４直下のゲート酸化膜３のみを
残して他を除去する。次に、CVD法によりシリコン酸化
膜を堆積し、これを第１層間絶縁膜６とする。
次に、第２図（ｃ）に示すように、Ｎ型ソース・ドレ
イン領域5a上の第１層間絶縁膜６の一部を通常のフォト
リソグラフィ技術とドライエッチング技術を用いて除去
し、CVD法により多結晶シリコンを堆積し、燐を熱拡散
することにより第１導電体膜７を形成する。続いて、CV
D法により所定膜厚のシリコン窒化膜を堆積し、絶縁体
膜14を形成する。
イン領域5a上の第１層間絶縁膜６の一部を通常のフォト
リソグラフィ技術とドライエッチング技術を用いて除去
し、CVD法により多結晶シリコンを堆積し、燐を熱拡散
することにより第１導電体膜７を形成する。続いて、CV
D法により所定膜厚のシリコン窒化膜を堆積し、絶縁体
膜14を形成する。
次に、フォトリソグラフィ技術とドライエッチング技
術を用いて所定領域のみに絶縁体膜14が残るように、第
２図（ｄ）に図示する形状に加工する。さらにこの絶縁
体膜14をドライエッチングのマスクとし、絶縁体膜14直
下の第１導電体膜７のみを残して他をエッチング除去す
る。しかる後に、CVD法により多結晶シリコンを堆積し
て燐を熱拡散することにより、第２図（ｅ）に示す第２
導電体膜８を得る。
術を用いて所定領域のみに絶縁体膜14が残るように、第
２図（ｄ）に図示する形状に加工する。さらにこの絶縁
体膜14をドライエッチングのマスクとし、絶縁体膜14直
下の第１導電体膜７のみを残して他をエッチング除去す
る。しかる後に、CVD法により多結晶シリコンを堆積し
て燐を熱拡散することにより、第２図（ｅ）に示す第２
導電体膜８を得る。
次に、ドライエッチング技術を用いて多結晶シリコン
を全面エッチバックすると、第１導電体膜７および絶縁
体膜14の側壁のみに第２導電体膜８が残り、他の部分は
除去される。ひき続き、ウェットエッチング法により絶
縁体膜14を除去すると、第２図（ｆ）に示す構造にな
る。
を全面エッチバックすると、第１導電体膜７および絶縁
体膜14の側壁のみに第２導電体膜８が残り、他の部分は
除去される。ひき続き、ウェットエッチング法により絶
縁体膜14を除去すると、第２図（ｆ）に示す構造にな
る。
次に、第２図（ｇ）に示すように、第１導電体膜７お
よび第２導電体膜８の表面を熱酸化してシリコン酸化膜
からなる誘電体膜であるところの容量絶縁膜９をこれら
の表面に形成した後、CVD法による多結晶シリコン膜の
堆積，熱拡散，パターニングを行なうことにより、対向
電極となるセルプレート10を形成する。
よび第２導電体膜８の表面を熱酸化してシリコン酸化膜
からなる誘電体膜であるところの容量絶縁膜９をこれら
の表面に形成した後、CVD法による多結晶シリコン膜の
堆積，熱拡散，パターニングを行なうことにより、対向
電極となるセルプレート10を形成する。
次に、CVD法によりシリコン酸化膜よりなる第２層間
絶縁膜11を堆積した後、コンタクト孔12をあけ、アルミ
ニウムでビット線13を形成することにより、第１図に示
した構造の半導体メモリセルが得られる。
絶縁膜11を堆積した後、コンタクト孔12をあけ、アルミ
ニウムでビット線13を形成することにより、第１図に示
した構造の半導体メモリセルが得られる。
なお、本実施例では容量絶縁膜としてシリコンの熱酸
化膜を用いたが、容量値を大きくすることと信頼性を高
めることを主目的として、シリコン酸化膜とシリコン窒
化膜のどちらか一方，あるいは両方を用いて１層〜３層
構造としてもよい。
化膜を用いたが、容量値を大きくすることと信頼性を高
めることを主目的として、シリコン酸化膜とシリコン窒
化膜のどちらか一方，あるいは両方を用いて１層〜３層
構造としてもよい。
以上説明したように本発明の製造方法によって得られ
る半導体メモリセルによれば、蓄積電極の構成要素とし
て、中空で柱状の導電体膜を用いるため、その内壁およ
び外壁を容量部として利用できるため、小さなセル面積
で大きな容量を確保することが可能となる。
る半導体メモリセルによれば、蓄積電極の構成要素とし
て、中空で柱状の導電体膜を用いるため、その内壁およ
び外壁を容量部として利用できるため、小さなセル面積
で大きな容量を確保することが可能となる。
第１図は本発明の製造方法によって形成される半導体メ
モリセルの半導体メモリセルの模式的断面図、第２図
（ａ）〜（ｇ）は第１図に示した一実施例の半導体メモ
リセルの製造方法を説明するための製造工程順の模式的
断面図、第３図は従来の半導体メモリセルの模式的断面
図である。 １……Ｐ型シリコン基板、２……シリコン酸化膜、３…
…ゲート酸化膜、４……ゲート電極、5,5a……Ｎ型ソー
ス・ドレイン領域、６……第１層間絶縁膜、７……第１
導電体膜、８……第２導電体膜、９……容量絶縁膜、10
……セルプレート、11……第２層間絶縁膜、12……コン
タクト孔、13……ビット線。
モリセルの半導体メモリセルの模式的断面図、第２図
（ａ）〜（ｇ）は第１図に示した一実施例の半導体メモ
リセルの製造方法を説明するための製造工程順の模式的
断面図、第３図は従来の半導体メモリセルの模式的断面
図である。 １……Ｐ型シリコン基板、２……シリコン酸化膜、３…
…ゲート酸化膜、４……ゲート電極、5,5a……Ｎ型ソー
ス・ドレイン領域、６……第１層間絶縁膜、７……第１
導電体膜、８……第２導電体膜、９……容量絶縁膜、10
……セルプレート、11……第２層間絶縁膜、12……コン
タクト孔、13……ビット線。
Claims (1)
- 【請求項１】半導体基板にMOSトランジスタを形成する
工程と、 前記MOSトランジスタ上に層間絶縁膜を形成し、前記MOS
トランジスタの一方のソース・ドレイン領域上に位置す
る層間絶縁膜に接続孔を形成する工程と、 前記層間絶縁膜および前記接続孔に第１導電体膜を形成
して前記MOSトランジスタの一方のソース・ドレイン領
域と第１導電体膜を電気的に接続する工程と、 前記第１導電体膜上の所定領域に、前記層間絶縁膜とは
異なる材料からなる所定形状の絶縁体膜を形成する工程
と、 前記絶縁体膜の直下以外の前記第１導電体膜を除去する
工程と、 前記第１導電体膜および前記絶縁体膜の側壁にのみ第２
導電体膜を形成する工程と、 前記絶縁体膜を除去する工程と、 前記第１導電体膜および前記第２導電体膜の表面に誘電
体膜を形成する工程と、 前記誘電体膜上に対向電極を形成する工程と、 を含むことを特徴とする請求項１記載の半導体メモリセ
ルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099679A JP2689682B2 (ja) | 1990-04-16 | 1990-04-16 | 半導体メモリセルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099679A JP2689682B2 (ja) | 1990-04-16 | 1990-04-16 | 半導体メモリセルの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9097085A Division JPH1050946A (ja) | 1997-04-15 | 1997-04-15 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03296263A JPH03296263A (ja) | 1991-12-26 |
| JP2689682B2 true JP2689682B2 (ja) | 1997-12-10 |
Family
ID=14253721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2099679A Expired - Lifetime JP2689682B2 (ja) | 1990-04-16 | 1990-04-16 | 半導体メモリセルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2689682B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2528731B2 (ja) * | 1990-01-26 | 1996-08-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JP2787646B2 (ja) * | 1992-11-27 | 1998-08-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR970007967B1 (en) * | 1994-05-11 | 1997-05-19 | Hyundai Electronics Ind | Fabrication method and semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248062A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | メモリセル |
| JP2645069B2 (ja) * | 1988-04-07 | 1997-08-25 | 富士通株式会社 | 半導体集積回路装置 |
-
1990
- 1990-04-16 JP JP2099679A patent/JP2689682B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03296263A (ja) | 1991-12-26 |
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