JP2787646B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より特定的には、コンタクトホールを有する絶
縁層を備えた半導体装置の製造方法に関する。
に関し、より特定的には、コンタクトホールを有する絶
縁層を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、コンピュータなどの情報機器の目
覚しい普及によって、半導体装置の需要が急速に拡大し
ている。さらに、機能的には大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに対
応して，半導体装置の高集積化、高速応答性および高信
頼性に関する技術開発がすすめられている。
覚しい普及によって、半導体装置の需要が急速に拡大し
ている。さらに、機能的には大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに対
応して，半導体装置の高集積化、高速応答性および高信
頼性に関する技術開発がすすめられている。
【０００３】半導体装置の高集積化の手段として，素子
や配線を層間絶縁膜を介して複数の層に形成した多層構
造を有する半導体装置が開発されている。このような多
層構造を有する半導体装置の場合、異なる層間の電気的
接続をとるために、層間絶縁膜に微細なコンタクトホー
ルを開口する必要がある。このコンタクトホールは、半
導体装置の集積度が高くなるにつれて、隣接する素子間
の狭いスペースに、より微細にかつ高精度に形成する必
要がある。
や配線を層間絶縁膜を介して複数の層に形成した多層構
造を有する半導体装置が開発されている。このような多
層構造を有する半導体装置の場合、異なる層間の電気的
接続をとるために、層間絶縁膜に微細なコンタクトホー
ルを開口する必要がある。このコンタクトホールは、半
導体装置の集積度が高くなるにつれて、隣接する素子間
の狭いスペースに、より微細にかつ高精度に形成する必
要がある。
【０００４】以下、従来のコンタクトホールの形成方法
の一例として，ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルアレイ
部のコンタクトホールの形成プロセスについて説明す
る。
の一例として，ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルアレイ
部のコンタクトホールの形成プロセスについて説明す
る。
【０００５】まず、このＤＲＡＭの概要について説明す
る。図１６１は、一般的なＤＲＡＭの構成を示すブロッ
ク図である。図１６１を参照して、ＤＲＡＭ１３５０
は、メモリセルアレイ１３５１、ロウアンドカラムアド
レスバッファ１３５２、ロウデコーダ１３５３、カラム
デコーダ１３５４、センスリフレッシュアンプ１３５
５、データインバッファ１３５６、データアウトバッフ
ァ１３５７およびクロックジェネレータ１３５８を含ん
でいる。メモリセルアレイ１３５１は記憶情報のデータ
信号を蓄積する役割をなす。ロウアンドカラムアドレス
バッファ１３５２は、単位記憶回路を構成するメモリセ
ルを選択するためのアドレス信号を外部から受ける役割
をなす。ロウデコーダ１３５３およびカラムデコーダ１
３５４はアドレス信号を解読することによってメモリセ
ルを指定する役割をなす。センスリフレッシュアンプ１
３５５は、指定されたメモリセルに蓄積された信号を増
幅して読出す役割をなす。データインバッファ１３５６
およびデータアウトバッファ１３５７は、データを入力
または出力する役割をなす。クロックジェネレータ１３
５８はクロック信号を発生する役割をなす。
る。図１６１は、一般的なＤＲＡＭの構成を示すブロッ
ク図である。図１６１を参照して、ＤＲＡＭ１３５０
は、メモリセルアレイ１３５１、ロウアンドカラムアド
レスバッファ１３５２、ロウデコーダ１３５３、カラム
デコーダ１３５４、センスリフレッシュアンプ１３５
５、データインバッファ１３５６、データアウトバッフ
ァ１３５７およびクロックジェネレータ１３５８を含ん
でいる。メモリセルアレイ１３５１は記憶情報のデータ
信号を蓄積する役割をなす。ロウアンドカラムアドレス
バッファ１３５２は、単位記憶回路を構成するメモリセ
ルを選択するためのアドレス信号を外部から受ける役割
をなす。ロウデコーダ１３５３およびカラムデコーダ１
３５４はアドレス信号を解読することによってメモリセ
ルを指定する役割をなす。センスリフレッシュアンプ１
３５５は、指定されたメモリセルに蓄積された信号を増
幅して読出す役割をなす。データインバッファ１３５６
およびデータアウトバッファ１３５７は、データを入力
または出力する役割をなす。クロックジェネレータ１３
５８はクロック信号を発生する役割をなす。
【０００６】このように構成されるＤＲＡＭの半導体チ
ップ上において、メモリセルアレイ１３５１は大きな面
積を占めている。また、このメモリセルアレイ１３５１
には、単位記憶情報を蓄積するためのメモリセルがマト
リックス状に複数個配列されて形成されている。
ップ上において、メモリセルアレイ１３５１は大きな面
積を占めている。また、このメモリセルアレイ１３５１
には、単位記憶情報を蓄積するためのメモリセルがマト
リックス状に複数個配列されて形成されている。
【０００７】次に、メモリセルアレイ１３５１を構成す
るメモリセルについて説明する。図１６２は、メモリセ
ルアレイ１３５１を構成するメモリセルの４ビット分の
等価回路図を示している。図１６２を参照して、メモリ
セルは、１個のＭＯＳトランジスタ１３１０とこれに接
続された１個のキャパシタ１３２０とから構成されてい
る。このトランジスタ１３１０のゲートはワード線１３
０７と電気的に接続されている。また、トランジスタ１
３１０のソースもしくはドレインのいずれか一方がビッ
ト線１３１７と電気的に接続されている。トランジスタ
１３１０のソースもしくはドレインのいずれか他方に
は、キャパシタ１３２０が接続されている。すなわち、
このメモリセルは１トランジスタ１キャパシタ型のメモ
リセルである。このタイプのメモリセルは、構造が簡単
なためメモリセルアレイの集積度を容易に向上でき、そ
れゆえ大容量のＤＲＡＭに広く用いられている。
るメモリセルについて説明する。図１６２は、メモリセ
ルアレイ１３５１を構成するメモリセルの４ビット分の
等価回路図を示している。図１６２を参照して、メモリ
セルは、１個のＭＯＳトランジスタ１３１０とこれに接
続された１個のキャパシタ１３２０とから構成されてい
る。このトランジスタ１３１０のゲートはワード線１３
０７と電気的に接続されている。また、トランジスタ１
３１０のソースもしくはドレインのいずれか一方がビッ
ト線１３１７と電気的に接続されている。トランジスタ
１３１０のソースもしくはドレインのいずれか他方に
は、キャパシタ１３２０が接続されている。すなわち、
このメモリセルは１トランジスタ１キャパシタ型のメモ
リセルである。このタイプのメモリセルは、構造が簡単
なためメモリセルアレイの集積度を容易に向上でき、そ
れゆえ大容量のＤＲＡＭに広く用いられている。
【０００８】次に、従来のコンタクトホールおよびその
製造方法について説明する。図１６３は、ＤＲＡＭのメ
モリセルアレイ部を示した部分平面図である。図１６３
を参照して、複数のワード線（ゲート電極）２０３ａ，
２０３ｂが所定の間隔を隔てて配列されている。また、
ワード線２０３ａ，２０３ｂと交差する方向にビット線
２０５が延びるように形成されている。素子形成領域２
０７は、ビット線２０５およびワード線２０３ａ，２０
３ｂと重なるように斜め方向に形成されている。素子形
成領域２０７には、キャパシタの下部電極を構成するス
トレージノード２０９が形成されている。ストレージノ
ード２０９は、コンタクトホール２１１を介して半導体
基板（図示せず）に直接コンタクトされている。また、
ビット線２０５は、コンタクトホール２１３を介して半
導体基板（図示せず）に直接コンタクトされている。
製造方法について説明する。図１６３は、ＤＲＡＭのメ
モリセルアレイ部を示した部分平面図である。図１６３
を参照して、複数のワード線（ゲート電極）２０３ａ，
２０３ｂが所定の間隔を隔てて配列されている。また、
ワード線２０３ａ，２０３ｂと交差する方向にビット線
２０５が延びるように形成されている。素子形成領域２
０７は、ビット線２０５およびワード線２０３ａ，２０
３ｂと重なるように斜め方向に形成されている。素子形
成領域２０７には、キャパシタの下部電極を構成するス
トレージノード２０９が形成されている。ストレージノ
ード２０９は、コンタクトホール２１１を介して半導体
基板（図示せず）に直接コンタクトされている。また、
ビット線２０５は、コンタクトホール２１３を介して半
導体基板（図示せず）に直接コンタクトされている。
【０００９】図１６４は、図１６３に示すメモリセル部
を矢印Ａ方向から切断した状態の断面図である。半導体
基板２０１には間を隔ててフィールド酸化膜２１５が形
成されている。シリコン基板２０１の主表面のうち、フ
ィールド酸化膜２１５間は素子形成領域２０７となって
いる。素子形成領域２０７には、不純物領域２１７ａ、
２１７ｂ、２１７ｃが間を隔てて形成されている。シリ
コン基板２０１の主表面の間を隔ててゲート電極２０３
ａ、２０３ｂが形成されている。ゲート電極２０３ａと
シリコン基板２０１との間にはゲート酸化膜２１９ａが
形成されている。ゲート電極２０３ｂとシリコン基板２
０１との間にはゲート酸化膜２１９ｂが形成されてい
る。ゲート電極２０３ａ、２０３ｂを覆うように絶縁膜
２２１が形成されている。絶縁膜２２１を覆うように、
シリコン基板２０１上にはＴＥＯＳ（Ｔｅｔｒａｅｔｈ
ｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜２２３が形成さ
れている。ＴＥＯＳ膜２２３には、不純物領域２１７ｂ
を露出させるコンタクトホール２１３が形成されてい
る。ＴＥＯＳ膜２２３上にはビット線２０５が形成され
ている。ビット線２０５は、コンタクトホール２１３を
介して不純物領域２１７ｂに電気的に接続されている。
を矢印Ａ方向から切断した状態の断面図である。半導体
基板２０１には間を隔ててフィールド酸化膜２１５が形
成されている。シリコン基板２０１の主表面のうち、フ
ィールド酸化膜２１５間は素子形成領域２０７となって
いる。素子形成領域２０７には、不純物領域２１７ａ、
２１７ｂ、２１７ｃが間を隔てて形成されている。シリ
コン基板２０１の主表面の間を隔ててゲート電極２０３
ａ、２０３ｂが形成されている。ゲート電極２０３ａと
シリコン基板２０１との間にはゲート酸化膜２１９ａが
形成されている。ゲート電極２０３ｂとシリコン基板２
０１との間にはゲート酸化膜２１９ｂが形成されてい
る。ゲート電極２０３ａ、２０３ｂを覆うように絶縁膜
２２１が形成されている。絶縁膜２２１を覆うように、
シリコン基板２０１上にはＴＥＯＳ（Ｔｅｔｒａｅｔｈ
ｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜２２３が形成さ
れている。ＴＥＯＳ膜２２３には、不純物領域２１７ｂ
を露出させるコンタクトホール２１３が形成されてい
る。ＴＥＯＳ膜２２３上にはビット線２０５が形成され
ている。ビット線２０５は、コンタクトホール２１３を
介して不純物領域２１７ｂに電気的に接続されている。
【００１０】図１６３に示す構造の製造方法を以下に説
明する。まず、図１６５を参照して、シリコン基板２０
１の主表面上の所定領域にＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて
素子分離のためのフィールド酸化膜２１５が形成され
る。シリコン基板２０１の主表面上に薄い酸化膜、多結
晶シリコン膜が順に形成され、これらをパターニングす
ることにより、ゲート電極２０３ａ、２０３ｂ、ゲート
酸化膜２１９ａ、２１９ｂが形成される。ゲート電極２
０３ａ、２０３ｂおよびフィールド酸化膜２１５をマス
クとしてシリコン基板２０１にイオン注入がなされ、比
較的低濃度の不純物領域２１７ａ、２１７ｂ、２１７ｃ
が形成される。ゲート電極２０３ａ、２０３ｂを覆うよ
うに絶縁膜２２１が形成される。この絶縁膜２２１など
をマスクとしてイオン注入が行なわれることにより、比
較的高濃度の不純物領域２１７ａ，２１７ｂ，２１７ｃ
が形成される。これにより、ＬＤＤ構造を有する不純物
領域２１７ａ，２１７ｂ，２１７ｃが形成される。
明する。まず、図１６５を参照して、シリコン基板２０
１の主表面上の所定領域にＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて
素子分離のためのフィールド酸化膜２１５が形成され
る。シリコン基板２０１の主表面上に薄い酸化膜、多結
晶シリコン膜が順に形成され、これらをパターニングす
ることにより、ゲート電極２０３ａ、２０３ｂ、ゲート
酸化膜２１９ａ、２１９ｂが形成される。ゲート電極２
０３ａ、２０３ｂおよびフィールド酸化膜２１５をマス
クとしてシリコン基板２０１にイオン注入がなされ、比
較的低濃度の不純物領域２１７ａ、２１７ｂ、２１７ｃ
が形成される。ゲート電極２０３ａ、２０３ｂを覆うよ
うに絶縁膜２２１が形成される。この絶縁膜２２１など
をマスクとしてイオン注入が行なわれることにより、比
較的高濃度の不純物領域２１７ａ，２１７ｂ，２１７ｃ
が形成される。これにより、ＬＤＤ構造を有する不純物
領域２１７ａ，２１７ｂ，２１７ｃが形成される。
【００１１】図１６６を参照して、シリコン基板２０１
の主表面全面にＴＥＯＳ膜２２３が形成される。ＴＥＯ
Ｓ膜２２３の表面２２３ａには、下地形状を反映して段
差が生じている。この上にビット線を形成すると、段差
が原因でビット線が断線することがある。これを防止す
るために次に説明する平坦化処理が行なわれる。図１６
７を参照して、ＴＥＯＳ膜２２３上にＳＯＧ（ｓｐｉｎ
ｏｎ ｇｌａｓｓ）膜２２５が形成される。ＳＯＧ膜
２２５は粘度が低い。したがってＳＯＧ膜２２５の表面
２２３ａは平坦となる。図１６８を参照して、ＳＯＧ膜
２２５およびＴＥＯＳ膜２２３からなる層がエッチバッ
クされる。これによりＴＥＯＳ膜２２３の表面２２３ａ
を平坦にすることができる。
の主表面全面にＴＥＯＳ膜２２３が形成される。ＴＥＯ
Ｓ膜２２３の表面２２３ａには、下地形状を反映して段
差が生じている。この上にビット線を形成すると、段差
が原因でビット線が断線することがある。これを防止す
るために次に説明する平坦化処理が行なわれる。図１６
７を参照して、ＴＥＯＳ膜２２３上にＳＯＧ（ｓｐｉｎ
ｏｎ ｇｌａｓｓ）膜２２５が形成される。ＳＯＧ膜
２２５は粘度が低い。したがってＳＯＧ膜２２５の表面
２２３ａは平坦となる。図１６８を参照して、ＳＯＧ膜
２２５およびＴＥＯＳ膜２２３からなる層がエッチバッ
クされる。これによりＴＥＯＳ膜２２３の表面２２３ａ
を平坦にすることができる。
【００１２】図１６９を参照して、ＴＥＯＳ膜２２３上
にレジスト２２７が形成される。レジスト２２７が露光
・現像され、レジスト２２７に孔部２２７ａが形成され
る。図１７０を参照して、レジスト２２７をマスクとし
てＴＥＯＳ膜２２３が選択的にエッチング除去され、不
純物領域２１７ｂに到達するコンタクトホール２１３が
形成される。レジスト２２７が除去される。そして図１
６４に示すように、ＴＥＯＳ膜２２３上にビット線２０
５が形成される。
にレジスト２２７が形成される。レジスト２２７が露光
・現像され、レジスト２２７に孔部２２７ａが形成され
る。図１７０を参照して、レジスト２２７をマスクとし
てＴＥＯＳ膜２２３が選択的にエッチング除去され、不
純物領域２１７ｂに到達するコンタクトホール２１３が
形成される。レジスト２２７が除去される。そして図１
６４に示すように、ＴＥＯＳ膜２２３上にビット線２０
５が形成される。
【００１３】次に、従来のコンタクトホールおよびその
製造方法が適用されるＤＲＡＭのメモリセルを従来の第
１、第２および第３の半導体記憶装置として、その構成
およびその製造方法について説明する。
製造方法が適用されるＤＲＡＭのメモリセルを従来の第
１、第２および第３の半導体記憶装置として、その構成
およびその製造方法について説明する。
【００１４】図１７１は、一般的なスタックトキャパシ
タを有する従来の第１の半導体記憶装置の構成を概略的
に示す断面図である。図１７１を参照して、メモリセル
は、１つのトランスファゲートトランジスタ１０１０と
１つのキャパシタ１４２０とから構成されている。
タを有する従来の第１の半導体記憶装置の構成を概略的
に示す断面図である。図１７１を参照して、メモリセル
は、１つのトランスファゲートトランジスタ１０１０と
１つのキャパシタ１４２０とから構成されている。
【００１５】トランスファゲートトランジスタ１０１０
は、１対のソース・ドレイン拡散領域１００９とゲート
酸化膜１００５とゲート電極１００７とを含んでいる。
シリコン基板１３０１の分離酸化膜３によって分離され
た領域には、１対のソース・ドレイン拡散領域１００９
が所定の距離を隔てて形成されている。このソース・ド
レイン拡散領域１００９は、相対的に低濃度の不純物領
域１００９ａと相対的に高濃度の不純物領域１００９ｂ
との２層よりなるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を有している。この１対のソース・
ドレイン拡散領域９に挟まれる領域上にはゲート酸化膜
１００５を介在してゲート電極（ワード線）１００７が
形成されている。このゲート電極１００７の表面上には
シリコン酸化物（ＳｉＯ2 ）よりなる絶縁膜１０１１が
形成されている。またこのゲート電極１００７と絶縁膜
１０１１の側壁を被覆するようにサイドウォール１０１
３が形成されている。
は、１対のソース・ドレイン拡散領域１００９とゲート
酸化膜１００５とゲート電極１００７とを含んでいる。
シリコン基板１３０１の分離酸化膜３によって分離され
た領域には、１対のソース・ドレイン拡散領域１００９
が所定の距離を隔てて形成されている。このソース・ド
レイン拡散領域１００９は、相対的に低濃度の不純物領
域１００９ａと相対的に高濃度の不純物領域１００９ｂ
との２層よりなるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造を有している。この１対のソース・
ドレイン拡散領域９に挟まれる領域上にはゲート酸化膜
１００５を介在してゲート電極（ワード線）１００７が
形成されている。このゲート電極１００７の表面上には
シリコン酸化物（ＳｉＯ2 ）よりなる絶縁膜１０１１が
形成されている。またこのゲート電極１００７と絶縁膜
１０１１の側壁を被覆するようにサイドウォール１０１
３が形成されている。
【００１６】トランスファゲートトランジスタ１０１０
を被覆するように薄いシリコン酸化膜１０１５がシリコ
ン基板１００１の表面全面に形成されている。この薄い
シリコン酸化膜１０１５には、コンタクトホール１０１
５ａが形成されている。このコンタクトホール１０１５
ａからは、１対のソースもしくはドレイン拡散領域１０
０９のいずれか一方の一部表面が露出している。コンタ
クトホール１０１５ａを通じてこのソース・ドレイン拡
散領域１００９と接するように埋込みビット線１０１７
が形成されている。この埋込みビット線１０１７を被覆
するようにシリコン基板１００１の表面全面には８００
０Å程度の厚みで層間絶縁膜１０１９が形成されてい
る。この層間絶縁膜１０１９の表面上には１００Å程度
の厚みでシリコン窒化膜（Ｓｉ3 Ｎ4 ）１０２１が形成
されている。このシリコン窒化膜１０２１、層間絶縁膜
１０１９およびシリコン酸化膜１０１５には、この３層
を突き抜けるコンタクトホール１４３５が形成されてい
る。このコンタクトホール１４３５からは、１対のソー
スもしくはドレイン拡散領域１００９のいずれか他方の
一部表面が露出している。このコンタクトホール１４３
５を通じてソース・ドレイン拡散領域１００９と電気的
に接続されるようにキャパシタ１４２０が形成されてい
る。
を被覆するように薄いシリコン酸化膜１０１５がシリコ
ン基板１００１の表面全面に形成されている。この薄い
シリコン酸化膜１０１５には、コンタクトホール１０１
５ａが形成されている。このコンタクトホール１０１５
ａからは、１対のソースもしくはドレイン拡散領域１０
０９のいずれか一方の一部表面が露出している。コンタ
クトホール１０１５ａを通じてこのソース・ドレイン拡
散領域１００９と接するように埋込みビット線１０１７
が形成されている。この埋込みビット線１０１７を被覆
するようにシリコン基板１００１の表面全面には８００
０Å程度の厚みで層間絶縁膜１０１９が形成されてい
る。この層間絶縁膜１０１９の表面上には１００Å程度
の厚みでシリコン窒化膜（Ｓｉ3 Ｎ4 ）１０２１が形成
されている。このシリコン窒化膜１０２１、層間絶縁膜
１０１９およびシリコン酸化膜１０１５には、この３層
を突き抜けるコンタクトホール１４３５が形成されてい
る。このコンタクトホール１４３５からは、１対のソー
スもしくはドレイン拡散領域１００９のいずれか他方の
一部表面が露出している。このコンタクトホール１４３
５を通じてソース・ドレイン拡散領域１００９と電気的
に接続されるようにキャパシタ１４２０が形成されてい
る。
【００１７】キャパシタ１４２０は、下部電極層（スト
レージノード）１４２３とキャパシタ誘電体膜１４２５
と上部電極層（セルプレート）１４２７とを含んでい
る。下部電極層１４２３は、不純物が導入された多結晶
シリコンよりなっている。下部電極層１４２３はコンタ
クトホール１４３５を通じてソース・ドレイン拡散領域
１００９と接するようにシリコン窒化膜１０２１の表面
上に形成されている。この下部電極層１４２３の表面を
被覆するようにキャパシタ誘電体膜１４２５が形成され
ている。またこのキャパシタ誘電体膜１４２５を介在し
て下部電極層１４２３の表面を被覆するように不純物が
導入された多結晶シリコン（Ｐｏｌｙ−Ｓｉ）よりなる
上部電極層１４２７が形成されている。このキャパシタ
１４２０を被覆するように絶縁膜１４２９が形成されて
いる。
レージノード）１４２３とキャパシタ誘電体膜１４２５
と上部電極層（セルプレート）１４２７とを含んでい
る。下部電極層１４２３は、不純物が導入された多結晶
シリコンよりなっている。下部電極層１４２３はコンタ
クトホール１４３５を通じてソース・ドレイン拡散領域
１００９と接するようにシリコン窒化膜１０２１の表面
上に形成されている。この下部電極層１４２３の表面を
被覆するようにキャパシタ誘電体膜１４２５が形成され
ている。またこのキャパシタ誘電体膜１４２５を介在し
て下部電極層１４２３の表面を被覆するように不純物が
導入された多結晶シリコン（Ｐｏｌｙ−Ｓｉ）よりなる
上部電極層１４２７が形成されている。このキャパシタ
１４２０を被覆するように絶縁膜１４２９が形成されて
いる。
【００１８】次に、図１７１に示す従来の第１の半導体
記憶装置の製造方法について説明する。
記憶装置の製造方法について説明する。
【００１９】図１７２〜図１８４は、従来の第１の半導
体記憶装置の製造方法を工程順に示す概略断面図であ
る。
体記憶装置の製造方法を工程順に示す概略断面図であ
る。
【００２０】まず図１７２を参照して、シリコン基板１
００１の表面に分離酸化膜１００３が形成される。シリ
コン基板１００１の表面全面に熱酸化法などによりゲー
ト酸化膜となるシリコン酸化膜１００５が形成される。
またシリコン基板１００１の表面全面に多結晶シリコン
膜１００７とシリコン酸化膜１０１１が順次、ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法などによって形成される。このシリコン酸化膜１
０１１の表面全面にフォトレジストが塗布され、露光処
理などにより所望の形状にパターニングされてレジスト
パターン１４３３ａとなる。このレジストパターン１４
３３ａをマスクとしてシリコン酸化膜１０１１および多
結晶シリコン膜１００７が順次エッチング除去される。
００１の表面に分離酸化膜１００３が形成される。シリ
コン基板１００１の表面全面に熱酸化法などによりゲー
ト酸化膜となるシリコン酸化膜１００５が形成される。
またシリコン基板１００１の表面全面に多結晶シリコン
膜１００７とシリコン酸化膜１０１１が順次、ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法などによって形成される。このシリコン酸化膜１
０１１の表面全面にフォトレジストが塗布され、露光処
理などにより所望の形状にパターニングされてレジスト
パターン１４３３ａとなる。このレジストパターン１４
３３ａをマスクとしてシリコン酸化膜１０１１および多
結晶シリコン膜１００７が順次エッチング除去される。
【００２１】図１７３を参照して、このエッチングによ
り、多結晶シリコンよりなるゲート電極１００７が所望
の形状に形成される。このゲート電極１００７、絶縁膜
１０１１、分離酸化膜１００３をマスクとしてシリコン
基板１００１の表面にイオン注入が施される。このイオ
ン注入により、ゲート電極１００７の下側領域を挟むよ
うにシリコン基板１００１の表面には相対的に低濃度の
不純物領域１００９ａが形成される。
り、多結晶シリコンよりなるゲート電極１００７が所望
の形状に形成される。このゲート電極１００７、絶縁膜
１０１１、分離酸化膜１００３をマスクとしてシリコン
基板１００１の表面にイオン注入が施される。このイオ
ン注入により、ゲート電極１００７の下側領域を挟むよ
うにシリコン基板１００１の表面には相対的に低濃度の
不純物領域１００９ａが形成される。
【００２２】図１７４を参照して、ゲート電極１００７
および絶縁膜１０１１とを被覆するようにシリコン基板
１００１の表面全面にシリコン酸化膜１０１３がほぼ均
一な厚みで形成される。この後、シリコン酸化膜１０１
３に異方性エッチングが施される。
および絶縁膜１０１１とを被覆するようにシリコン基板
１００１の表面全面にシリコン酸化膜１０１３がほぼ均
一な厚みで形成される。この後、シリコン酸化膜１０１
３に異方性エッチングが施される。
【００２３】図１７５を参照して、この異方性エッチン
グにより、ゲート電極１００７および絶縁膜１０１１の
側壁を被覆するようにサイドウォール１０１３が形成さ
れる。この後、ゲート電極１００７、絶縁膜１０１１、
サイドウォール１０１３および分離酸化膜１００３をマ
スクとしてシリコン基板１００１の表面にイオン注入が
施される。このイオン注入により、シリコン基板１００
１には相対的に低濃度の不純物領域１００９ａと接する
ように相対的に高濃度の不純物領域１００９ｂが形成さ
れる。この相対的に低濃度および高濃度の不純物領域１
００９ａ、１００９ｂによりＬＤＤ構造をなすソース・
ドレイン拡散領域１００９が形成される。またこの１対
のソース・ドレイン拡散領域１００９とゲート酸化膜１
００５とゲート電極１００７とによりトランスファゲー
トトランジスタ１０１０が形成される。
グにより、ゲート電極１００７および絶縁膜１０１１の
側壁を被覆するようにサイドウォール１０１３が形成さ
れる。この後、ゲート電極１００７、絶縁膜１０１１、
サイドウォール１０１３および分離酸化膜１００３をマ
スクとしてシリコン基板１００１の表面にイオン注入が
施される。このイオン注入により、シリコン基板１００
１には相対的に低濃度の不純物領域１００９ａと接する
ように相対的に高濃度の不純物領域１００９ｂが形成さ
れる。この相対的に低濃度および高濃度の不純物領域１
００９ａ、１００９ｂによりＬＤＤ構造をなすソース・
ドレイン拡散領域１００９が形成される。またこの１対
のソース・ドレイン拡散領域１００９とゲート酸化膜１
００５とゲート電極１００７とによりトランスファゲー
トトランジスタ１０１０が形成される。
【００２４】図１７６を参照して、トランスファゲート
トランジスタ１０１０を被覆するように薄いシリコン酸
化膜１０１５がシリコン基板１００１の表面全面に形成
される。この薄いシリコン酸化膜１０１５の表面全面に
フォトレジストが塗布され、露光処理などにより所望の
形状にパターニングされてレジストパターン１４３３ｂ
となる。このレジストパターン１４３３ｂをマスクとし
て薄いシリコン酸化膜１０１５にエッチングが施され
る。
トランジスタ１０１０を被覆するように薄いシリコン酸
化膜１０１５がシリコン基板１００１の表面全面に形成
される。この薄いシリコン酸化膜１０１５の表面全面に
フォトレジストが塗布され、露光処理などにより所望の
形状にパターニングされてレジストパターン１４３３ｂ
となる。このレジストパターン１４３３ｂをマスクとし
て薄いシリコン酸化膜１０１５にエッチングが施され
る。
【００２５】図１７７を参照して、このエッチングによ
り、薄いシリコン酸化膜１０１５には、１対のソースも
しくはドレイン拡散領域１００９のいずれか一方の表面
を露出するコンタクトホール１０１５ａが形成される。
このコンタクトホール１０１５ａを通じてソース・ドレ
イン拡散領域１００９と接するように薄いシリコン酸化
膜１０１５の表面上には多結晶シリコン膜１０１７が形
成される。またこの多結晶シリコン膜１０１７の表面上
にはシリコン酸化膜１０１９ａが形成される。
り、薄いシリコン酸化膜１０１５には、１対のソースも
しくはドレイン拡散領域１００９のいずれか一方の表面
を露出するコンタクトホール１０１５ａが形成される。
このコンタクトホール１０１５ａを通じてソース・ドレ
イン拡散領域１００９と接するように薄いシリコン酸化
膜１０１５の表面上には多結晶シリコン膜１０１７が形
成される。またこの多結晶シリコン膜１０１７の表面上
にはシリコン酸化膜１０１９ａが形成される。
【００２６】図１７８を参照して、写真製版、ＲＩＥ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などに
よりシリコン酸化膜１０１９ａと多結晶シリコン膜１０
１７とが順次エッチングされる。このエッチングによ
り、コンタクトホール１０１５ａを通じてソース・ドレ
イン拡散領域９と電気的に接続される埋込みビット線１
０１７が形成される。
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などに
よりシリコン酸化膜１０１９ａと多結晶シリコン膜１０
１７とが順次エッチングされる。このエッチングによ
り、コンタクトホール１０１５ａを通じてソース・ドレ
イン拡散領域９と電気的に接続される埋込みビット線１
０１７が形成される。
【００２７】図１７９を参照して、シリコン基板１００
１の全面にＣＶＤ法を用いてシリコン酸化膜１０１９ｂ
が形成される。このシリコン酸化膜１０１９ｂの表面上
にその表面が平坦化されたレジスト膜１０１９ｃが形成
される。このレジスト膜１０１９ｃは、ＳＯＧ（Ｓｐｉ
ｎ Ｏｎ Ｇｌａｓｓ）膜を塗布することによって形成
された膜であってもよい。この後、レジスト膜１０１９
ｃおよびシリコン酸化膜１０１９ｂが点線で示す位置ま
でエッチバックされる。
１の全面にＣＶＤ法を用いてシリコン酸化膜１０１９ｂ
が形成される。このシリコン酸化膜１０１９ｂの表面上
にその表面が平坦化されたレジスト膜１０１９ｃが形成
される。このレジスト膜１０１９ｃは、ＳＯＧ（Ｓｐｉ
ｎ Ｏｎ Ｇｌａｓｓ）膜を塗布することによって形成
された膜であってもよい。この後、レジスト膜１０１９
ｃおよびシリコン酸化膜１０１９ｂが点線で示す位置ま
でエッチバックされる。
【００２８】図１８０を参照して、このエッチバックに
より、その表面がほぼ平坦な層間絶縁膜１０１９が得ら
れる。この層間絶縁膜１０１９の表面上には１００Å程
度の厚みでシリコン窒化膜１０２１が形成される。
より、その表面がほぼ平坦な層間絶縁膜１０１９が得ら
れる。この層間絶縁膜１０１９の表面上には１００Å程
度の厚みでシリコン窒化膜１０２１が形成される。
【００２９】図１８１を参照して、シリコン窒化膜１０
２１の表面全面にフォトレジストが塗布され、露光処理
などにより所望の形状にパターニングされてレジストパ
ターン１４３３ｃが形成される。このレジストパターン
１４３３ｃをマスクとしてシリコン窒化膜１０２１、層
間絶縁膜１０１９およびシリコン酸化膜１０１５に順次
異方性エッチングが施される。これにより、１対のソー
スもしくはドレイン拡散領域のいずれか他方の表面を露
出させるコンタクトホール１４３５が形成される。この
後、レジストパターン１４３３ｃが除去される。
２１の表面全面にフォトレジストが塗布され、露光処理
などにより所望の形状にパターニングされてレジストパ
ターン１４３３ｃが形成される。このレジストパターン
１４３３ｃをマスクとしてシリコン窒化膜１０２１、層
間絶縁膜１０１９およびシリコン酸化膜１０１５に順次
異方性エッチングが施される。これにより、１対のソー
スもしくはドレイン拡散領域のいずれか他方の表面を露
出させるコンタクトホール１４３５が形成される。この
後、レジストパターン１４３３ｃが除去される。
【００３０】図１８２を参照して、コンタクトホール１
４３５を通じてソース・ドレイン拡散領域１００９と接
するようにシリコン窒化膜１０２１の表面上に多結晶シ
リコン膜１４２３が形成される。
４３５を通じてソース・ドレイン拡散領域１００９と接
するようにシリコン窒化膜１０２１の表面上に多結晶シ
リコン膜１４２３が形成される。
【００３１】図１８３を参照して、写真製版、ＲＩＥな
どにより多結晶シリコン膜１４２３が所望の形状にパタ
ーニングされ、ソース・ドレイン拡散領域１００９に電
気的に接続された下部電極層１４２３が形成される。
どにより多結晶シリコン膜１４２３が所望の形状にパタ
ーニングされ、ソース・ドレイン拡散領域１００９に電
気的に接続された下部電極層１４２３が形成される。
【００３２】図１８４を参照して、下部電極層１４２３
の表面を被覆するようにキャパシタ誘電体膜１４２５が
形成される。このキャパシタ誘電体膜１４２５を介在し
て下部電極層１４２３を被覆するように多結晶シリコン
よりなる上部電極層１４２７が形成される。この下部電
極層１４２３とキャパシタ誘電体膜１４２５と上部電極
層１４２７とによりキャパシタ１４２０が形成される。
キャパシタ１４２０を被覆するように絶縁膜１４２９が
形成される。
の表面を被覆するようにキャパシタ誘電体膜１４２５が
形成される。このキャパシタ誘電体膜１４２５を介在し
て下部電極層１４２３を被覆するように多結晶シリコン
よりなる上部電極層１４２７が形成される。この下部電
極層１４２３とキャパシタ誘電体膜１４２５と上部電極
層１４２７とによりキャパシタ１４２０が形成される。
キャパシタ１４２０を被覆するように絶縁膜１４２９が
形成される。
【００３３】次に、従来の第２の半導体記憶装置につい
て説明する。図１８５は、従来の第２の半導体記憶装置
の構成を概略的に示す断面図である。図１８５を参照し
て、従来の第２の半導体記憶装置の構成は、従来の第１
の半導体記憶装置の構成と比較してキャパシタの構成が
異なる。
て説明する。図１８５は、従来の第２の半導体記憶装置
の構成を概略的に示す断面図である。図１８５を参照し
て、従来の第２の半導体記憶装置の構成は、従来の第１
の半導体記憶装置の構成と比較してキャパシタの構成が
異なる。
【００３４】従来の第２の半導体記憶装置のキャパシタ
１４２０は、下部電極層１４２３とキャパシタ誘電体膜
１４２５と上部電極層１４２７とを有している。下部電
極層１４２３は多結晶シリコンよりなっている。この下
部電極層１４２３は、延在部分１４２３ａと筒部分１４
２３ｂとからなっている。延在部分１４２３ａは、シリ
コン窒化膜１０２１、層間絶縁膜１０１９およびシリコ
ン酸化膜１０１５を突き抜けてソース・ドレイン拡散領
域１００９の表面に達するコンタクトホール１４３５を
通じてソース・ドレイン拡散領域１００９と接するよう
にシリコン窒化膜１０２１の表面上に形成されている。
また筒部分１４２３ｂは、延在部分１４２３ａの外周部
にその下端が接するように、かつシリコン基板１００１
の表面に対して垂直上方に延びるように形成されてい
る。この下部電極層１４２３の表面を被覆するようにキ
ャパシタ誘電体膜１４２５が形成されている。このキャ
パシタ誘電体膜１４２５を介在して下部電極層１４２３
の表面を被覆するように多結晶シリコンよりなる上部電
極層１４２７が形成されている。
１４２０は、下部電極層１４２３とキャパシタ誘電体膜
１４２５と上部電極層１４２７とを有している。下部電
極層１４２３は多結晶シリコンよりなっている。この下
部電極層１４２３は、延在部分１４２３ａと筒部分１４
２３ｂとからなっている。延在部分１４２３ａは、シリ
コン窒化膜１０２１、層間絶縁膜１０１９およびシリコ
ン酸化膜１０１５を突き抜けてソース・ドレイン拡散領
域１００９の表面に達するコンタクトホール１４３５を
通じてソース・ドレイン拡散領域１００９と接するよう
にシリコン窒化膜１０２１の表面上に形成されている。
また筒部分１４２３ｂは、延在部分１４２３ａの外周部
にその下端が接するように、かつシリコン基板１００１
の表面に対して垂直上方に延びるように形成されてい
る。この下部電極層１４２３の表面を被覆するようにキ
ャパシタ誘電体膜１４２５が形成されている。このキャ
パシタ誘電体膜１４２５を介在して下部電極層１４２３
の表面を被覆するように多結晶シリコンよりなる上部電
極層１４２７が形成されている。
【００３５】なお、キャパシタ１４２０以外の構成につ
いては、従来の第１の半導体記憶装置の構成とほぼ同様
であるためその説明は省略する。
いては、従来の第１の半導体記憶装置の構成とほぼ同様
であるためその説明は省略する。
【００３６】次に、上記の筒型のスタックトキャパシタ
を有する従来の第２の半導体記憶装置の製造方法につい
て説明する。
を有する従来の第２の半導体記憶装置の製造方法につい
て説明する。
【００３７】図１８６〜図１９１は、従来の第２の半導
体記憶装置の製造方法を工程順に示す概略断面図であ
る。まず図１８６を参照して、ここまでの工程は、従来
の第１の半導体記憶装置の工程とほぼ同様であるためそ
の説明は省略する。
体記憶装置の製造方法を工程順に示す概略断面図であ
る。まず図１８６を参照して、ここまでの工程は、従来
の第１の半導体記憶装置の工程とほぼ同様であるためそ
の説明は省略する。
【００３８】図１８７を参照して、多結晶シリコン膜１
４２３ａの表面全面に絶縁膜１４３１が形成される。こ
の絶縁膜１４３１は写真製版、ＲＩＥなどにより所望の
形状にパターニングされる。このパターニングされた絶
縁膜１４３１をマスクとして多結晶シリコン膜１４２３
ａにエッチングが施される。このエッチングにより、コ
ンタクトホール１４３５を通じてソース・ドレイン拡散
領域１００９と電気的に接続される延在部分１４２３ａ
が形成される。
４２３ａの表面全面に絶縁膜１４３１が形成される。こ
の絶縁膜１４３１は写真製版、ＲＩＥなどにより所望の
形状にパターニングされる。このパターニングされた絶
縁膜１４３１をマスクとして多結晶シリコン膜１４２３
ａにエッチングが施される。このエッチングにより、コ
ンタクトホール１４３５を通じてソース・ドレイン拡散
領域１００９と電気的に接続される延在部分１４２３ａ
が形成される。
【００３９】図１８８を参照して、この絶縁膜１４３１
を残した状態で、絶縁膜１４３１と延在部分１４２３ａ
とを被覆するようにシリコン基板１００１の全面に多結
晶シリコン膜１４２３ｂが形成される。この多結晶シリ
コン膜１４２３ｂに、少なくともシリコン窒化膜１０２
１の表面が露出するまで異方性エッチングが施される。
を残した状態で、絶縁膜１４３１と延在部分１４２３ａ
とを被覆するようにシリコン基板１００１の全面に多結
晶シリコン膜１４２３ｂが形成される。この多結晶シリ
コン膜１４２３ｂに、少なくともシリコン窒化膜１０２
１の表面が露出するまで異方性エッチングが施される。
【００４０】図１８９を参照して、この異方性エッチン
グにより、絶縁膜１４３１の側壁を被覆するようにサイ
ドウォールスペーサ状の筒部分１４２３ｂが形成され
る。この筒部分１４２３ｂは、その下端部が延在部分１
４２３ｂの外周に接する構成をなす。
グにより、絶縁膜１４３１の側壁を被覆するようにサイ
ドウォールスペーサ状の筒部分１４２３ｂが形成され
る。この筒部分１４２３ｂは、その下端部が延在部分１
４２３ｂの外周に接する構成をなす。
【００４１】この後、筒部分１４２３ｂの内周領域を満
たす絶縁膜１４３１がエッチングにより除去される。こ
のエッチング時においてシリコン窒化膜１０２１は層間
絶縁膜１０１９の表面を保護する役割をなす。
たす絶縁膜１４３１がエッチングにより除去される。こ
のエッチング時においてシリコン窒化膜１０２１は層間
絶縁膜１０１９の表面を保護する役割をなす。
【００４２】図１９０を参照して、このエッチングによ
り、延在部分１４２３ａおよび筒部分１４２３ｂよりな
る下部電極層１４２３が形成される。
り、延在部分１４２３ａおよび筒部分１４２３ｂよりな
る下部電極層１４２３が形成される。
【００４３】図１９１を参照して、この下部電極層１４
２３の表面を被覆するようにキャパシタ誘電体膜１４２
５が形成される。このキャパシタ誘電体膜１４２５を介
在して下部電極層１４２３の表面を被覆するように多結
晶シリコンよりなる上部電極層１４２７が形成される。
これにより、下部電極層１４２３とキャパシタ誘電体膜
１４２５と上部電極層１４２７とからなるキャパシタ１
４２０が形成される。この後、キャパシタ１４２０を被
覆するように絶縁膜１４２９が形成されて図１８５に示
す状態となる。
２３の表面を被覆するようにキャパシタ誘電体膜１４２
５が形成される。このキャパシタ誘電体膜１４２５を介
在して下部電極層１４２３の表面を被覆するように多結
晶シリコンよりなる上部電極層１４２７が形成される。
これにより、下部電極層１４２３とキャパシタ誘電体膜
１４２５と上部電極層１４２７とからなるキャパシタ１
４２０が形成される。この後、キャパシタ１４２０を被
覆するように絶縁膜１４２９が形成されて図１８５に示
す状態となる。
【００４４】このような、筒型のスタックトキャパシタ
については、特開昭６２−２８６２７０号公報、特開平
１−２５７３６５号公報、“ＶＬシンポ ’８９ Ｐ
Ｐ．６９、７０”に開示されている。
については、特開昭６２−２８６２７０号公報、特開平
１−２５７３６５号公報、“ＶＬシンポ ’８９ Ｐ
Ｐ．６９、７０”に開示されている。
【００４５】次に、フィン型のスタックトキャパシタを
有する従来の第３の半導体記憶装置について説明する。
有する従来の第３の半導体記憶装置について説明する。
【００４６】図１９２は、従来の第３の半導体記憶装置
の構成を概略的に示す断面図である。図１９２を参照し
て、シリコン基板１５０１の分離酸化膜１５０３により
分離される領域にはメモリセルが形成されており、この
メモリセルは、トランスファゲートトランジスタ１５１
０とキャパシタ１５２０とから構成されている。
の構成を概略的に示す断面図である。図１９２を参照し
て、シリコン基板１５０１の分離酸化膜１５０３により
分離される領域にはメモリセルが形成されており、この
メモリセルは、トランスファゲートトランジスタ１５１
０とキャパシタ１５２０とから構成されている。
【００４７】トランスファゲートトランジスタ１５１０
は、１対のソース・ドレイン拡散領域１５０９とゲート
酸化膜１５０５とゲート電極１５０７とを含んでいる。
１対のソース・ドレイン拡散領域１５０９は、シリコン
基板１５０１の表面に所定の距離を隔てて形成されてい
る。この１対のソース・ドレイン拡散領域１５０９に挟
まれる領域上にはゲート酸化膜１５０５を介在してゲー
ト電極（ワード線）１５０７が形成されている。また分
離酸化膜１５０３の表面上にワード線となるべき配線層
１５０７が形成されている。
は、１対のソース・ドレイン拡散領域１５０９とゲート
酸化膜１５０５とゲート電極１５０７とを含んでいる。
１対のソース・ドレイン拡散領域１５０９は、シリコン
基板１５０１の表面に所定の距離を隔てて形成されてい
る。この１対のソース・ドレイン拡散領域１５０９に挟
まれる領域上にはゲート酸化膜１５０５を介在してゲー
ト電極（ワード線）１５０７が形成されている。また分
離酸化膜１５０３の表面上にワード線となるべき配線層
１５０７が形成されている。
【００４８】これらのトランスファゲートトランジスタ
１５１０と配線層１５０７とを被覆するように絶縁膜１
５１１がシリコン基板１５０１の全面に形成されてい
る。この絶縁膜１５１１には、コンタクトホール１５１
１ａが形成されている。このコンタクトホール１５１１
ａからは、１対のソースもしくはドレイン拡散領域１５
０９のいずれか一方の一部表面が露出している。このコ
ンタクトホール１５１１ａを通じてソース・ドレイン拡
散領域１５０９と接するように絶縁膜１５１１の表面上
には埋込みビット線１５１３が形成されている。
１５１０と配線層１５０７とを被覆するように絶縁膜１
５１１がシリコン基板１５０１の全面に形成されてい
る。この絶縁膜１５１１には、コンタクトホール１５１
１ａが形成されている。このコンタクトホール１５１１
ａからは、１対のソースもしくはドレイン拡散領域１５
０９のいずれか一方の一部表面が露出している。このコ
ンタクトホール１５１１ａを通じてソース・ドレイン拡
散領域１５０９と接するように絶縁膜１５１１の表面上
には埋込みビット線１５１３が形成されている。
【００４９】この埋込みビット線１５１３を被覆するよ
うにシリコン窒化膜（ＳｉＮ）１５１５が形成されてい
る。このシリコン窒化膜１５１５および絶縁膜１５１１
には、この２層を突き抜けるコンタクトホール１５３５
が形成されている。このコンタクトホール１５３５から
は１対のソースもしくはドレイン拡散領域１５０９のい
ずれか他方の一部表面が露出している。このコンタクト
ホール１５３１を通じてソース・ドレイン拡散領域１５
０９と電気的に接続されるようにキャパシタ１５２０が
形成されている。
うにシリコン窒化膜（ＳｉＮ）１５１５が形成されてい
る。このシリコン窒化膜１５１５および絶縁膜１５１１
には、この２層を突き抜けるコンタクトホール１５３５
が形成されている。このコンタクトホール１５３５から
は１対のソースもしくはドレイン拡散領域１５０９のい
ずれか他方の一部表面が露出している。このコンタクト
ホール１５３１を通じてソース・ドレイン拡散領域１５
０９と電気的に接続されるようにキャパシタ１５２０が
形成されている。
【００５０】キャパシタ１５２０は、下部電極層１５２
１とキャパシタ誘電体膜１５２３と上部電極層１５２５
とを含んでいる。下部電極層１５２１は、多結晶シリコ
ンよりなり、第１の部分１５２１ａと第２の部分１５２
１ｂとを有している。また下部電極層１５２１は、フィ
ン構造を有している。すなわち、シリコン窒化膜１５１
５の上方に形成された第１の部分１５２１ａと第２の部
分１５２１ｂとは相互に所定の距離を隔てて積層された
構造を有している。また第２の部分１５２１ｂは第１の
部分１５２１ａと接し、かつコンタクトホール１５３１
を通じてソース・ドレイン拡散領域１５０９と接してい
る。第１の部分１５２１ａおよび第２の部分１５２１ｂ
は、下層のシリコン窒化膜１５１５の表面形状に沿った
形状を有している。この下部電極層１５２１の表面を被
覆するようにキャパシタ誘電体膜１５２３が形成されて
いる。またこのキャパシタ誘電体膜１５２３を介在して
下部電極層１５２１の表面を被覆するように上部電極層
１５２５が形成されている。
１とキャパシタ誘電体膜１５２３と上部電極層１５２５
とを含んでいる。下部電極層１５２１は、多結晶シリコ
ンよりなり、第１の部分１５２１ａと第２の部分１５２
１ｂとを有している。また下部電極層１５２１は、フィ
ン構造を有している。すなわち、シリコン窒化膜１５１
５の上方に形成された第１の部分１５２１ａと第２の部
分１５２１ｂとは相互に所定の距離を隔てて積層された
構造を有している。また第２の部分１５２１ｂは第１の
部分１５２１ａと接し、かつコンタクトホール１５３１
を通じてソース・ドレイン拡散領域１５０９と接してい
る。第１の部分１５２１ａおよび第２の部分１５２１ｂ
は、下層のシリコン窒化膜１５１５の表面形状に沿った
形状を有している。この下部電極層１５２１の表面を被
覆するようにキャパシタ誘電体膜１５２３が形成されて
いる。またこのキャパシタ誘電体膜１５２３を介在して
下部電極層１５２１の表面を被覆するように上部電極層
１５２５が形成されている。
【００５１】次に従来の第３の半導体記憶装置の製造方
法について説明する。図１９３〜図１９８は、従来の第
３の半導体記憶装置の製造方法を工程順に示す概略断面
図である。まず図１９３を参照して、シリコン基板１５
０１の表面に分離酸化膜１５０３が形成される。またシ
リコン基板１５０１の表面全面にゲート酸化膜となる薄
いシリコン酸化膜１５０５が形成される。このシリコン
酸化膜１５０５の表面上に所定の形状にパターニングさ
れたゲート電極（ワード線）１５０７が形成される。こ
のゲート電極１５０７と分離酸化膜１５０３とをマスク
としてイオン注入などを施すことにより、ゲート電極１
５０７の下側領域を挟むようにシリコン基板１５０１の
表面にソース・ドレイン拡散領域１５０９が形成され
る。このようにトランジスタ１５１０が形成される。
法について説明する。図１９３〜図１９８は、従来の第
３の半導体記憶装置の製造方法を工程順に示す概略断面
図である。まず図１９３を参照して、シリコン基板１５
０１の表面に分離酸化膜１５０３が形成される。またシ
リコン基板１５０１の表面全面にゲート酸化膜となる薄
いシリコン酸化膜１５０５が形成される。このシリコン
酸化膜１５０５の表面上に所定の形状にパターニングさ
れたゲート電極（ワード線）１５０７が形成される。こ
のゲート電極１５０７と分離酸化膜１５０３とをマスク
としてイオン注入などを施すことにより、ゲート電極１
５０７の下側領域を挟むようにシリコン基板１５０１の
表面にソース・ドレイン拡散領域１５０９が形成され
る。このようにトランジスタ１５１０が形成される。
【００５２】図１９４を参照して、ゲート電極１５０７
を被覆するように絶縁膜１５１１が形成される。絶縁膜
１５１１とシリコン酸化膜１５０５に、この２層を突き
抜け、１対のソースもしくはドレイン拡散領域１５０９
のいずれか一方の一部表面を露出させるコンタクトホー
ル１５１１ａが形成される。このコンタクトホール１５
１１ａを通じてソース・ドレイン拡散領域１５０９と接
するように絶縁膜１５１１の表面上に埋込みビット線１
５１３が形成される。
を被覆するように絶縁膜１５１１が形成される。絶縁膜
１５１１とシリコン酸化膜１５０５に、この２層を突き
抜け、１対のソースもしくはドレイン拡散領域１５０９
のいずれか一方の一部表面を露出させるコンタクトホー
ル１５１１ａが形成される。このコンタクトホール１５
１１ａを通じてソース・ドレイン拡散領域１５０９と接
するように絶縁膜１５１１の表面上に埋込みビット線１
５１３が形成される。
【００５３】図１９５を参照して、埋込みビット線１５
１３を被覆するようにシリコン基板１５０１の表面全面
にシリコン窒化膜１５１５が形成される。またこのシリ
コン窒化膜１５１５の表面上にシリコン酸化膜１５３
１、第１の多結晶シリコン膜１５２１ａおよびシリコン
酸化膜１５３３がほぼ均一な厚みで順次形成される。こ
の後、写真製版、ＲＩＥなどによりシリコン酸化膜１５
３３、第１の多結晶シリコン膜１５２１ａ、シリコン酸
化膜１５３１、シリコン窒化膜１５１５、絶縁膜１５１
１およびシリコン酸化膜１５０５を貫通して、１対のソ
ースもしくはドレイン拡散領域１５０９のいずれか他方
を露出するコンタクトホール１５３５が形成される。
１３を被覆するようにシリコン基板１５０１の表面全面
にシリコン窒化膜１５１５が形成される。またこのシリ
コン窒化膜１５１５の表面上にシリコン酸化膜１５３
１、第１の多結晶シリコン膜１５２１ａおよびシリコン
酸化膜１５３３がほぼ均一な厚みで順次形成される。こ
の後、写真製版、ＲＩＥなどによりシリコン酸化膜１５
３３、第１の多結晶シリコン膜１５２１ａ、シリコン酸
化膜１５３１、シリコン窒化膜１５１５、絶縁膜１５１
１およびシリコン酸化膜１５０５を貫通して、１対のソ
ースもしくはドレイン拡散領域１５０９のいずれか他方
を露出するコンタクトホール１５３５が形成される。
【００５４】図１９６を参照して、コンタクトホール１
５３５を通じてソース・ドレイン拡散領域１５０９と接
するようにシリコン酸化膜１５３３の表面全面に第２の
多結晶シリコン膜１５２１ｂが形成される。この第２の
多結晶シリコン膜１５２１ｂ、シリコン酸化膜１５３３
および第１の多結晶シリコン膜１５２１ａが写真製版、
ＲＩＥなどにより順次エッチング除去される。このエッ
チングにより、第１および第２の多結晶シリコン膜１５
２１ａ、１５２１ｂより、各々、下部電極層１５２１を
構成する第１および第２の部分１５２１ａ、１５２１ｂ
が形成される。また、この下部電極層１５２１は、コン
タクトホール１５３５を通じてソース・ドレイン拡散領
域１５０９と電気的に接続されるように形成される。こ
の後、フッ酸（ＨＦ）溶液処理により、シリコン酸化膜
１５３１、１５３３が除去されて図１９７に示す状態と
なる。
５３５を通じてソース・ドレイン拡散領域１５０９と接
するようにシリコン酸化膜１５３３の表面全面に第２の
多結晶シリコン膜１５２１ｂが形成される。この第２の
多結晶シリコン膜１５２１ｂ、シリコン酸化膜１５３３
および第１の多結晶シリコン膜１５２１ａが写真製版、
ＲＩＥなどにより順次エッチング除去される。このエッ
チングにより、第１および第２の多結晶シリコン膜１５
２１ａ、１５２１ｂより、各々、下部電極層１５２１を
構成する第１および第２の部分１５２１ａ、１５２１ｂ
が形成される。また、この下部電極層１５２１は、コン
タクトホール１５３５を通じてソース・ドレイン拡散領
域１５０９と電気的に接続されるように形成される。こ
の後、フッ酸（ＨＦ）溶液処理により、シリコン酸化膜
１５３１、１５３３が除去されて図１９７に示す状態と
なる。
【００５５】図１９８を参照して、下部電極層１５２１
の表面を被覆するようにキャパシタ誘電体膜１５２３が
形成される。またキャパシタ誘電体膜１５２３を介在し
て下部電極層１５２１を被覆するように上部電極層１５
２５が形成される。これにより、下部電極層１５２１と
キャパシタ誘電体膜１５２３と上部電極層１５２５とに
よりキャパシタ１５２０が形成される。
の表面を被覆するようにキャパシタ誘電体膜１５２３が
形成される。またキャパシタ誘電体膜１５２３を介在し
て下部電極層１５２１を被覆するように上部電極層１５
２５が形成される。これにより、下部電極層１５２１と
キャパシタ誘電体膜１５２３と上部電極層１５２５とに
よりキャパシタ１５２０が形成される。
【００５６】このようなフィン型のスタックトキャパシ
タについては、Ｔ．Ｅｍａ ｅｔａｌ．，ＩＥＤＭ ８
８，ＰＰ．５９２〜５９５に開示されている。
タについては、Ｔ．Ｅｍａ ｅｔａｌ．，ＩＥＤＭ ８
８，ＰＰ．５９２〜５９５に開示されている。
【００５７】
【発明が解決しようとする課題】従来のコンタクトホー
ルおよびその製造方法には、以下に述べる問題点があ
る。ＤＲＡＭの高集積化に対応して、メモリセル部も微
細化が要求される。具体的には、図１９９に示すよう
に、ワード線（ゲート電極）２０３ａと２０３ｂとのピ
ッチが１．３μｍのメモリセルが検討されている。この
ような１．３μｍピッチのメモリセルでは、ワード線２
０３ａの幅が０．５μｍであるとすると、ワード線２０
３ａとワード線２０３ｂとの間隔は０．８μｍになる。
そして、レジスト２２７（図１６９参照）の開口２２７
ａの最小寸法は、写真製版技術の限界から、０．５μｍ
である。この条件下で、コンタクトホール２１３とワー
ド線２０３ａまたは２０３ｂとの間隔は、ともに０．１
５μｍになる。すなわち、このワード線２０３ａまたは
２０３ｂとコンタクトホール２１３との間隔である０．
１５μｍが、ワード線２０３ａまたは２０３ｂとビット
線２０５との重ね合せマージンになる。
ルおよびその製造方法には、以下に述べる問題点があ
る。ＤＲＡＭの高集積化に対応して、メモリセル部も微
細化が要求される。具体的には、図１９９に示すよう
に、ワード線（ゲート電極）２０３ａと２０３ｂとのピ
ッチが１．３μｍのメモリセルが検討されている。この
ような１．３μｍピッチのメモリセルでは、ワード線２
０３ａの幅が０．５μｍであるとすると、ワード線２０
３ａとワード線２０３ｂとの間隔は０．８μｍになる。
そして、レジスト２２７（図１６９参照）の開口２２７
ａの最小寸法は、写真製版技術の限界から、０．５μｍ
である。この条件下で、コンタクトホール２１３とワー
ド線２０３ａまたは２０３ｂとの間隔は、ともに０．１
５μｍになる。すなわち、このワード線２０３ａまたは
２０３ｂとコンタクトホール２１３との間隔である０．
１５μｍが、ワード線２０３ａまたは２０３ｂとビット
線２０５との重ね合せマージンになる。
【００５８】しかしながら、写真製版技術の重ね合せ精
度は、量産レベルでは、０．１８μｍ程度である。した
がって、現在の重ね合せ精度ではコンタクトホール２１
３がワード線２０３ａまたは２０３ｂと重なって形成さ
れる場合が生じる。このような場合には、ビット線２０
５とワード線２０３ａまたは２０３ｂとがショートして
しまうという問題点がある。図２００と図２０１〜図２
０３とは、１．３μｍピッチのメモリセルを形成する場
合の問題点を説明するための平面図と断面構造図であ
る。図２００を参照して、レジスト２２７（図１６９参
照）の開口２２７ａは、写真製版技術の重ね合せ精度を
考慮するとアライメント中心から０．１８μｍ左右にず
れるおそれがある。この状態において、開口２２７ａと
ワード線２０３ａとは、平面的に見ると部分的に重なっ
ている。
度は、量産レベルでは、０．１８μｍ程度である。した
がって、現在の重ね合せ精度ではコンタクトホール２１
３がワード線２０３ａまたは２０３ｂと重なって形成さ
れる場合が生じる。このような場合には、ビット線２０
５とワード線２０３ａまたは２０３ｂとがショートして
しまうという問題点がある。図２００と図２０１〜図２
０３とは、１．３μｍピッチのメモリセルを形成する場
合の問題点を説明するための平面図と断面構造図であ
る。図２００を参照して、レジスト２２７（図１６９参
照）の開口２２７ａは、写真製版技術の重ね合せ精度を
考慮するとアライメント中心から０．１８μｍ左右にず
れるおそれがある。この状態において、開口２２７ａと
ワード線２０３ａとは、平面的に見ると部分的に重なっ
ている。
【００５９】図２０１に示す断面構造図は、図２００の
Ｂ−Ｂ線に沿う断面に対応している。図２０１に示す状
態から、レジスト２２７をマスクとしてＴＥＯＳ膜２２
３の異方性エッチングを行なうと、図２０２に示すよう
に、ワード線（ゲート電極）２０３ａの側面が露出され
た状態となる。この状態から、レジスト２２７を除去し
た後、ビット線２０５を形成すると、図２０３に示すよ
うに、ビット線２０５とワード線２０３ａとがショート
した状態となる。すなわち、従来のコンタクトホールお
よびその製造方法では、ビット線とワード線がショート
してしまうという問題点があった。ところで、コンタク
トホールの開口径を写真製版技術で形成できる最小寸法
よりも小さくできる技術として、特開昭６２−８６７１
５号公報に記載の技術がある。図２０４〜図２０７を用
いてこの技術を説明する。まず図２０４を参照して、半
導体基板２３１の主表面には不純物領域２３３が形成さ
れている。不純物領域２３３を覆うように、半導体基板
２３１の上に層間絶縁膜２３５が形成されている。層間
絶縁膜２３５の上にはレジスト２３７が形成されてい
る。レジスト２３７の孔部２３７ａの開口径は写真製版
技術で形成できる最小寸法である。レジスト２３７をマ
スクとして層間絶縁膜２３５が選択的にエッチングさ
れ、不純物領域２３３に到達する前にそのエッチングが
停止される。これにより層間絶縁膜２３５には第１の孔
２３９が形成される。
Ｂ−Ｂ線に沿う断面に対応している。図２０１に示す状
態から、レジスト２２７をマスクとしてＴＥＯＳ膜２２
３の異方性エッチングを行なうと、図２０２に示すよう
に、ワード線（ゲート電極）２０３ａの側面が露出され
た状態となる。この状態から、レジスト２２７を除去し
た後、ビット線２０５を形成すると、図２０３に示すよ
うに、ビット線２０５とワード線２０３ａとがショート
した状態となる。すなわち、従来のコンタクトホールお
よびその製造方法では、ビット線とワード線がショート
してしまうという問題点があった。ところで、コンタク
トホールの開口径を写真製版技術で形成できる最小寸法
よりも小さくできる技術として、特開昭６２−８６７１
５号公報に記載の技術がある。図２０４〜図２０７を用
いてこの技術を説明する。まず図２０４を参照して、半
導体基板２３１の主表面には不純物領域２３３が形成さ
れている。不純物領域２３３を覆うように、半導体基板
２３１の上に層間絶縁膜２３５が形成されている。層間
絶縁膜２３５の上にはレジスト２３７が形成されてい
る。レジスト２３７の孔部２３７ａの開口径は写真製版
技術で形成できる最小寸法である。レジスト２３７をマ
スクとして層間絶縁膜２３５が選択的にエッチングさ
れ、不純物領域２３３に到達する前にそのエッチングが
停止される。これにより層間絶縁膜２３５には第１の孔
２３９が形成される。
【００６０】次に図２０５を参照して、レジスト２３７
が除去され、全面に多結晶シリコン膜２４１が形成され
る。図２０６を参照して、多結晶シリコン膜２４１が全
面エッチングされ、第１の孔２３９の側壁に多結晶シリ
コンからなる側壁層２４１ａが形成される。全面にレジ
スト２４５が塗布される。レジスト２４５と側壁層２４
１ａをマスクとして、層間絶縁膜２３５が選択的にエッ
チングされ、不純物領域２３３を露出させる第２の孔
（コンタクトホール）２４３が形成される。側壁層２４
１ａをマスクとしているので、コンタクトホール２４３
の開口径の寸法は写真製版技術で形成できる最小寸法よ
りも小さくなる。図２０７を参照して、側壁層２４１ａ
の表面が酸化され、酸化膜２４７が形成される。そして
全面にアルミニウム膜２４９が形成される。アルミニウ
ム膜２４９はコンタクトホール２４３を介して不純物領
域２３３と電気的に接続されている。
が除去され、全面に多結晶シリコン膜２４１が形成され
る。図２０６を参照して、多結晶シリコン膜２４１が全
面エッチングされ、第１の孔２３９の側壁に多結晶シリ
コンからなる側壁層２４１ａが形成される。全面にレジ
スト２４５が塗布される。レジスト２４５と側壁層２４
１ａをマスクとして、層間絶縁膜２３５が選択的にエッ
チングされ、不純物領域２３３を露出させる第２の孔
（コンタクトホール）２４３が形成される。側壁層２４
１ａをマスクとしているので、コンタクトホール２４３
の開口径の寸法は写真製版技術で形成できる最小寸法よ
りも小さくなる。図２０７を参照して、側壁層２４１ａ
の表面が酸化され、酸化膜２４７が形成される。そして
全面にアルミニウム膜２４９が形成される。アルミニウ
ム膜２４９はコンタクトホール２４３を介して不純物領
域２３３と電気的に接続されている。
【００６１】ただし、この技術にも問題点がある。多結
晶シリコン膜は結晶粒界が原因で、表面に凹凸が生じる
場合がある。図２０８は層間絶縁膜２３５の上に多結晶
シリコン膜２４１を形成した状態を示している。多結晶
シリコン膜２４１には、結晶粒界による凸部２４１ｂが
生じている。この凸部２４１ｂが第１の孔２３９の側壁
上に発生した状態で多結晶シリコン膜２４１に全面エッ
チングが施されると、図２０９に示す状態になる。図２
０９を参照して、右側の側壁層２４１ａの内部にある点
線は、凸部２４１ｂが生じていない場合の側壁層２４１
ａの表面を示している。右側の側壁層２４１ａと左側の
側壁層２４１ａとで規定される開口の寸法をＬ1 、Ｌ2
で示す。Ｌ1 は多結晶シリコン膜２４１に凸部２４１ｂ
が生じていない場合であり、Ｌ2 は生じている場合であ
る。このように右側の側壁層２４１ａと左側の側壁層２
４１ａとで規定される開口の寸法は、多結晶シリコン膜
２４１の表面の凹凸により変動する。このためこれをマ
スクとして形成されるコンタクトホールの開口径も一定
とならない。よって、コンタクトホールの開口径を制御
性よく製造することができない。
晶シリコン膜は結晶粒界が原因で、表面に凹凸が生じる
場合がある。図２０８は層間絶縁膜２３５の上に多結晶
シリコン膜２４１を形成した状態を示している。多結晶
シリコン膜２４１には、結晶粒界による凸部２４１ｂが
生じている。この凸部２４１ｂが第１の孔２３９の側壁
上に発生した状態で多結晶シリコン膜２４１に全面エッ
チングが施されると、図２０９に示す状態になる。図２
０９を参照して、右側の側壁層２４１ａの内部にある点
線は、凸部２４１ｂが生じていない場合の側壁層２４１
ａの表面を示している。右側の側壁層２４１ａと左側の
側壁層２４１ａとで規定される開口の寸法をＬ1 、Ｌ2
で示す。Ｌ1 は多結晶シリコン膜２４１に凸部２４１ｂ
が生じていない場合であり、Ｌ2 は生じている場合であ
る。このように右側の側壁層２４１ａと左側の側壁層２
４１ａとで規定される開口の寸法は、多結晶シリコン膜
２４１の表面の凹凸により変動する。このためこれをマ
スクとして形成されるコンタクトホールの開口径も一定
とならない。よって、コンタクトホールの開口径を制御
性よく製造することができない。
【００６２】次に、従来の第１、第２および第３の半導
体記憶装置の問題点について説明する。まず、従来の第
１と第２の半導体記憶装置には、以下のような問題点が
ある。
体記憶装置の問題点について説明する。まず、従来の第
１と第２の半導体記憶装置には、以下のような問題点が
ある。
【００６３】一般に、ＤＲＡＭの高集積化を押し進めた
場合、メモリセルサイズの縮小が余儀なくされる。この
メモリセルサイズの縮小に伴って、ワード線間のピッチ
も縮小化される。具体的には図１７１に示すように、ワ
ード線（ゲート電極）１００７の間の寸法Ｌ0 は０．６
μｍのものが検討されている。また、コンタクトホール
１４３５の開口径ＬC は、写真製版技術の限界から０．
４μｍである。（なお、この条件は、上述した従来のコ
ンタクトホールおよびその製造方法の問題点でのデザイ
ンルールとは異なるデザインルールに基づいている。）
この条件下では、コンタクトホール１４３５とワード線
１００７の間の寸法ＬD は０．１μｍとなる。すなわ
ち、このワード線１００７とコンタクトホール１４３５
との間の寸法ＬD である０．１μｍがコンタクトホール
１４３５形成時のマスクの重ね合わせマージン（余裕）
となる。
場合、メモリセルサイズの縮小が余儀なくされる。この
メモリセルサイズの縮小に伴って、ワード線間のピッチ
も縮小化される。具体的には図１７１に示すように、ワ
ード線（ゲート電極）１００７の間の寸法Ｌ0 は０．６
μｍのものが検討されている。また、コンタクトホール
１４３５の開口径ＬC は、写真製版技術の限界から０．
４μｍである。（なお、この条件は、上述した従来のコ
ンタクトホールおよびその製造方法の問題点でのデザイ
ンルールとは異なるデザインルールに基づいている。）
この条件下では、コンタクトホール１４３５とワード線
１００７の間の寸法ＬD は０．１μｍとなる。すなわ
ち、このワード線１００７とコンタクトホール１４３５
との間の寸法ＬD である０．１μｍがコンタクトホール
１４３５形成時のマスクの重ね合わせマージン（余裕）
となる。
【００６４】しかしながら、写真製版技術におけるマス
クの重ね合わせ精度は量産レベルでは０．１８μｍ程度
である。したがって、上記条件下における重ね合わせマ
ージンでは、下部電極層１４２３とワード線１００７が
接して形成される恐れがある。以下、そのことについて
詳細に説明する。
クの重ね合わせ精度は量産レベルでは０．１８μｍ程度
である。したがって、上記条件下における重ね合わせマ
ージンでは、下部電極層１４２３とワード線１００７が
接して形成される恐れがある。以下、そのことについて
詳細に説明する。
【００６５】図２１０〜図２１２は、下部電極層とワー
ド線とが接して形成される様子を工程順に示す概略断面
図である。まず図２１０を参照して、ソース・ドレイン
拡散領域１００９に達するコンタクトホールを層間絶縁
膜１０１９などに形成する場合、まずシリコン窒化膜１
０２１上にレジストパターン１４３３ｃが形成される。
この際、レジストパターン１４３３ｃのホールパターン
１４３４の中心（一点鎖線Ｑ−Ｑ）がアライメント中心
（一点鎖線Ｐ−Ｐ）から左右に０．１８μｍの範囲でず
れＬE を生じる恐れがある。このずれＬE が重ね合わせ
マージン０．１μｍを超えた場合、図２１１に示すよう
な状態となる。すなわち、０．１μｍ以上のずれＬE が
生じたレジストパターン１４３３ｃをマスクとしてシリ
コン窒化膜１０２１、層間絶縁膜１０１９、シリコン酸
化膜１０１５に順次異方性エッチングを施すと、ワード
線１００７の側面がコンタクトホール１４３５ａの側壁
から露出した状態となる。この状態から、レジストパタ
ーン１４３３ｃを除去し、キャパシタ１４２０を形成す
ると、図２１２に示すように下部電極層１４２３とワー
ド線１００７がショートした状態となる。
ド線とが接して形成される様子を工程順に示す概略断面
図である。まず図２１０を参照して、ソース・ドレイン
拡散領域１００９に達するコンタクトホールを層間絶縁
膜１０１９などに形成する場合、まずシリコン窒化膜１
０２１上にレジストパターン１４３３ｃが形成される。
この際、レジストパターン１４３３ｃのホールパターン
１４３４の中心（一点鎖線Ｑ−Ｑ）がアライメント中心
（一点鎖線Ｐ−Ｐ）から左右に０．１８μｍの範囲でず
れＬE を生じる恐れがある。このずれＬE が重ね合わせ
マージン０．１μｍを超えた場合、図２１１に示すよう
な状態となる。すなわち、０．１μｍ以上のずれＬE が
生じたレジストパターン１４３３ｃをマスクとしてシリ
コン窒化膜１０２１、層間絶縁膜１０１９、シリコン酸
化膜１０１５に順次異方性エッチングを施すと、ワード
線１００７の側面がコンタクトホール１４３５ａの側壁
から露出した状態となる。この状態から、レジストパタ
ーン１４３３ｃを除去し、キャパシタ１４２０を形成す
ると、図２１２に示すように下部電極層１４２３とワー
ド線１００７がショートした状態となる。
【００６６】上記のように、ＤＲＡＭの高集積化に対応
してメモリセルサイズが縮小された場合、キャパシタの
一方電極とワード線がショートしてしまうという問題点
があった。
してメモリセルサイズが縮小された場合、キャパシタの
一方電極とワード線がショートしてしまうという問題点
があった。
【００６７】また一般的に、キャパシタの容量は電極間
の対向面積に比例し、キャパシタ誘電体膜の厚みに反比
例する。したがって、キャパシタ容量の増大という点か
ら、キャパシタの電極間対向面積を増大させることが望
ましい。一方、ＤＲＡＭの高集積化を押し進めた場合、
メモリセルサイズの縮小が余儀なくされる。このメモリ
セルサイズの縮小に伴って、キャパシタの平面的な占有
面積も同時に縮小される。
の対向面積に比例し、キャパシタ誘電体膜の厚みに反比
例する。したがって、キャパシタ容量の増大という点か
ら、キャパシタの電極間対向面積を増大させることが望
ましい。一方、ＤＲＡＭの高集積化を押し進めた場合、
メモリセルサイズの縮小が余儀なくされる。このメモリ
セルサイズの縮小に伴って、キャパシタの平面的な占有
面積も同時に縮小される。
【００６８】従来の第１の半導体記憶装置におけるキャ
パシタ構造では、図１７１に示すように上部電極層１４
２７と対向する下部電極層１４２３の表面領域は比較的
平坦な形状を有している。また、下部電極層１４２３は
平面に延びる形状を有している。このため、平面占有面
積の減少の割合にほぼ比例して、下部電極層１４２３の
表面領域は減少し、これに伴ってキャパシタの電極間対
向面積も減少する。すなわち、キャパシタに蓄えられる
電荷量（１ビットのメモリセルに蓄えられる電荷量）が
低下することになる。この１ビットのメモリセルに蓄え
られる電荷量が一定値より低下した場合、記憶領域とし
てのＤＲＡＭの動作が不安定なものとなり、信頼性が低
下する。
パシタ構造では、図１７１に示すように上部電極層１４
２７と対向する下部電極層１４２３の表面領域は比較的
平坦な形状を有している。また、下部電極層１４２３は
平面に延びる形状を有している。このため、平面占有面
積の減少の割合にほぼ比例して、下部電極層１４２３の
表面領域は減少し、これに伴ってキャパシタの電極間対
向面積も減少する。すなわち、キャパシタに蓄えられる
電荷量（１ビットのメモリセルに蓄えられる電荷量）が
低下することになる。この１ビットのメモリセルに蓄え
られる電荷量が一定値より低下した場合、記憶領域とし
てのＤＲＡＭの動作が不安定なものとなり、信頼性が低
下する。
【００６９】また、従来の第２の半導体記憶装置におけ
るキャパシタ構造では、図１８５に示すように、下部電
極層１４２３は半導体基板の表面に対して垂直上方に延
びる筒部分１４２３ｂを有している。この筒部分１４２
３ｂの表面積は、平面占有面積が減少してもほとんど減
少しない。すなわち、高集積化に伴うメモリセルサイズ
の縮小化が施された場合でも、筒部分１４２３ｂの高さ
などを制御することによりキャパシタの容量を確保する
ことができる。しかしながら、筒部分１４２３ｂの高さ
を単純に高くすると、メモリセル領域とその周辺回路領
域での高低差が大きくなる。このため、両領域にまたが
る配線層などのパターン形成が露光装置の焦点深度の制
約により困難となる。このため、筒部分１４２３ｂの高
さも制約を受け、これに伴って、キャパシタ１４２０の
容量も制限を受けることとなる。よって、より一層の高
集積化を図る場合、筒型のキャパシタ構造においても上
記と同様、１ビットのメモリセルに蓄えられる電荷量が
一定値より低下し、記憶領域としてのＤＲＡＭの動作が
不安定な動作を示す。
るキャパシタ構造では、図１８５に示すように、下部電
極層１４２３は半導体基板の表面に対して垂直上方に延
びる筒部分１４２３ｂを有している。この筒部分１４２
３ｂの表面積は、平面占有面積が減少してもほとんど減
少しない。すなわち、高集積化に伴うメモリセルサイズ
の縮小化が施された場合でも、筒部分１４２３ｂの高さ
などを制御することによりキャパシタの容量を確保する
ことができる。しかしながら、筒部分１４２３ｂの高さ
を単純に高くすると、メモリセル領域とその周辺回路領
域での高低差が大きくなる。このため、両領域にまたが
る配線層などのパターン形成が露光装置の焦点深度の制
約により困難となる。このため、筒部分１４２３ｂの高
さも制約を受け、これに伴って、キャパシタ１４２０の
容量も制限を受けることとなる。よって、より一層の高
集積化を図る場合、筒型のキャパシタ構造においても上
記と同様、１ビットのメモリセルに蓄えられる電荷量が
一定値より低下し、記憶領域としてのＤＲＡＭの動作が
不安定な動作を示す。
【００７０】上記のように、高集積化に対応して、メモ
リセルサイズが縮小化された場合、ＤＲＡＭの動作が不
安定なものとなり、信頼性が低下するという問題点があ
った。
リセルサイズが縮小化された場合、ＤＲＡＭの動作が不
安定なものとなり、信頼性が低下するという問題点があ
った。
【００７１】次に、上記のような従来の第３の半導体記
憶装置の問題点について説明する。図１９５を参照し
て、シリコン酸化膜１５３１の表面上に下部電極層の一
部となる第１の多結晶シリコン膜１５２１ａが形成され
る。シリコン酸化膜１５３１の表面には、下層の段差を
反映して、表面段差が生じている。このため、図１９６
に示すように第１の多結晶シリコン膜１５２１ａに異方
性エッチングを施すと、シリコン酸化膜１５３１の表面
段差の側壁部に沿ってシリコン酸化膜１５２１ａの残渣
が残り、図２１３（ａ）、（ｂ）に示す状態となる。
憶装置の問題点について説明する。図１９５を参照し
て、シリコン酸化膜１５３１の表面上に下部電極層の一
部となる第１の多結晶シリコン膜１５２１ａが形成され
る。シリコン酸化膜１５３１の表面には、下層の段差を
反映して、表面段差が生じている。このため、図１９６
に示すように第１の多結晶シリコン膜１５２１ａに異方
性エッチングを施すと、シリコン酸化膜１５３１の表面
段差の側壁部に沿ってシリコン酸化膜１５２１ａの残渣
が残り、図２１３（ａ）、（ｂ）に示す状態となる。
【００７２】図２１３（ａ）は、シリコン酸化膜５３１
の表面段差側壁部に残渣が残った状態を概略的に示す平
面図、図２１３（ｂ）は、図２１３（ａ）のＲ−Ｒ線に
沿う概略断面図である。図２１３（ａ）、（ｂ）を参照
して、多結晶シリコン膜１５２１ａのエッチングの残渣
１５２２ａ、１５２２ｂはシリコン酸化膜１５３１の表
面段差の側壁部に沿って形成される。特に、残渣１５２
２ａはキャパシタ１０２０の間を接続した状態で残され
る。
の表面段差側壁部に残渣が残った状態を概略的に示す平
面図、図２１３（ｂ）は、図２１３（ａ）のＲ−Ｒ線に
沿う概略断面図である。図２１３（ａ）、（ｂ）を参照
して、多結晶シリコン膜１５２１ａのエッチングの残渣
１５２２ａ、１５２２ｂはシリコン酸化膜１５３１の表
面段差の側壁部に沿って形成される。特に、残渣１５２
２ａはキャパシタ１０２０の間を接続した状態で残され
る。
【００７３】この後、フッ酸処理が施されて、シリコン
酸化膜１５３１と１５３３がエッチング除去される。こ
のエッチングは、等方的であるため、残渣１５２２ａ、
１５２２ｂの下層にあるシリコン酸化膜１５３１もすべ
て除去される。シリコン酸化膜１５３１がすべて除去さ
れると、残渣１５２２ｂは下層を失ってシリコン基板か
らはずれる。しかし、残渣１５２２ａは、下層を失って
もキャパシタ１０２０間を橋渡しするような状態で残
る。このため、複数個のキャパシタ１０２０は残渣１５
２２ａによって相互に電気的に接続されたままとなる。
また、半導体基板から一旦外れてフッ酸溶液中に浮遊す
る残渣１５２２ｂも半導体基板に再付着して複数個のキ
ャパシタ１０２０間を電気的に接続する恐れがある。こ
のように、複数個のキャパシタ１０２０が電気的に接続
された場合、キャパシタの電荷蓄積等によるデータの記
憶・消去を各メモリセル間で選択的に行なうことが困難
になるという問題点があった。
酸化膜１５３１と１５３３がエッチング除去される。こ
のエッチングは、等方的であるため、残渣１５２２ａ、
１５２２ｂの下層にあるシリコン酸化膜１５３１もすべ
て除去される。シリコン酸化膜１５３１がすべて除去さ
れると、残渣１５２２ｂは下層を失ってシリコン基板か
らはずれる。しかし、残渣１５２２ａは、下層を失って
もキャパシタ１０２０間を橋渡しするような状態で残
る。このため、複数個のキャパシタ１０２０は残渣１５
２２ａによって相互に電気的に接続されたままとなる。
また、半導体基板から一旦外れてフッ酸溶液中に浮遊す
る残渣１５２２ｂも半導体基板に再付着して複数個のキ
ャパシタ１０２０間を電気的に接続する恐れがある。こ
のように、複数個のキャパシタ１０２０が電気的に接続
された場合、キャパシタの電荷蓄積等によるデータの記
憶・消去を各メモリセル間で選択的に行なうことが困難
になるという問題点があった。
【００７４】以上より、本発明の一の目的は、写真製版
技術で形成できる最小加工寸法よりも小さい開口径を有
するコンタクトホールを形成することができる半導体装
置の製造方法を提供することである。本発明の他の目的
は、コンタクトホールの開口径を制御性よく製造できる
半導体装置の製造方法を提供することである。
技術で形成できる最小加工寸法よりも小さい開口径を有
するコンタクトホールを形成することができる半導体装
置の製造方法を提供することである。本発明の他の目的
は、コンタクトホールの開口径を制御性よく製造できる
半導体装置の製造方法を提供することである。
【００７５】本発明のさらに他の目的は、高集積化に対
応してメモリセルサイズが縮小化されてもキャパシタの
一方電極とワード線とのショートを防止できる半導体記
憶装置の製造方法を提供することである。
応してメモリセルサイズが縮小化されてもキャパシタの
一方電極とワード線とのショートを防止できる半導体記
憶装置の製造方法を提供することである。
【００７６】本発明のさらに他の目的は、高集積化に対
応してメモリセルサイズが縮小化されても安定したＤＲ
ＡＭの動作を確保し、信頼性の向上を図ることのできる
半導体記憶装置の製造方法を提供することである。
応してメモリセルサイズが縮小化されても安定したＤＲ
ＡＭの動作を確保し、信頼性の向上を図ることのできる
半導体記憶装置の製造方法を提供することである。
【００７７】本発明のさらに他の目的は、キャパシタ間
のショートを防止して、各メモリセル間での選択的なデ
ータの記録・消去動作を確保できる半導体記憶装置の製
造方法を提供することである。
のショートを防止して、各メモリセル間での選択的なデ
ータの記録・消去動作を確保できる半導体記憶装置の製
造方法を提供することである。
【００７８】
【課題を解決するための手段】本発明に従った半導体装
置の製造方法の１の局面は、半導体基板の上に第１の膜
を形成する工程と、第１の膜の一部表面を露出する開口
を有するエッチングマスクを第１の膜の上に形成する工
程と、エッチングマスクを用いて第１の膜を選択的にエ
ッチングすることにより、第１の膜からなる側壁と底壁
とを有する第１の孔を形成する工程と、エッチングマス
クを除去する工程と、第１の孔の側壁と底壁とを含む第
１の膜の上に、第１の膜と同一のエッチングガスでエッ
チング可能な材料からなる第２の膜を形成することによ
り、第２の膜からなる側壁と底壁とを有し、かつ第１の
孔の径よりも小さい径を有する第２の孔を形成する工程
と、第１および第２の膜を異方的にエッチングすること
により、第２の孔の側壁と整合する側壁を有する第３の
孔を形成する工程とを備えている。
置の製造方法の１の局面は、半導体基板の上に第１の膜
を形成する工程と、第１の膜の一部表面を露出する開口
を有するエッチングマスクを第１の膜の上に形成する工
程と、エッチングマスクを用いて第１の膜を選択的にエ
ッチングすることにより、第１の膜からなる側壁と底壁
とを有する第１の孔を形成する工程と、エッチングマス
クを除去する工程と、第１の孔の側壁と底壁とを含む第
１の膜の上に、第１の膜と同一のエッチングガスでエッ
チング可能な材料からなる第２の膜を形成することによ
り、第２の膜からなる側壁と底壁とを有し、かつ第１の
孔の径よりも小さい径を有する第２の孔を形成する工程
と、第１および第２の膜を異方的にエッチングすること
により、第２の孔の側壁と整合する側壁を有する第３の
孔を形成する工程とを備えている。
【００７９】本発明に従った半導体装置の製造方法の好
ましい局面では、第１および第２の膜の異方性エッチン
グをＣＦ系ガスにＣＯガスを加えたガスで行なう。本発
明に従った半導体装置の製造方法の他の局面は、半導体
基板の上に第１の膜を形成する工程と、第１の膜の一部
表面を露出する開口を有するエッチングマスクを第１の
膜の上に形成する工程と、エッチングマスクを用いて第
１の膜を選択的に異方的にエッチングすることにより、
第１の膜からなる側壁と底壁とを有し、半導体基板に向
かうに従って径が小さくなる第１の孔を形成する工程
と、エッチングマスクを除去する工程と、第１の膜を異
方的にエッチングすることにより、第１の孔の側壁と整
合する側壁を有する第２の孔を形成する工程とを備えて
いる。
ましい局面では、第１および第２の膜の異方性エッチン
グをＣＦ系ガスにＣＯガスを加えたガスで行なう。本発
明に従った半導体装置の製造方法の他の局面は、半導体
基板の上に第１の膜を形成する工程と、第１の膜の一部
表面を露出する開口を有するエッチングマスクを第１の
膜の上に形成する工程と、エッチングマスクを用いて第
１の膜を選択的に異方的にエッチングすることにより、
第１の膜からなる側壁と底壁とを有し、半導体基板に向
かうに従って径が小さくなる第１の孔を形成する工程
と、エッチングマスクを除去する工程と、第１の膜を異
方的にエッチングすることにより、第１の孔の側壁と整
合する側壁を有する第２の孔を形成する工程とを備えて
いる。
【００８０】本発明に従った半導体装置の製造方法の好
ましい局面では、第２の孔を形成する際の異方性エッチ
ングを、ＣＦ系ガスにＣＯガスを加えたガスで行なう。
本発明に従った半導体装置の製造方法のさらに他の局面
は、半導体基板の主表面に接するように絶縁膜を形成す
る工程と、絶縁膜の上に、絶縁膜と被エッチング特性の
異なる材料からなる第１の膜を形成する工程と、第１の
膜の上に、第１の膜と被エッチング特性の異なる材料か
らなる第２の膜を形成する工程と、第２の膜を選択的に
エッチングすることにより、第１の膜の表面を露出し、
第２の膜からなる側壁を有する第１の孔を形成する工程
と、第１の孔の側壁を含む第２の膜の上に、第２の膜と
同等の被エッチング特性を有する材料からなる結晶粒界
のない第３の膜を形成する工程と、第３の膜を異方的に
エッチングすることにより、第１の孔の側壁上に側壁層
を形成する工程と、第２の膜および側壁層をマスクとし
て、第１の膜を異方的にエッチングすることにより、絶
縁膜の表面を露出し、第１の孔よりも小さい径を有する
第２の孔を形成する工程と、第１の膜をマスクとして、
絶縁膜を異方的にエッチングすることにより、絶縁膜に
第２の孔と連通し、半導体基板の主表面に達する第３の
孔を形成する工程とを備えている。
ましい局面では、第２の孔を形成する際の異方性エッチ
ングを、ＣＦ系ガスにＣＯガスを加えたガスで行なう。
本発明に従った半導体装置の製造方法のさらに他の局面
は、半導体基板の主表面に接するように絶縁膜を形成す
る工程と、絶縁膜の上に、絶縁膜と被エッチング特性の
異なる材料からなる第１の膜を形成する工程と、第１の
膜の上に、第１の膜と被エッチング特性の異なる材料か
らなる第２の膜を形成する工程と、第２の膜を選択的に
エッチングすることにより、第１の膜の表面を露出し、
第２の膜からなる側壁を有する第１の孔を形成する工程
と、第１の孔の側壁を含む第２の膜の上に、第２の膜と
同等の被エッチング特性を有する材料からなる結晶粒界
のない第３の膜を形成する工程と、第３の膜を異方的に
エッチングすることにより、第１の孔の側壁上に側壁層
を形成する工程と、第２の膜および側壁層をマスクとし
て、第１の膜を異方的にエッチングすることにより、絶
縁膜の表面を露出し、第１の孔よりも小さい径を有する
第２の孔を形成する工程と、第１の膜をマスクとして、
絶縁膜を異方的にエッチングすることにより、絶縁膜に
第２の孔と連通し、半導体基板の主表面に達する第３の
孔を形成する工程とを備えている。
【００８１】本発明に従った半導体装置の製造方法の好
ましい他の局面は、第３の孔を形成する工程の後さら
に、第３の孔がレジストで埋まるように、第１の膜の上
にレジストを形成する工程と、第３の孔に埋込まれたレ
ジストを残して、レジストをエッチングし、第１の膜を
露出させる工程と、第３の孔に埋込まれたレジストをマ
スクとして、第１の膜をエッチング除去する工程と、レ
ジストを除去する工程とを備えている。本発明に従った
半導体装置の製造方法の好ましいさらに他の局面は、第
３の孔を形成する工程の後さらに、第３の孔が導電膜で
埋まるように、第１の膜の上に導電膜を形成する工程
と、第３の孔に埋込まれた導電膜を残して、導電膜およ
び第１の膜をエッチングし、絶縁膜を露出させる工程
と、絶縁膜の上に、第３の孔に埋込まれた導電膜と接続
した配線膜を形成する工程とを備えている。
ましい他の局面は、第３の孔を形成する工程の後さら
に、第３の孔がレジストで埋まるように、第１の膜の上
にレジストを形成する工程と、第３の孔に埋込まれたレ
ジストを残して、レジストをエッチングし、第１の膜を
露出させる工程と、第３の孔に埋込まれたレジストをマ
スクとして、第１の膜をエッチング除去する工程と、レ
ジストを除去する工程とを備えている。本発明に従った
半導体装置の製造方法の好ましいさらに他の局面は、第
３の孔を形成する工程の後さらに、第３の孔が導電膜で
埋まるように、第１の膜の上に導電膜を形成する工程
と、第３の孔に埋込まれた導電膜を残して、導電膜およ
び第１の膜をエッチングし、絶縁膜を露出させる工程
と、絶縁膜の上に、第３の孔に埋込まれた導電膜と接続
した配線膜を形成する工程とを備えている。
【００８２】本発明に従った半導体装置の製造方法の好
ましいさらに他の局面は、第１の膜は導電性部材からな
り、第３の孔を形成する工程の後さらに、第３の孔が導
電膜で埋まるように、第１の膜の上に導電膜を形成する
工程と、第３の孔に埋込まれた導電膜を第１の膜と接す
るように残して、導電膜をエッチングし、第１の膜を露
出させる工程と、露出した第１の膜をパターニングし、
配線膜を形成する工程とを備えている。本発明に従った
半導体装置の製造方法の好ましいさらに他の局面は、第
３の孔を形成する工程の後さらに、第３の孔がアモルフ
ァスシリコン膜で埋まるように、第１の膜の上にアモル
ファスシリコン膜を形成する工程と、アモルファスシリ
コン膜を熱酸化し、第１の膜の上のアモルファスシリコ
ン膜をシリコン酸化膜にし、第３の孔に埋込まれたアモ
ルファスシリコン膜を多結晶シリコン膜にする工程と、
第３の孔に埋込まれた多結晶シリコン膜をマスクとし
て、シリコン酸化膜、第１の膜を順にエッチング除去す
る工程と、絶縁膜の上に、第３の孔に埋込まれた多結晶
シリコン膜と接続された配線膜を形成する工程とを備え
ている。
ましいさらに他の局面は、第１の膜は導電性部材からな
り、第３の孔を形成する工程の後さらに、第３の孔が導
電膜で埋まるように、第１の膜の上に導電膜を形成する
工程と、第３の孔に埋込まれた導電膜を第１の膜と接す
るように残して、導電膜をエッチングし、第１の膜を露
出させる工程と、露出した第１の膜をパターニングし、
配線膜を形成する工程とを備えている。本発明に従った
半導体装置の製造方法の好ましいさらに他の局面は、第
３の孔を形成する工程の後さらに、第３の孔がアモルフ
ァスシリコン膜で埋まるように、第１の膜の上にアモル
ファスシリコン膜を形成する工程と、アモルファスシリ
コン膜を熱酸化し、第１の膜の上のアモルファスシリコ
ン膜をシリコン酸化膜にし、第３の孔に埋込まれたアモ
ルファスシリコン膜を多結晶シリコン膜にする工程と、
第３の孔に埋込まれた多結晶シリコン膜をマスクとし
て、シリコン酸化膜、第１の膜を順にエッチング除去す
る工程と、絶縁膜の上に、第３の孔に埋込まれた多結晶
シリコン膜と接続された配線膜を形成する工程とを備え
ている。
【００８３】本発明に従った半導体記憶装置の製造方法
の１の局面は、半導体基板の主表面に、ソース／ドレイ
ン領域をなす１対の不純物領域を有するＭＯＳトランジ
スタを形成する工程と、ＭＯＳトランジスタを覆うよう
に、半導体基板の主表面上に絶縁膜を形成する工程と、
絶縁膜と被エッチング特性の異なる材料からなる第１の
膜を、絶縁膜上に形成する工程と、不純物領域の上方に
第１の孔を有し、かつ第１の膜と被エッチング特性の異
なる材料からなる第２の膜を、第１の膜上に形成する工
程と、第１の孔の側壁を含む第２の膜上に、第２の膜と
同等の被エッチング特性を有する材料からなる結晶粒界
のない第３の膜を形成する工程と、第３の膜を異方的に
エッチングすることにより、第１の孔の側壁上に側壁層
を形成する工程と、第２の膜および側壁膜をマスクとし
て、第１の膜を異方的にエッチングすることにより、絶
縁膜の表面を露出し、第１の孔よりも小さい径を有する
第２の孔を形成する工程と、第１の膜をマスクとして、
絶縁膜を異方的にエッチングすることにより、絶縁膜に
第２の孔と連通し、かつ不純物領域を露出させる第３の
孔を形成し、第２の膜および側壁層を除去する工程と、
絶縁膜上に第３の孔を介して不純物領域と接続されてい
るストレージノードを形成する工程と、ストレージノー
ド上にキャパシタ誘電体膜を形成する工程と、キャパシ
タ誘電体膜上にセルプレートを形成する工程とを備えて
いる。
の１の局面は、半導体基板の主表面に、ソース／ドレイ
ン領域をなす１対の不純物領域を有するＭＯＳトランジ
スタを形成する工程と、ＭＯＳトランジスタを覆うよう
に、半導体基板の主表面上に絶縁膜を形成する工程と、
絶縁膜と被エッチング特性の異なる材料からなる第１の
膜を、絶縁膜上に形成する工程と、不純物領域の上方に
第１の孔を有し、かつ第１の膜と被エッチング特性の異
なる材料からなる第２の膜を、第１の膜上に形成する工
程と、第１の孔の側壁を含む第２の膜上に、第２の膜と
同等の被エッチング特性を有する材料からなる結晶粒界
のない第３の膜を形成する工程と、第３の膜を異方的に
エッチングすることにより、第１の孔の側壁上に側壁層
を形成する工程と、第２の膜および側壁膜をマスクとし
て、第１の膜を異方的にエッチングすることにより、絶
縁膜の表面を露出し、第１の孔よりも小さい径を有する
第２の孔を形成する工程と、第１の膜をマスクとして、
絶縁膜を異方的にエッチングすることにより、絶縁膜に
第２の孔と連通し、かつ不純物領域を露出させる第３の
孔を形成し、第２の膜および側壁層を除去する工程と、
絶縁膜上に第３の孔を介して不純物領域と接続されてい
るストレージノードを形成する工程と、ストレージノー
ド上にキャパシタ誘電体膜を形成する工程と、キャパシ
タ誘電体膜上にセルプレートを形成する工程とを備えて
いる。
【００８４】本発明に従った半導体記憶装置の製造方法
の好ましい他の局面では、ストレージノードを形成する
工程は、第３の孔がレジストで埋まるように、第１の膜
上にレジストを形成する工程と、第３の孔に埋め込まれ
たレジストを残して、レジストをエッチングし、第１の
膜を露出させる工程と、第３の孔に埋め込まれたレジス
トをマスクとして第１の膜をエッチング除去する工程
と、レジストを除去する工程と、絶縁膜上に第３の孔を
介して不純物領域と接続されているストレージノードを
形成する工程とを備えている。
の好ましい他の局面では、ストレージノードを形成する
工程は、第３の孔がレジストで埋まるように、第１の膜
上にレジストを形成する工程と、第３の孔に埋め込まれ
たレジストを残して、レジストをエッチングし、第１の
膜を露出させる工程と、第３の孔に埋め込まれたレジス
トをマスクとして第１の膜をエッチング除去する工程
と、レジストを除去する工程と、絶縁膜上に第３の孔を
介して不純物領域と接続されているストレージノードを
形成する工程とを備えている。
【００８５】本発明に従った半導体記憶装置の製造方法
の好ましい他の局面では、ストレージノードを形成する
工程は、第３の孔が導電膜で埋まるように、第１の膜上
に第３の孔を介して不純物領域と接続されている導電膜
を形成する工程と、第３の孔に形成された導電膜を残し
て、導電膜および第１の膜をエッチングする工程と、絶
縁膜上に第３の孔に形成された導電膜と接続するストレ
ージノードを形成する工程とを備えている。本発明に従
った半導体記憶装置の製造方法の好ましいさらに他の局
面では、第１の膜は導電性部材からなり、ストレージノ
ードを形成する工程は、第３の孔が導電膜で埋まるよう
に、第１の膜上に第３の孔を介して不純物領域と接続さ
れている導電膜を形成する工程と、第３の孔に形成され
た導電膜を残して、導電膜をエッチングし、第１の膜を
露出させる工程と、第１の膜をパターニングし、ストレ
ージノードを形成する工程とを備えている。
の好ましい他の局面では、ストレージノードを形成する
工程は、第３の孔が導電膜で埋まるように、第１の膜上
に第３の孔を介して不純物領域と接続されている導電膜
を形成する工程と、第３の孔に形成された導電膜を残し
て、導電膜および第１の膜をエッチングする工程と、絶
縁膜上に第３の孔に形成された導電膜と接続するストレ
ージノードを形成する工程とを備えている。本発明に従
った半導体記憶装置の製造方法の好ましいさらに他の局
面では、第１の膜は導電性部材からなり、ストレージノ
ードを形成する工程は、第３の孔が導電膜で埋まるよう
に、第１の膜上に第３の孔を介して不純物領域と接続さ
れている導電膜を形成する工程と、第３の孔に形成され
た導電膜を残して、導電膜をエッチングし、第１の膜を
露出させる工程と、第１の膜をパターニングし、ストレ
ージノードを形成する工程とを備えている。
【００８６】本発明に従った半導体記憶装置の製造方法
の好ましいさらに他の局面では、ストレージノードを形
成する工程は、第３の孔がアモルファスシリコン膜で埋
まるように、第１の膜上に第３の孔を介して不純物領域
と接続されているアモルファスシリコン膜を形成する工
程と、アモルファスシリコン膜を熱酸化し、第１の膜上
のアモルファスシリコン膜をシリコン酸化膜にし、第３
の孔に形成されたアモルファスシリコン膜を多結晶シリ
コン膜にする工程と、第３の孔に埋め込まれた多結晶シ
リコン膜をマスクとして、シリコン酸化膜および第１の
膜を順にエッチングする工程と、絶縁膜上に第３の孔に
埋め込まれた多結晶シリコン膜と接続されたストレージ
ノードを形成する工程とを備えている。本発明に従った
半導体記憶装置の製造方法の他の局面は、半導体基板の
主表面にソース／ドレイン領域をなす１対の不純物領域
を有するＭＯＳトランジスタを形成する工程と、ＭＯＳ
トランジスタを覆うように、半導体基板の主表面上に絶
縁膜を形成する工程と、絶縁膜と被エッチング特性の異
なる材料からなる第１の導電膜と、この第１の導電膜と
は被エッチング特性の異なる材料からなる第１の被覆膜
とを順に積層して形成し、第１の導電膜と第１の被覆膜
とに第１の孔を形成する工程と、第１の孔の側壁上と第
１の被覆膜上とに、第１の被覆膜とは被エッチング特性
の異なる材料でアモルファスシリコンからなる第２の導
電膜を形成する工程と、第２の導電膜を異方的にエッチ
ングすることにより、第１の導電膜と接するように第１
の孔の側壁上に側壁層を形成する工程と、側壁層をマス
クとして絶縁膜を異方的にエッチングすることにより、
絶縁膜に不純物領域を露出させ、第１の孔よりも小さい
径を有する第２の孔を形成し、第１の被覆膜を除去する
工程と、第１の導電膜と側壁層との表面に接するよう
に、かつ第２の孔を介して不純物領域と接続されるよう
に第３の導電膜を形成する工程と、第１の導電膜と側壁
層と第３の導電膜とを有するストレージノードの表面を
覆うようにキャパシタ誘電体膜を形成する工程と、キャ
パシタ誘電体膜上にセルプレートを形成する工程とを備
えている。
の好ましいさらに他の局面では、ストレージノードを形
成する工程は、第３の孔がアモルファスシリコン膜で埋
まるように、第１の膜上に第３の孔を介して不純物領域
と接続されているアモルファスシリコン膜を形成する工
程と、アモルファスシリコン膜を熱酸化し、第１の膜上
のアモルファスシリコン膜をシリコン酸化膜にし、第３
の孔に形成されたアモルファスシリコン膜を多結晶シリ
コン膜にする工程と、第３の孔に埋め込まれた多結晶シ
リコン膜をマスクとして、シリコン酸化膜および第１の
膜を順にエッチングする工程と、絶縁膜上に第３の孔に
埋め込まれた多結晶シリコン膜と接続されたストレージ
ノードを形成する工程とを備えている。本発明に従った
半導体記憶装置の製造方法の他の局面は、半導体基板の
主表面にソース／ドレイン領域をなす１対の不純物領域
を有するＭＯＳトランジスタを形成する工程と、ＭＯＳ
トランジスタを覆うように、半導体基板の主表面上に絶
縁膜を形成する工程と、絶縁膜と被エッチング特性の異
なる材料からなる第１の導電膜と、この第１の導電膜と
は被エッチング特性の異なる材料からなる第１の被覆膜
とを順に積層して形成し、第１の導電膜と第１の被覆膜
とに第１の孔を形成する工程と、第１の孔の側壁上と第
１の被覆膜上とに、第１の被覆膜とは被エッチング特性
の異なる材料でアモルファスシリコンからなる第２の導
電膜を形成する工程と、第２の導電膜を異方的にエッチ
ングすることにより、第１の導電膜と接するように第１
の孔の側壁上に側壁層を形成する工程と、側壁層をマス
クとして絶縁膜を異方的にエッチングすることにより、
絶縁膜に不純物領域を露出させ、第１の孔よりも小さい
径を有する第２の孔を形成し、第１の被覆膜を除去する
工程と、第１の導電膜と側壁層との表面に接するよう
に、かつ第２の孔を介して不純物領域と接続されるよう
に第３の導電膜を形成する工程と、第１の導電膜と側壁
層と第３の導電膜とを有するストレージノードの表面を
覆うようにキャパシタ誘電体膜を形成する工程と、キャ
パシタ誘電体膜上にセルプレートを形成する工程とを備
えている。
【００８７】本発明に従った半導体記憶装置の製造方法
のさらに他の局面は、半導体基板の主表面にソース／ド
レイン領域をなす１対の不純物領域を有するＭＯＳトラ
ンジスタを形成する工程と、ＭＯＳトランジスタを覆う
ように半導体基板の主表面上に、その上部表面が平坦と
なるように第１の絶縁膜を形成する工程と、第１の絶縁
膜の上部表面上に所定の厚みを有する第２の絶縁膜を介
在して、第１の導電膜を形成する工程と、第１の導電膜
上に所定の厚みを有する第３の絶縁膜を介在して、第２
の導電膜を形成する工程と、不純物領域の上方に第１の
孔を有する第１の被覆膜を第２の導電膜上に形成する工
程と、第１の孔の側壁上と第１の被覆膜上とに結晶粒界
のない第２の被覆膜を形成する工程と、第２の被覆膜を
異方的にエッチングすることにより、第１の孔の側壁上
に側壁層を形成する工程と、第１の被覆膜と側壁層とを
マスクとして第２の導電膜を異方的にエッチングするこ
とにより、第３の絶縁膜の表面を露出し、第１の孔より
も小さい径を有する第２の孔を形成する工程と、第３の
絶縁膜と第１の導電膜と第２の絶縁膜と第１の絶縁膜と
を順に異方的にエッチングすることにより、第２の孔に
連通し、かつ不純物領域を露出する第３の孔を形成し、
第１の被覆膜と側壁層とを除去する工程と、第２の導電
膜の上部表面と第１の導電膜とに接するように、かつ第
２および第３の孔を介して不純物領域と接続されるよう
に第３の導電膜を形成する工程と、第１、第２および第
３の導電膜をパターニングしてストレージノードを形成
する工程と、第２および第３の絶縁膜を除去する工程
と、ストレージノードの表面を覆うようにキャパシタ誘
電体膜を形成する工程と、キャパシタ誘電体膜上にセル
プレートを形成する工程とを備えている。
のさらに他の局面は、半導体基板の主表面にソース／ド
レイン領域をなす１対の不純物領域を有するＭＯＳトラ
ンジスタを形成する工程と、ＭＯＳトランジスタを覆う
ように半導体基板の主表面上に、その上部表面が平坦と
なるように第１の絶縁膜を形成する工程と、第１の絶縁
膜の上部表面上に所定の厚みを有する第２の絶縁膜を介
在して、第１の導電膜を形成する工程と、第１の導電膜
上に所定の厚みを有する第３の絶縁膜を介在して、第２
の導電膜を形成する工程と、不純物領域の上方に第１の
孔を有する第１の被覆膜を第２の導電膜上に形成する工
程と、第１の孔の側壁上と第１の被覆膜上とに結晶粒界
のない第２の被覆膜を形成する工程と、第２の被覆膜を
異方的にエッチングすることにより、第１の孔の側壁上
に側壁層を形成する工程と、第１の被覆膜と側壁層とを
マスクとして第２の導電膜を異方的にエッチングするこ
とにより、第３の絶縁膜の表面を露出し、第１の孔より
も小さい径を有する第２の孔を形成する工程と、第３の
絶縁膜と第１の導電膜と第２の絶縁膜と第１の絶縁膜と
を順に異方的にエッチングすることにより、第２の孔に
連通し、かつ不純物領域を露出する第３の孔を形成し、
第１の被覆膜と側壁層とを除去する工程と、第２の導電
膜の上部表面と第１の導電膜とに接するように、かつ第
２および第３の孔を介して不純物領域と接続されるよう
に第３の導電膜を形成する工程と、第１、第２および第
３の導電膜をパターニングしてストレージノードを形成
する工程と、第２および第３の絶縁膜を除去する工程
と、ストレージノードの表面を覆うようにキャパシタ誘
電体膜を形成する工程と、キャパシタ誘電体膜上にセル
プレートを形成する工程とを備えている。
【００８８】
【００８９】
【００９０】
【００９１】
【００９２】
【作用】本発明の半導体装置の製造方法の１の局面で
は、エッチングマスクを用いて第１の膜が選択的にエッ
チングされる。このエッチングにより第１の膜からなる
側壁と底壁とを有する第１の孔が形成される。第１の孔
の側壁と底壁とを含む第１の膜の上に、第１の膜と同一
のエッチングガスでエッチング可能な第２の膜が形成さ
れることにより、第２の膜からなる側壁と底壁を有しか
つ第１の孔の径よりも小さい径を有する第２の孔が形成
される。そして第１と第２の膜が異方的にエッチングさ
れることにより、第２の孔の側壁と整合する側壁を有す
る第３の孔が形成される。第３の孔の側壁は第２の孔の
側壁と整合しているので、第３の孔の径は第１の孔の径
より小さくなる。したがって第１の孔の径が写真製版技
術で形成できる最小加工寸法の場合、第３の孔の径は写
真製版技術で形成できる最小加工寸法の径よりも小さく
なる。また第３の孔を形成するときエッチングマスクを
用いていないので、第３の孔の側壁の上層部は滑らかな
傾きとなる。また、第２の孔の側壁は、第１の膜と同一
のエッチングガスでエッチング可能な第２の膜で形成さ
れているので、第３の孔の形成時に除去され、第３の孔
の形成後に別工程で除去する必要がない。
は、エッチングマスクを用いて第１の膜が選択的にエッ
チングされる。このエッチングにより第１の膜からなる
側壁と底壁とを有する第１の孔が形成される。第１の孔
の側壁と底壁とを含む第１の膜の上に、第１の膜と同一
のエッチングガスでエッチング可能な第２の膜が形成さ
れることにより、第２の膜からなる側壁と底壁を有しか
つ第１の孔の径よりも小さい径を有する第２の孔が形成
される。そして第１と第２の膜が異方的にエッチングさ
れることにより、第２の孔の側壁と整合する側壁を有す
る第３の孔が形成される。第３の孔の側壁は第２の孔の
側壁と整合しているので、第３の孔の径は第１の孔の径
より小さくなる。したがって第１の孔の径が写真製版技
術で形成できる最小加工寸法の場合、第３の孔の径は写
真製版技術で形成できる最小加工寸法の径よりも小さく
なる。また第３の孔を形成するときエッチングマスクを
用いていないので、第３の孔の側壁の上層部は滑らかな
傾きとなる。また、第２の孔の側壁は、第１の膜と同一
のエッチングガスでエッチング可能な第２の膜で形成さ
れているので、第３の孔の形成時に除去され、第３の孔
の形成後に別工程で除去する必要がない。
【００９３】本発明の半導体装置の製造方法の他の局面
では、エッチングマスクを用いて第１の膜が選択的にエ
ッチングされる。このエッチングにより第１の膜からな
る側壁と底壁とを有し、半導体基板に向かうに従って径
が小さくなる第１の孔が形成される。すなわちここでの
エッチングは、孔の側壁がテーパ状になるエッチングで
ある。したがってエッチングマスクの開口径を写真製版
技術で形成できる最小加工寸法にした場合、付加的な側
壁膜を形成せずに第１の孔の下端部の径が写真製版技術
で形成できる最小加工寸法より小さくできる。第１の孔
を形成した後、エッチングマスクが除去される。その
後、第１の膜を異方的にエッチングすることにより、第
１の孔の側壁と整合する側壁を有する第２の孔が形成さ
れる。第１の孔の下端部の径は写真製版技術で形成でき
る最小加工寸法より小さくできるので、第２の孔の径も
写真製版技術で形成できる最小加工寸法より小さくでき
る。また第２の孔を形成するときにエッチングマスクを
用いていないので、第２の孔の側壁の上方部は滑らかな
傾きとなる。
では、エッチングマスクを用いて第１の膜が選択的にエ
ッチングされる。このエッチングにより第１の膜からな
る側壁と底壁とを有し、半導体基板に向かうに従って径
が小さくなる第１の孔が形成される。すなわちここでの
エッチングは、孔の側壁がテーパ状になるエッチングで
ある。したがってエッチングマスクの開口径を写真製版
技術で形成できる最小加工寸法にした場合、付加的な側
壁膜を形成せずに第１の孔の下端部の径が写真製版技術
で形成できる最小加工寸法より小さくできる。第１の孔
を形成した後、エッチングマスクが除去される。その
後、第１の膜を異方的にエッチングすることにより、第
１の孔の側壁と整合する側壁を有する第２の孔が形成さ
れる。第１の孔の下端部の径は写真製版技術で形成でき
る最小加工寸法より小さくできるので、第２の孔の径も
写真製版技術で形成できる最小加工寸法より小さくでき
る。また第２の孔を形成するときにエッチングマスクを
用いていないので、第２の孔の側壁の上方部は滑らかな
傾きとなる。
【００９４】なお第１の孔の形成後、エッチングマスク
を除去するのは、そのままエッチングを続ければ第１の
孔の径が小さくなる結果、第１の孔の下端部がエッチン
グマスクの材料で埋まりエッチングが進行しなくなる場
合があるからである。
を除去するのは、そのままエッチングを続ければ第１の
孔の径が小さくなる結果、第１の孔の下端部がエッチン
グマスクの材料で埋まりエッチングが進行しなくなる場
合があるからである。
【００９５】本発明の半導体装置の製造方法のさらに他
の局面では、第１の孔の側壁上に形成された側壁層およ
び第２の膜をマスクとして第１の膜に第２の孔が形成さ
れる。さらにその第１の膜をマスクとして絶縁膜が異方
的にエッチングされるので、写真製版技術で形成できる
最小加工寸法よりも側壁層の幅だけ小さい第３の孔が自
己整合的に容易に形成される。これにより、同じ設計
（デザイン）ルールにおいて、より狭いスペースに孔が
形成できるとともに、写真製版技術によるパターニング
において、重ね合せマージンが拡大される。上記の製造
方法で形成される本発明に従う半導体装置の１の局面で
は、絶縁膜に形成された孔は、写真製版により形成可能
な最小加工寸法よりも小さい開口径を有している。この
ため、たとえば同一層上に所定の間隔を介して形成され
た配線層間に孔が形成された場合でも、開口径が縮小化
された寸法分だけ孔と配線層との間の重ね合わせのマー
ジンが拡大される。よって、この配線層間のピッチを縮
小化することが可能となり、高集積化を図ることができ
る。
の局面では、第１の孔の側壁上に形成された側壁層およ
び第２の膜をマスクとして第１の膜に第２の孔が形成さ
れる。さらにその第１の膜をマスクとして絶縁膜が異方
的にエッチングされるので、写真製版技術で形成できる
最小加工寸法よりも側壁層の幅だけ小さい第３の孔が自
己整合的に容易に形成される。これにより、同じ設計
（デザイン）ルールにおいて、より狭いスペースに孔が
形成できるとともに、写真製版技術によるパターニング
において、重ね合せマージンが拡大される。上記の製造
方法で形成される本発明に従う半導体装置の１の局面で
は、絶縁膜に形成された孔は、写真製版により形成可能
な最小加工寸法よりも小さい開口径を有している。この
ため、たとえば同一層上に所定の間隔を介して形成され
た配線層間に孔が形成された場合でも、開口径が縮小化
された寸法分だけ孔と配線層との間の重ね合わせのマー
ジンが拡大される。よって、この配線層間のピッチを縮
小化することが可能となり、高集積化を図ることができ
る。
【００９６】本発明の半導体装置の製造方法の好ましい
１の局面では、第３の孔に埋込まれたレジストをマスク
として、第１の膜がエッチング除去される。このため、
この後の工程で絶縁膜上に形成される膜の段差を低減す
ることができる。また、第３の孔にはレジストが埋込ま
れているので、第３の孔の下に下層配線層などが存在し
ていても、下層配線層が第１の膜のエッチングによって
損傷することはない。
１の局面では、第３の孔に埋込まれたレジストをマスク
として、第１の膜がエッチング除去される。このため、
この後の工程で絶縁膜上に形成される膜の段差を低減す
ることができる。また、第３の孔にはレジストが埋込ま
れているので、第３の孔の下に下層配線層などが存在し
ていても、下層配線層が第１の膜のエッチングによって
損傷することはない。
【００９７】本発明の半導体装置の製造方法の好ましい
他の局面では、第３の孔に埋込まれた導電膜をマスクと
して、第１の膜がエッチング除去される。このため、こ
の後の工程で絶縁膜上に形成される膜の段差を低減でき
る。また、第３の孔には導電膜が埋込まれているので、
第３の孔の下に下層配線層などが存在していても、下層
配線層が第１の膜のエッチングによって損傷することは
ない。
他の局面では、第３の孔に埋込まれた導電膜をマスクと
して、第１の膜がエッチング除去される。このため、こ
の後の工程で絶縁膜上に形成される膜の段差を低減でき
る。また、第３の孔には導電膜が埋込まれているので、
第３の孔の下に下層配線層などが存在していても、下層
配線層が第１の膜のエッチングによって損傷することは
ない。
【００９８】本発明の半導体装置の製造方法の好ましい
さらに他の局面では、第３の孔に埋込まれた導電膜だけ
を残して、それ以外の導電膜をエッチングし、第１の膜
の表面を露出させている。そして第１の膜を配線膜にし
ている。第１の膜自体を配線膜にしているので、この後
の工程で、絶縁膜上に形成される膜の段差を低減でき
る。また、第３の孔には導電膜が埋込まれているので、
第３の孔の下に下層配線層などが存在していても、下層
配線層が導電膜のエッチングによって損傷することはな
い。
さらに他の局面では、第３の孔に埋込まれた導電膜だけ
を残して、それ以外の導電膜をエッチングし、第１の膜
の表面を露出させている。そして第１の膜を配線膜にし
ている。第１の膜自体を配線膜にしているので、この後
の工程で、絶縁膜上に形成される膜の段差を低減でき
る。また、第３の孔には導電膜が埋込まれているので、
第３の孔の下に下層配線層などが存在していても、下層
配線層が導電膜のエッチングによって損傷することはな
い。
【００９９】本発明の半導体装置の製造方法の好ましい
さらに他の局面では、第３の孔に埋込まれた多結晶シリ
コン膜をマスクとして、シリコン酸化膜、第１の膜が順
にエッチング除去されている。このため、この後の工程
で、絶縁膜上に形成される膜の段差を低減できる。ま
た、第３の孔には多結晶シリコン膜が埋込まれているの
で、第３の孔の下に下層配線層などが存在していても、
下層配線層が上記のエッチングによって損傷することは
ない。
さらに他の局面では、第３の孔に埋込まれた多結晶シリ
コン膜をマスクとして、シリコン酸化膜、第１の膜が順
にエッチング除去されている。このため、この後の工程
で、絶縁膜上に形成される膜の段差を低減できる。ま
た、第３の孔には多結晶シリコン膜が埋込まれているの
で、第３の孔の下に下層配線層などが存在していても、
下層配線層が上記のエッチングによって損傷することは
ない。
【０１００】本発明の半導体記憶装置の製造方法の１の
局面では、第１の孔を有する第２の膜が第１の膜上に形
成される。この第１の孔は、たとえば写真製版工程によ
り形成される。したがって、第１の孔の開口径は、写真
製版技術により形成可能な最小加工寸法よりも小さくす
ることはできない。しかし、この第１の孔の側壁上に側
壁層が形成されることにより、その開口径は写真製版技
術による最小加工寸法よりも側壁層の幅だけ小さくする
ことができる。このような開口径を有する第２の膜と側
壁層とをマスクとしてエッチングを施すことにより、自
己整合的に第１の膜と絶縁膜とに第２および第３の孔を
形成することができる。また、この第２および第３の孔
は、写真製版技術による最小加工寸法よりも小さい開口
径に形成することができる。これにより、同じ設計ルー
ルにおいて、より狭いスペースに開口が形成できるとと
もに、写真製版技術によるパターニングにおいて、重ね
合わせマージンが拡大される。
局面では、第１の孔を有する第２の膜が第１の膜上に形
成される。この第１の孔は、たとえば写真製版工程によ
り形成される。したがって、第１の孔の開口径は、写真
製版技術により形成可能な最小加工寸法よりも小さくす
ることはできない。しかし、この第１の孔の側壁上に側
壁層が形成されることにより、その開口径は写真製版技
術による最小加工寸法よりも側壁層の幅だけ小さくする
ことができる。このような開口径を有する第２の膜と側
壁層とをマスクとしてエッチングを施すことにより、自
己整合的に第１の膜と絶縁膜とに第２および第３の孔を
形成することができる。また、この第２および第３の孔
は、写真製版技術による最小加工寸法よりも小さい開口
径に形成することができる。これにより、同じ設計ルー
ルにおいて、より狭いスペースに開口が形成できるとと
もに、写真製版技術によるパターニングにおいて、重ね
合わせマージンが拡大される。
【０１０１】上記の製造方法で形成される本発明の半導
体記憶装置の好ましい一の局面では、絶縁膜に形成され
た孔は、写真製版技術により形成可能な最小加工寸法よ
りも小さい開口径を有している。このため、たとえばワ
ード線の間に孔が形成された場合でも、開口径が縮小化
された寸法分だけ孔とワード線間の重ね合わせのマージ
ンが拡大される。よって、このワード線間のピッチを縮
小化することが可能となり、メモリセルなどの高集積化
を図ることができる。本発明の半導体記憶装置の製造方
法の好ましい１の局面では、第３の孔に埋め込まれたレ
ジストをマスクとして、第１の膜がエッチング除去され
る。このため、この後の工程で絶縁膜上に形成される膜
の段差を低減させることができる。また、第３の孔には
レジストが埋め込まれているので、第３の孔の底部の不
純物領域が第１の膜のエッチングによって損傷すること
はない。
体記憶装置の好ましい一の局面では、絶縁膜に形成され
た孔は、写真製版技術により形成可能な最小加工寸法よ
りも小さい開口径を有している。このため、たとえばワ
ード線の間に孔が形成された場合でも、開口径が縮小化
された寸法分だけ孔とワード線間の重ね合わせのマージ
ンが拡大される。よって、このワード線間のピッチを縮
小化することが可能となり、メモリセルなどの高集積化
を図ることができる。本発明の半導体記憶装置の製造方
法の好ましい１の局面では、第３の孔に埋め込まれたレ
ジストをマスクとして、第１の膜がエッチング除去され
る。このため、この後の工程で絶縁膜上に形成される膜
の段差を低減させることができる。また、第３の孔には
レジストが埋め込まれているので、第３の孔の底部の不
純物領域が第１の膜のエッチングによって損傷すること
はない。
【０１０２】本発明の半導体記憶装置の製造方法の好ま
しい他の局面では、第３の孔に埋め込まれた導電膜をマ
スクとして、第１の膜がエッチング除去される。このた
め、この後の工程で絶縁膜上に形成される膜の段差を低
減できる。また、第３の孔には導電膜が埋め込まれてい
るので、第３の孔の底部における不純物領域が第１の膜
のエッチングによって損傷することはない。本発明の半
導体記憶装置の製造方法の好ましいさらに他の局面で
は、第３の孔に埋め込まれた導電膜だけを残して、それ
以外の導電膜をエッチング除去し、第１の膜の表面を露
出させている。そして第１の膜を配線膜にしている。第
１の膜自体を配線膜にしているので、この後の工程で、
絶縁膜上に形成される膜の段差を低減できる。また、第
３の孔には導電膜が埋め込まれているので、第３の孔の
底部における不純物領域が導電膜のエッチングによって
損傷することはない。
しい他の局面では、第３の孔に埋め込まれた導電膜をマ
スクとして、第１の膜がエッチング除去される。このた
め、この後の工程で絶縁膜上に形成される膜の段差を低
減できる。また、第３の孔には導電膜が埋め込まれてい
るので、第３の孔の底部における不純物領域が第１の膜
のエッチングによって損傷することはない。本発明の半
導体記憶装置の製造方法の好ましいさらに他の局面で
は、第３の孔に埋め込まれた導電膜だけを残して、それ
以外の導電膜をエッチング除去し、第１の膜の表面を露
出させている。そして第１の膜を配線膜にしている。第
１の膜自体を配線膜にしているので、この後の工程で、
絶縁膜上に形成される膜の段差を低減できる。また、第
３の孔には導電膜が埋め込まれているので、第３の孔の
底部における不純物領域が導電膜のエッチングによって
損傷することはない。
【０１０３】本発明の半導体記憶装置の製造方法の好ま
しいさらに他の局面では、第３の孔に埋め込まれた多結
晶シリコン膜をマスクとして、シリコン酸化膜、第１の
膜が順にエッチング除去される。このため、この後の工
程で、絶縁膜上に形成される膜の段差を低減できる。ま
た、第３の孔には多結晶シリコン膜が埋め込まれている
ので、第３の孔の底部における不純物領域が上記のエッ
チングによって損傷することはない。
しいさらに他の局面では、第３の孔に埋め込まれた多結
晶シリコン膜をマスクとして、シリコン酸化膜、第１の
膜が順にエッチング除去される。このため、この後の工
程で、絶縁膜上に形成される膜の段差を低減できる。ま
た、第３の孔には多結晶シリコン膜が埋め込まれている
ので、第３の孔の底部における不純物領域が上記のエッ
チングによって損傷することはない。
【０１０４】本発明の半導体記憶装置の製造方法の他の
局面では、第１の導電膜と第１の被覆膜とに第１の孔が
形成される。この第１の孔は、たとえば写真製版工程に
より形成される。したがって、第１の孔の開口径は、写
真製版技術により形成可能な最小加工寸法よりも小さく
することはできない。しかし、この第１の孔の側壁上に
アモルファスシリコンからなる側壁層が形成されること
により、その開口径は写真製版技術による最小加工寸法
よりも側壁層の幅だけ小さくすることができ、容易に制
御することができる。このような開口径を有する第１の
導電膜および側壁層をマスクとしてエッチングを施すこ
とにより、自己整合的に絶縁膜に第２の孔を形成するこ
とができる。また、この第２の孔は、写真製版技術によ
る最小加工寸法よりも小さい開口径に形成することがで
きる。これにより、同じ設計ルールにおいて、より狭い
スペースに開口が形成できるとともに、写真製版技術に
よるパターニングにおいて重ね合わせマージンが拡大さ
れる。
局面では、第１の導電膜と第１の被覆膜とに第１の孔が
形成される。この第１の孔は、たとえば写真製版工程に
より形成される。したがって、第１の孔の開口径は、写
真製版技術により形成可能な最小加工寸法よりも小さく
することはできない。しかし、この第１の孔の側壁上に
アモルファスシリコンからなる側壁層が形成されること
により、その開口径は写真製版技術による最小加工寸法
よりも側壁層の幅だけ小さくすることができ、容易に制
御することができる。このような開口径を有する第１の
導電膜および側壁層をマスクとしてエッチングを施すこ
とにより、自己整合的に絶縁膜に第２の孔を形成するこ
とができる。また、この第２の孔は、写真製版技術によ
る最小加工寸法よりも小さい開口径に形成することがで
きる。これにより、同じ設計ルールにおいて、より狭い
スペースに開口が形成できるとともに、写真製版技術に
よるパターニングにおいて重ね合わせマージンが拡大さ
れる。
【０１０５】また上記の製造方法で形成される本発明の
半導体記憶装置の好ましい他の局面では、下部電極層の
第１の部分は、第２の部分の内周部に形成され、かつ第
２の部分の表面よりも半導体基板の主表面に対して垂直
上方に高く形成されている。すなわち、下部電極層は内
周部において垂直上方に突き出た部分を有している。こ
のため、下部電極層が相対的に平坦な形状のみからなる
従来のキャパシタに比較して、垂直上方に突き出た部分
だけ表面積が増大する。これにより、上部電極層と下部
電極層との電極間対向面積の増大を図ることができ、容
量の増大を図ることが可能となる。また、垂直上方に突
き出た部分の表面積は、キャパシタの平面占有面積が減
少した場合でも、ほとんど減少しない。すなわち、高集
積化を図った場合でも、垂直上方に突き出た部分の表面
積を制御することにより、キャパシタの容量を増大・確
保することができる。
半導体記憶装置の好ましい他の局面では、下部電極層の
第１の部分は、第２の部分の内周部に形成され、かつ第
２の部分の表面よりも半導体基板の主表面に対して垂直
上方に高く形成されている。すなわち、下部電極層は内
周部において垂直上方に突き出た部分を有している。こ
のため、下部電極層が相対的に平坦な形状のみからなる
従来のキャパシタに比較して、垂直上方に突き出た部分
だけ表面積が増大する。これにより、上部電極層と下部
電極層との電極間対向面積の増大を図ることができ、容
量の増大を図ることが可能となる。また、垂直上方に突
き出た部分の表面積は、キャパシタの平面占有面積が減
少した場合でも、ほとんど減少しない。すなわち、高集
積化を図った場合でも、垂直上方に突き出た部分の表面
積を制御することにより、キャパシタの容量を増大・確
保することができる。
【０１０６】また、一般的な筒型キャパシタにおいて
も、この内周部に突き出た部分が付加されるため、内周
部において垂直上方へ延びた部分だけ表面積が増大す
る。このため、制約された高さの範囲内でキャパシタの
電極間対向面積を増大・確保することが可能となる。
も、この内周部に突き出た部分が付加されるため、内周
部において垂直上方へ延びた部分だけ表面積が増大す
る。このため、制約された高さの範囲内でキャパシタの
電極間対向面積を増大・確保することが可能となる。
【０１０７】このように、キャパシタ容量の増大あるい
は確保が可能となるため、高集積化に伴うＤＲＡＭの動
作の不安定化および信頼性の低下を防止することができ
る。
は確保が可能となるため、高集積化に伴うＤＲＡＭの動
作の不安定化および信頼性の低下を防止することができ
る。
【０１０８】本発明の半導体記憶装置の製造方法のさら
に他の局面では、第１の孔を有する第１の被覆膜が第２
の導電膜上に形成される。この第１の孔は、たとえば写
真製版工程により形成される。したがって、第１の孔の
開口径は、写真製版技術により形成可能な最小加工寸法
よりも小さくすることができない。しかし、この第１の
孔の側壁に結晶粒界のない側壁層が形成されることによ
り、その開口径は写真製版技術による最小加工寸法より
も側壁層の幅だけ小さくすることができ、容易に制御す
ることができる。このような開口径を有する第１の被覆
膜と側壁層とをマスクとしてエッチングを施すことによ
り、自己整合的に第２の孔を形成することができる。ま
た、この第２の孔は写真製版技術による最小加工寸法よ
りも小さい開口径に形成することができる。これによ
り、同じ設計ルールにおいて、より狭いスペースに孔が
形成できるとともに、写真製版技術によるパターニング
において、重ね合わせマージンが拡大される。
に他の局面では、第１の孔を有する第１の被覆膜が第２
の導電膜上に形成される。この第１の孔は、たとえば写
真製版工程により形成される。したがって、第１の孔の
開口径は、写真製版技術により形成可能な最小加工寸法
よりも小さくすることができない。しかし、この第１の
孔の側壁に結晶粒界のない側壁層が形成されることによ
り、その開口径は写真製版技術による最小加工寸法より
も側壁層の幅だけ小さくすることができ、容易に制御す
ることができる。このような開口径を有する第１の被覆
膜と側壁層とをマスクとしてエッチングを施すことによ
り、自己整合的に第２の孔を形成することができる。ま
た、この第２の孔は写真製版技術による最小加工寸法よ
りも小さい開口径に形成することができる。これによ
り、同じ設計ルールにおいて、より狭いスペースに孔が
形成できるとともに、写真製版技術によるパターニング
において、重ね合わせマージンが拡大される。
【０１０９】また第１の導電膜は、平坦な表面を有する
第１の絶縁膜上に所定の厚みで形成された第２の絶縁膜
を介在して形成されている。このため、第１の導電膜の
下層には表面段差は生じていない。よって、第１、第２
および第３の導電膜を選択的にエッチング除去して下部
電極層を形成する工程において、下層の表面段差の側壁
に第１の導電膜の残渣が残ることはない。したがって、
複数のキャパシタ間において、下部電極層が残渣によっ
て相互に接続されることはない。このため、各メモリセ
ル間での選択的なデータの記憶・消去動作を確保するこ
とができる。
第１の絶縁膜上に所定の厚みで形成された第２の絶縁膜
を介在して形成されている。このため、第１の導電膜の
下層には表面段差は生じていない。よって、第１、第２
および第３の導電膜を選択的にエッチング除去して下部
電極層を形成する工程において、下層の表面段差の側壁
に第１の導電膜の残渣が残ることはない。したがって、
複数のキャパシタ間において、下部電極層が残渣によっ
て相互に接続されることはない。このため、各メモリセ
ル間での選択的なデータの記憶・消去動作を確保するこ
とができる。
【０１１０】上記３つの局面に従う半導体記憶装置の製
造方法を総括して集約された半導体記憶装置の製造方法
では、第２の孔を有する第１の膜が絶縁膜上に形成され
る。この第２の孔は、たとえば写真製版工程により形成
される。したがって、第２の孔の開口径は、写真製版技
術により形成可能な最小加工寸法よりも小さくすること
ができない。しかし、この第１の孔の側壁に側壁層が形
成されることにより、その開口径は写真製版技術による
最小加工寸法よりも側壁層の幅だけ小さくすることがで
きる。このような開口径を有する第１の膜と側壁層とを
マスクとしてエッチングを施すことにより、自己整合的
に絶縁膜に第１の孔を形成することができる。また、こ
の第１の孔は、写真製版技術による最小加工寸法よりも
小さい開口径に形成することができる。これにより、同
じ設計ルールにおいて、より狭いスペースに開口が形成
できるとともに、写真製版技術によるパターニングにお
いて、重ね合わせマージンが拡大される。
造方法を総括して集約された半導体記憶装置の製造方法
では、第２の孔を有する第１の膜が絶縁膜上に形成され
る。この第２の孔は、たとえば写真製版工程により形成
される。したがって、第２の孔の開口径は、写真製版技
術により形成可能な最小加工寸法よりも小さくすること
ができない。しかし、この第１の孔の側壁に側壁層が形
成されることにより、その開口径は写真製版技術による
最小加工寸法よりも側壁層の幅だけ小さくすることがで
きる。このような開口径を有する第１の膜と側壁層とを
マスクとしてエッチングを施すことにより、自己整合的
に絶縁膜に第１の孔を形成することができる。また、こ
の第１の孔は、写真製版技術による最小加工寸法よりも
小さい開口径に形成することができる。これにより、同
じ設計ルールにおいて、より狭いスペースに開口が形成
できるとともに、写真製版技術によるパターニングにお
いて、重ね合わせマージンが拡大される。
【０１１１】
【０１１２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 （第１〜第３の実施例）まず本発明のコンタクトホール
の形成方法を、第１、第２および第３の実施例における
半導体装置の製造方法として説明する。第１の実施例 図１〜図１１は、本発明の第１の実施例における半導体
装置の製造方法を工程順に示す概略断面図である。この
第１の実施例はＤＲＡＭのメモリセルへの適用例であ
る。図１を参照して、この図に示す構造は図１６５に示
す構造と同じなのでその説明は省略する。
する。 （第１〜第３の実施例）まず本発明のコンタクトホール
の形成方法を、第１、第２および第３の実施例における
半導体装置の製造方法として説明する。第１の実施例 図１〜図１１は、本発明の第１の実施例における半導体
装置の製造方法を工程順に示す概略断面図である。この
第１の実施例はＤＲＡＭのメモリセルへの適用例であ
る。図１を参照して、この図に示す構造は図１６５に示
す構造と同じなのでその説明は省略する。
【０１１３】図２を参照して、シリコン基板１の主表面
全面に、ＴＥＯＳ膜１３が形成される。ＴＥＯＳ膜１３
の表面１３ａには、下地形状を反映して段差が生じてい
る。図３を参照して、この段差を低減するために、ＴＥ
ＯＳ膜１３の上にＳＯＧ膜１５が形成される。図４を参
照して、ＴＥＯＳ膜１３とＳＯＧ膜１５とからなる膜が
エッチバックされる。これによりＴＥＯＳ膜１３の表面
は平坦化される。これにより、層間絶縁膜１３が形成さ
れる。層間絶縁膜１３の厚みは約９０００Åとされる。
図５を参照して、層間絶縁膜１３上の所定領域に写真製
版技術により開口径が０．５μｍの孔部１９を有するレ
ジスト１７が形成される。
全面に、ＴＥＯＳ膜１３が形成される。ＴＥＯＳ膜１３
の表面１３ａには、下地形状を反映して段差が生じてい
る。図３を参照して、この段差を低減するために、ＴＥ
ＯＳ膜１３の上にＳＯＧ膜１５が形成される。図４を参
照して、ＴＥＯＳ膜１３とＳＯＧ膜１５とからなる膜が
エッチバックされる。これによりＴＥＯＳ膜１３の表面
は平坦化される。これにより、層間絶縁膜１３が形成さ
れる。層間絶縁膜１３の厚みは約９０００Åとされる。
図５を参照して、層間絶縁膜１３上の所定領域に写真製
版技術により開口径が０．５μｍの孔部１９を有するレ
ジスト１７が形成される。
【０１１４】図６を参照して、レジスト１７をマスクと
して層間絶縁膜１３が途中まで異方性エッチングされ
る。すなわち、層間絶縁膜１３の残りの厚みが２０００
Å程度になるまで層間絶縁膜１３が異方性エッチングさ
れる。なお、この異方性エッチングは、ＣＦ系ガス（Ｃ
ＨＦ3 ／ＣＦ4 ／Ａｒ）のプラズマを利用したドライエ
ッチングによって行なわれる。これにより、層間絶縁膜
１３に所定の深さを有するとともに０．５μｍの開口径
を有する第１の孔２１が形成される。この後、レジスト
１７が除去されて図７に示す状態となる。
して層間絶縁膜１３が途中まで異方性エッチングされ
る。すなわち、層間絶縁膜１３の残りの厚みが２０００
Å程度になるまで層間絶縁膜１３が異方性エッチングさ
れる。なお、この異方性エッチングは、ＣＦ系ガス（Ｃ
ＨＦ3 ／ＣＦ4 ／Ａｒ）のプラズマを利用したドライエ
ッチングによって行なわれる。これにより、層間絶縁膜
１３に所定の深さを有するとともに０．５μｍの開口径
を有する第１の孔２１が形成される。この後、レジスト
１７が除去されて図７に示す状態となる。
【０１１５】図８を参照して、層間絶縁膜１３上に５０
０〜２０００Å程度の厚みを有するＴＥＯＳ膜２３が形
成される。これにより、第１の孔２１の開口径より小さ
い開口径を有する第２の孔２５が形成される。図９を参
照して、層間絶縁膜１３とＴＥＯＳ膜２３とがＣＦ系ガ
ス（ＣＨＦ3／ＣＦ4 ／Ａｒ）を用いて全面異方性エッ
チングされる。これにより、層間絶縁膜１３の表面が露
出し、ＴＥＯＳ膜２３は第１の孔２１の側壁にのみ残存
される。この後、さらに全面異方性エッチングが施され
る。図１０を参照して、このエッチングにより最下端部
の開口径が０．１〜０．４μｍとなるコンタクトホール
２７が自己整合的に形成され得る。全面エッチングでは
角の部分Ｈ（図９参照）のエッチング速度は他の部分の
エッチング速度よりも速い。したがって、このコンタク
トホール２７は、上に向かってその開口径が大きくなる
ような形状を有している。
０〜２０００Å程度の厚みを有するＴＥＯＳ膜２３が形
成される。これにより、第１の孔２１の開口径より小さ
い開口径を有する第２の孔２５が形成される。図９を参
照して、層間絶縁膜１３とＴＥＯＳ膜２３とがＣＦ系ガ
ス（ＣＨＦ3／ＣＦ4 ／Ａｒ）を用いて全面異方性エッ
チングされる。これにより、層間絶縁膜１３の表面が露
出し、ＴＥＯＳ膜２３は第１の孔２１の側壁にのみ残存
される。この後、さらに全面異方性エッチングが施され
る。図１０を参照して、このエッチングにより最下端部
の開口径が０．１〜０．４μｍとなるコンタクトホール
２７が自己整合的に形成され得る。全面エッチングでは
角の部分Ｈ（図９参照）のエッチング速度は他の部分の
エッチング速度よりも速い。したがって、このコンタク
トホール２７は、上に向かってその開口径が大きくなる
ような形状を有している。
【０１１６】図１１を参照して、コンタクトホール２７
内で不純物領域５ｂに電気的に接続するとともに層間絶
縁膜１３の表面上に沿って延びるビット線２９が形成さ
れる。
内で不純物領域５ｂに電気的に接続するとともに層間絶
縁膜１３の表面上に沿って延びるビット線２９が形成さ
れる。
【０１１７】このように、本実施例では、写真製版技術
によって形成できる最小加工寸法の開口径（０．５μ
ｍ）を有するコンタクトホールよりもさらに小さい開口
径（たとえば０．３μｍ）のコンタクトホール２７を容
易に形成することができる。これにより、ゲート電極７
ａと７ｂとの間隔を０．８μｍとした場合に、左右にそ
れぞれ０．２５μｍの重ね合せマージンを得ることがで
きる。これは、従来の０．５μｍの開口径を有するコン
タクトホールの重ね合せマージン（左右にそれぞれ０．
１５μｍ）に比べて著しく改善されている。そして、写
真製版技術による重ね合せ精度の限界である０．１８μ
ｍよりも大きいため、ずれの最大値である０．１８μｍ
ずれた場合にも、従来のようにビット線２９とゲート電
極７ａまたは７ｂとがショートすることがない。
によって形成できる最小加工寸法の開口径（０．５μ
ｍ）を有するコンタクトホールよりもさらに小さい開口
径（たとえば０．３μｍ）のコンタクトホール２７を容
易に形成することができる。これにより、ゲート電極７
ａと７ｂとの間隔を０．８μｍとした場合に、左右にそ
れぞれ０．２５μｍの重ね合せマージンを得ることがで
きる。これは、従来の０．５μｍの開口径を有するコン
タクトホールの重ね合せマージン（左右にそれぞれ０．
１５μｍ）に比べて著しく改善されている。そして、写
真製版技術による重ね合せ精度の限界である０．１８μ
ｍよりも大きいため、ずれの最大値である０．１８μｍ
ずれた場合にも、従来のようにビット線２９とゲート電
極７ａまたは７ｂとがショートすることがない。
【０１１８】また、本実施例によって形成されるコンタ
クトホール２７は、その開口径が上方に向かって大きく
なるような形状を有しているので、そのコンタクトホー
ル２７内にビット線２９が形成された場合に、ビット線
２９の被覆特性（カバレッジ）を改善することができ
る。
クトホール２７は、その開口径が上方に向かって大きく
なるような形状を有しているので、そのコンタクトホー
ル２７内にビット線２９が形成された場合に、ビット線
２９の被覆特性（カバレッジ）を改善することができ
る。
【０１１９】また、本実施例によって写真製版技術の最
小加工寸法よりも小さい開口径を有するコンタクトホー
ル２７を形成した場合に、ビット線２９と不純物領域５
ｂとのコンタクト抵抗が上昇するということが考えられ
る。しかし、ビット線２９と不純物領域５ｂとのコンタ
クト抵抗は、コンタクトホール２７のコンタクト部分で
の開口径よりも、不純物領域５ｂの不純物濃度に大きく
依存するため、開口径の小さいコンタクトホール２７を
形成してもコンタクト抵抗はそれほど上昇しない。図１
２は、コンタクトホールの開口面積の逆数とコンタクト
抵抗との関係を示した特性図である。図１２を参照し
て、ＤＲＡＭにおいてストレージノード／ビット線間の
データの読出時間を１ｎｓとすれば、ＤＲＡＭの特性
上、コンタクト抵抗は１０ｋΩ未満であればよい。そし
てこのような観点から図１２を参照すると、０．３μｍ
□のコンタクトホールでは、そのコンタクト抵抗は約
１．２ｋΩである。したがって、ＤＲＡＭの特性上、コ
ンタクトホール２７の開口径を０．３μｍ程度に小さく
しても問題はない。
小加工寸法よりも小さい開口径を有するコンタクトホー
ル２７を形成した場合に、ビット線２９と不純物領域５
ｂとのコンタクト抵抗が上昇するということが考えられ
る。しかし、ビット線２９と不純物領域５ｂとのコンタ
クト抵抗は、コンタクトホール２７のコンタクト部分で
の開口径よりも、不純物領域５ｂの不純物濃度に大きく
依存するため、開口径の小さいコンタクトホール２７を
形成してもコンタクト抵抗はそれほど上昇しない。図１
２は、コンタクトホールの開口面積の逆数とコンタクト
抵抗との関係を示した特性図である。図１２を参照し
て、ＤＲＡＭにおいてストレージノード／ビット線間の
データの読出時間を１ｎｓとすれば、ＤＲＡＭの特性
上、コンタクト抵抗は１０ｋΩ未満であればよい。そし
てこのような観点から図１２を参照すると、０．３μｍ
□のコンタクトホールでは、そのコンタクト抵抗は約
１．２ｋΩである。したがって、ＤＲＡＭの特性上、コ
ンタクトホール２７の開口径を０．３μｍ程度に小さく
しても問題はない。
【０１２０】次に、本実施例の半導体装置の製造方法に
ついて周辺回路部とともに製造する場合を説明する。
ついて周辺回路部とともに製造する場合を説明する。
【０１２１】図１３〜図１６は、本発明の第１の実施例
における半導体装置の製造方法について周辺回路部とと
もに製造する場合を説明するための概略断面図である。
ここでは、メモリセル部に形成される層間絶縁膜１３の
厚みが周辺回路部に形成される層間絶縁膜１３ｂの厚み
よりも厚い場合について説明する。
における半導体装置の製造方法について周辺回路部とと
もに製造する場合を説明するための概略断面図である。
ここでは、メモリセル部に形成される層間絶縁膜１３の
厚みが周辺回路部に形成される層間絶縁膜１３ｂの厚み
よりも厚い場合について説明する。
【０１２２】まず図１３を参照して、メモリセル部につ
いては、図１〜図６に示した製造プロセスと同様のプロ
セスによって層間絶縁膜１３に第１の孔２１ａが形成さ
れる。この場合に、第１の孔２１ａの形成と同時に周辺
回路部の第１の孔２１ｂが形成されると、周辺回路部で
は層間絶縁膜１３ｂの厚みが薄いため、第１の孔２１ｂ
は貫通孔となってしまう。図１４を参照して、上述の状
態からレジスト１７が除去される。この除去時にレジス
ト１７から供給されるカーボンがシリコン基板１（不純
物領域５ｄ）上に堆積する。これにより、シリコン基板
１と層間絶縁膜１３ｂとの選択比が高くなる。したがっ
て、第１の孔２１ｂが貫通孔となってもシリコン基板１
（不純物領域５ｄ）のオーバエッチングの量は小さい。
いては、図１〜図６に示した製造プロセスと同様のプロ
セスによって層間絶縁膜１３に第１の孔２１ａが形成さ
れる。この場合に、第１の孔２１ａの形成と同時に周辺
回路部の第１の孔２１ｂが形成されると、周辺回路部で
は層間絶縁膜１３ｂの厚みが薄いため、第１の孔２１ｂ
は貫通孔となってしまう。図１４を参照して、上述の状
態からレジスト１７が除去される。この除去時にレジス
ト１７から供給されるカーボンがシリコン基板１（不純
物領域５ｄ）上に堆積する。これにより、シリコン基板
１と層間絶縁膜１３ｂとの選択比が高くなる。したがっ
て、第１の孔２１ｂが貫通孔となってもシリコン基板１
（不純物領域５ｄ）のオーバエッチングの量は小さい。
【０１２３】図１５を参照して、全面にＴＥＯＳ膜（Ｓ
ｉＯ2 膜）２３が形成される。
ｉＯ2 膜）２３が形成される。
【０１２４】最後に、図１６を参照して、層間絶縁膜１
３，１３ｂおよびＴＥＯＳ膜２３の全面を異方性エッチ
ングすることによって、メモリセル部のコンタクトホー
ル２７ａと周辺回路部のコンタクトホール２７ｂとが形
成される。 ここで、この異方性エッチングには、ＣＯ
を添加したＣＦ系ガス（ＣＨＦ3 ／ＣＦ4 ／Ａｒ／ＣＯ
ガス）が用いられる。このＣＯを添加したＣＦ系ガスに
よるドライエッチングは、ＣＯを添加しないＣＦ系ガス
によるドライエッチングに比べて半導体基板（シリコン
基板）１に対する選択比が高い。ここで、選択比とは、
（ＳｉＯ2 のエッチング速度／シリコン基板のエッチン
グ速度）を意味する。具体的には、ＣＯを添加したＣＦ
系ドライエッチングでは選択比が１５〜２０である。こ
れに対して、ＣＯを添加しないＣＦ系ドライエッチング
では選択比が４〜６程度である。
３，１３ｂおよびＴＥＯＳ膜２３の全面を異方性エッチ
ングすることによって、メモリセル部のコンタクトホー
ル２７ａと周辺回路部のコンタクトホール２７ｂとが形
成される。 ここで、この異方性エッチングには、ＣＯ
を添加したＣＦ系ガス（ＣＨＦ3 ／ＣＦ4 ／Ａｒ／ＣＯ
ガス）が用いられる。このＣＯを添加したＣＦ系ガスに
よるドライエッチングは、ＣＯを添加しないＣＦ系ガス
によるドライエッチングに比べて半導体基板（シリコン
基板）１に対する選択比が高い。ここで、選択比とは、
（ＳｉＯ2 のエッチング速度／シリコン基板のエッチン
グ速度）を意味する。具体的には、ＣＯを添加したＣＦ
系ドライエッチングでは選択比が１５〜２０である。こ
れに対して、ＣＯを添加しないＣＦ系ドライエッチング
では選択比が４〜６程度である。
【０１２５】半導体基板１に対する選択比が高いという
ことは、周辺回路部のコンタクトホール２７ｂの形成時
に半導体基板１の表面が過度にエッチングされるのを有
効に防止できることを意味している。すなわち、メモリ
セル部のコンタクトホール２７ａの形成と同時に周辺回
路部のコンタクトホール２７ｂを形成する際に、周辺回
路部では層間絶縁膜１３ｂの厚みが薄いため、コンタク
トホール２７ｂによって露出される半導体基板１の表面
がオーバエッチングされる時間が長くなる。この場合
に、選択比の高いＣＯを添加したＣＦ系ドライエッチン
グを用いると、半導体基板１のオーバエッチングによっ
て半導体基板１の表面が過度にエッチングされるのが有
効に防止できる。
ことは、周辺回路部のコンタクトホール２７ｂの形成時
に半導体基板１の表面が過度にエッチングされるのを有
効に防止できることを意味している。すなわち、メモリ
セル部のコンタクトホール２７ａの形成と同時に周辺回
路部のコンタクトホール２７ｂを形成する際に、周辺回
路部では層間絶縁膜１３ｂの厚みが薄いため、コンタク
トホール２７ｂによって露出される半導体基板１の表面
がオーバエッチングされる時間が長くなる。この場合
に、選択比の高いＣＯを添加したＣＦ系ドライエッチン
グを用いると、半導体基板１のオーバエッチングによっ
て半導体基板１の表面が過度にエッチングされるのが有
効に防止できる。
【０１２６】ここで、ＣＦ系ガスのプラズマを利用した
ドライエッチングの原理とＣＯを添加したＣＦ系ガスに
よるドライエッチングの特性とについて説明する。図１
７〜図２０は、ＣＦ系ガス（ＣＨＦ3 ／ＣＦ4 ／Ａｒガ
ス）を用いたドライエッチングのエッチングプロセスを
説明するための断面構造図である。また図２１、図２２
は、ＣＯを添加したＣＦ系ドライエッチングとＣＯを添
加しないＣＦ系ドライエッチングとの特性を比較した特
性図である。
ドライエッチングの原理とＣＯを添加したＣＦ系ガスに
よるドライエッチングの特性とについて説明する。図１
７〜図２０は、ＣＦ系ガス（ＣＨＦ3 ／ＣＦ4 ／Ａｒガ
ス）を用いたドライエッチングのエッチングプロセスを
説明するための断面構造図である。また図２１、図２２
は、ＣＯを添加したＣＦ系ドライエッチングとＣＯを添
加しないＣＦ系ドライエッチングとの特性を比較した特
性図である。
【０１２７】まず、図１７〜図２０を参照して、ＣＯを
添加しないＣＦ系ドライエッチングについて説明する。
図１７を参照して、プラズマ１０中でエッチングガスは
種々のイオンまたはラジカルになる。図中Ｅは、電界を
示している。この電界Ｅによって、シリコン基板１とそ
のシリコン基板１上に形成されたシリコン酸化膜７とか
らなる半導体ウェハに向かって正イオンが加速される。
添加しないＣＦ系ドライエッチングについて説明する。
図１７を参照して、プラズマ１０中でエッチングガスは
種々のイオンまたはラジカルになる。図中Ｅは、電界を
示している。この電界Ｅによって、シリコン基板１とそ
のシリコン基板１上に形成されたシリコン酸化膜７とか
らなる半導体ウェハに向かって正イオンが加速される。
【０１２８】また、ラジカルは、電気的に中性なため、
電界で加速されることなく自由に運動する。しかし、エ
ッチングガスの流れが排気などの関係から上から下に向
かう流れであるため、ラジカルもシリコン酸化膜７表面
に吸着する。
電界で加速されることなく自由に運動する。しかし、エ
ッチングガスの流れが排気などの関係から上から下に向
かう流れであるため、ラジカルもシリコン酸化膜７表面
に吸着する。
【０１２９】図１８を参照して、シリコン酸化膜７上に
吸着したラジカルは、反応して［ＣＦＨ］系の有機ポリ
マ膜１４を形成する。この状態から電界Ｅによって加速
された正イオン（ＣＦ2 + 、Ａｒ+ ）が有機ポリマ膜１
４に向かって入射する。これにより、有機ポリマ膜１４
に運動エネルギが供給される。その結果、有機ポリマ膜
１４のＣと、シリコン酸化膜（ＳｉＯ2 膜）７のＯとが
反応する。
吸着したラジカルは、反応して［ＣＦＨ］系の有機ポリ
マ膜１４を形成する。この状態から電界Ｅによって加速
された正イオン（ＣＦ2 + 、Ａｒ+ ）が有機ポリマ膜１
４に向かって入射する。これにより、有機ポリマ膜１４
に運動エネルギが供給される。その結果、有機ポリマ膜
１４のＣと、シリコン酸化膜（ＳｉＯ2 膜）７のＯとが
反応する。
【０１３０】そして図１９を参照して、ＣＯまたはＣＯ
2 となって雰囲気中に脱離する。また、ＳｉＯ2 膜７の
Ｏが抜けた後、ＳｉＯ2 膜７のＳｉと有機ポリマ膜１４
のＦとが反応してＳｉＦ4 を形成することによってＳｉ
Ｏ2 膜７をエッチングする。このようにして図２０に示
すようにＳｉＯ2 膜７のエッチングが行なわれる。シリ
コン基板１にはＯが存在しない。したがって有機ポリマ
膜１４中のＣは反応しないので有機ポリマ膜１４はシリ
コン基板１上に形成されたままとなる。つまり、有機ポ
リマ膜１４がシリコン基板１表面をカバーしてシリコン
基板１のエッチング反応を抑制する。このように、ＣＦ
系ガスによるドライエッチングでは、シリコン基板１に
対して所定の選択比を有してＳｉＯ2 膜７をドライエッ
チングすることができる。
2 となって雰囲気中に脱離する。また、ＳｉＯ2 膜７の
Ｏが抜けた後、ＳｉＯ2 膜７のＳｉと有機ポリマ膜１４
のＦとが反応してＳｉＦ4 を形成することによってＳｉ
Ｏ2 膜７をエッチングする。このようにして図２０に示
すようにＳｉＯ2 膜７のエッチングが行なわれる。シリ
コン基板１にはＯが存在しない。したがって有機ポリマ
膜１４中のＣは反応しないので有機ポリマ膜１４はシリ
コン基板１上に形成されたままとなる。つまり、有機ポ
リマ膜１４がシリコン基板１表面をカバーしてシリコン
基板１のエッチング反応を抑制する。このように、ＣＦ
系ガスによるドライエッチングでは、シリコン基板１に
対して所定の選択比を有してＳｉＯ2 膜７をドライエッ
チングすることができる。
【０１３１】次に、図２１と図２２を参照して、ＣＯを
添加したＣＦ系ガス（ＣＨＦ3 ／ＣＦ4 ／Ａｒ／ＣＯ）
を用いるエッチングプロセスとＣＯを添加しないＣＦ系
ガス（ＣＨＦ3 ／ＣＦ4 ／Ａｒ）を用いるエッチングプ
ロセスとの特性を比較する。図２１は、ドープトポリシ
リコン膜をＣＯを添加しないエッチングプロセスでエッ
チングした場合のドープトポリシリコン膜の厚み方向
（深さ方向）に対するＣ、Ｆ、Ｓｉ、Ｏの組成比をＥＳ
ＣＡ（Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ
ｆｏｒ Ｃｈｅｍｉｃａｌ Ａｎａｌｙｓｉｓ）で分析
した特性図であり、図２２は図２１に対応するＣＯを添
加したエッチングプロセスの特性図である。ＣＯを添加
したエッチングプロセスではＣＯを添加しないエッチン
グプロセスに比べてかなりの深さの範囲でＣが多く検出
されている。これは、ＣＯ添加エッチングプロセスの方
がＣＯを添加しないエッチングプロセスよりもＣ膜を形
成しやすく、ドープトポリシリコン膜（シリコン基板）
のエッチングを抑制できることを意味する。つまり、Ｃ
Ｏを添加したエッチングプロセスはＣＯを添加しないエ
ッチングプロセスに比べてシリコン基板に対して高選択
比のプロセスになる。このように、実際の実験結果から
も、ＣＯを添加したエッチングプロセスの方がＣＯを添
加しないエッチングプロセスよりもシリコン基板に対し
て高選択比プロセスであることがわかる。
添加したＣＦ系ガス（ＣＨＦ3 ／ＣＦ4 ／Ａｒ／ＣＯ）
を用いるエッチングプロセスとＣＯを添加しないＣＦ系
ガス（ＣＨＦ3 ／ＣＦ4 ／Ａｒ）を用いるエッチングプ
ロセスとの特性を比較する。図２１は、ドープトポリシ
リコン膜をＣＯを添加しないエッチングプロセスでエッ
チングした場合のドープトポリシリコン膜の厚み方向
（深さ方向）に対するＣ、Ｆ、Ｓｉ、Ｏの組成比をＥＳ
ＣＡ（Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ
ｆｏｒ Ｃｈｅｍｉｃａｌ Ａｎａｌｙｓｉｓ）で分析
した特性図であり、図２２は図２１に対応するＣＯを添
加したエッチングプロセスの特性図である。ＣＯを添加
したエッチングプロセスではＣＯを添加しないエッチン
グプロセスに比べてかなりの深さの範囲でＣが多く検出
されている。これは、ＣＯ添加エッチングプロセスの方
がＣＯを添加しないエッチングプロセスよりもＣ膜を形
成しやすく、ドープトポリシリコン膜（シリコン基板）
のエッチングを抑制できることを意味する。つまり、Ｃ
Ｏを添加したエッチングプロセスはＣＯを添加しないエ
ッチングプロセスに比べてシリコン基板に対して高選択
比のプロセスになる。このように、実際の実験結果から
も、ＣＯを添加したエッチングプロセスの方がＣＯを添
加しないエッチングプロセスよりもシリコン基板に対し
て高選択比プロセスであることがわかる。
【０１３２】第２の実施例 図２３〜図２５は、本発明の第２の実施例における半導
体装置の製造方法を工程順に示す概略断面図である。こ
の第２の実施例も、第１の実施例と同様、ＤＲＡＭのメ
モリセル部への適用例である。なお、本実施例におい
て、第１の実施例と対応する部分については同一符号を
付してある。図２３を参照して、レジスト１７をマスク
としてＣＦ系ガス（ＣＨＦ3 ／ＣＦ4 ／Ａｒ）のプラズ
マを利用したドライエッチングによって、厚み１５００
０Åの層間絶縁膜１３が異方性エッチングされ、第１の
孔２１が形成される。第１の孔２１の底壁と不純物領域
５ｂとの間の距離が２０００〜７０００Åになった段階
でエッチングが停止される。
体装置の製造方法を工程順に示す概略断面図である。こ
の第２の実施例も、第１の実施例と同様、ＤＲＡＭのメ
モリセル部への適用例である。なお、本実施例におい
て、第１の実施例と対応する部分については同一符号を
付してある。図２３を参照して、レジスト１７をマスク
としてＣＦ系ガス（ＣＨＦ3 ／ＣＦ4 ／Ａｒ）のプラズ
マを利用したドライエッチングによって、厚み１５００
０Åの層間絶縁膜１３が異方性エッチングされ、第１の
孔２１が形成される。第１の孔２１の底壁と不純物領域
５ｂとの間の距離が２０００〜７０００Åになった段階
でエッチングが停止される。
【０１３３】本実施例では、第１の孔２１の側壁がテー
パ状になるように異方性エッチングが施される。第１の
孔２１の側壁をテーパ状にするのは、エッチングガス量
や雰囲気圧力などのエッチングパラメータを制御するこ
とによって実現することができる。一例として、ＣＨＦ
3 の流量比をテーパが形成されない（θ＝９０°）エッ
チング条件よりも大きくすることが挙げられる。なお、
この実施例ではθ＝８６°にしている。
パ状になるように異方性エッチングが施される。第１の
孔２１の側壁をテーパ状にするのは、エッチングガス量
や雰囲気圧力などのエッチングパラメータを制御するこ
とによって実現することができる。一例として、ＣＨＦ
3 の流量比をテーパが形成されない（θ＝９０°）エッ
チング条件よりも大きくすることが挙げられる。なお、
この実施例ではθ＝８６°にしている。
【０１３４】図２４を参照して、レジスト１７が除去さ
れる。最後に、図２５を参照して、層間絶縁膜１３がＣ
Ｆ系ガス（ＣＨＦ3 ／ＣＦ4／Ａｒ）を用いて全面異方
性エッチング（エッチバック）される。これにより、最
下端部の開口径が約０．３２〜０．３９μｍの第２の孔
（コンタクトホール）２５が自己整合的に形成され得
る。
れる。最後に、図２５を参照して、層間絶縁膜１３がＣ
Ｆ系ガス（ＣＨＦ3 ／ＣＦ4／Ａｒ）を用いて全面異方
性エッチング（エッチバック）される。これにより、最
下端部の開口径が約０．３２〜０．３９μｍの第２の孔
（コンタクトホール）２５が自己整合的に形成され得
る。
【０１３５】なお、図２３から図２５に示す工程におい
て、レジスト１７を除去せずに、第１の孔２１の傾斜角
度を制御しながら層間絶縁膜１３を基板に達するまで異
方性エッチングすれば、理論的には０．３μｍのコンタ
クトホールを得ることも可能である。しかし、レジスト
１７をマスクとして層間絶縁膜１３を最後まで異方性エ
ッチングしようとすると、レジスト１７から被エッチン
グ面に供給されるカーボンの量が多くなるため、エッチ
ングが抑制されて開口不良になるという不都合が生じ
る。このため、本実施例では図２４および図２５に示す
ようにレジスト１７を除去した後、全面異方性エッチン
グが行なわれる。
て、レジスト１７を除去せずに、第１の孔２１の傾斜角
度を制御しながら層間絶縁膜１３を基板に達するまで異
方性エッチングすれば、理論的には０．３μｍのコンタ
クトホールを得ることも可能である。しかし、レジスト
１７をマスクとして層間絶縁膜１３を最後まで異方性エ
ッチングしようとすると、レジスト１７から被エッチン
グ面に供給されるカーボンの量が多くなるため、エッチ
ングが抑制されて開口不良になるという不都合が生じ
る。このため、本実施例では図２４および図２５に示す
ようにレジスト１７を除去した後、全面異方性エッチン
グが行なわれる。
【０１３６】本実施例の製造方法によっても、第１の実
施例と同様、写真製版技術によって得られる最小加工寸
法（０．５μｍ）よりも小さい開口径を有するコンタク
トホール２５を形成することができる。また、このコン
タクトホール２５も、その開口径が上方に向かって大き
くなるような形状に形成される。これにより、第１の実
施例と同様、コンタクトホール２５内に形成されるビッ
ト線（図示せず）の被覆特性（カバレッジ）が改善でき
る。次に、本実施例の半導体装置の製造方法について周
辺回路部とともに製造する場合を説明する。
施例と同様、写真製版技術によって得られる最小加工寸
法（０．５μｍ）よりも小さい開口径を有するコンタク
トホール２５を形成することができる。また、このコン
タクトホール２５も、その開口径が上方に向かって大き
くなるような形状に形成される。これにより、第１の実
施例と同様、コンタクトホール２５内に形成されるビッ
ト線（図示せず）の被覆特性（カバレッジ）が改善でき
る。次に、本実施例の半導体装置の製造方法について周
辺回路部とともに製造する場合を説明する。
【０１３７】図２６〜図２８は、本発明の第２の実施例
における半導体装置の製造方法について周辺回路部とと
もに製造する場合を説明するための概略断面図である。
ここではメモリセル部と周辺回路部とで層間絶縁膜１
３，１３ｂの厚みが異なる場合について説明する。
における半導体装置の製造方法について周辺回路部とと
もに製造する場合を説明するための概略断面図である。
ここではメモリセル部と周辺回路部とで層間絶縁膜１
３，１３ｂの厚みが異なる場合について説明する。
【０１３８】まず図２６を参照して、メモリセル部につ
いてのここまでのプロセスは、図２３に示した製造プロ
セスと同様である。この場合において、メモリセル部の
第１の孔２１の形成と同時に周辺回路部の第１の孔２１
ｂが形成される。層間絶縁膜１３ｂの厚みが大きいの
で、第１の孔２１ｂは貫通孔となっていない。そして、
レジスト１７が除去されると、図２７に示す状態とな
る。最後に、図２８を参照して、層間絶縁膜１３，１３
ｂがＣＯを添加したＣＦ系エッチングガスによって異方
性エッチングされる。このＣＯを添加したエッチングガ
スを用いた異方性エッチングでは、前述したように、半
導体基板（シリコン基板）１に対する層間絶縁膜（シリ
コン酸化膜）１３，１３ｂの選択比が１５〜２０と高
い。したがって、膜厚の薄い層間絶縁膜１３ｂにコンタ
クトホール２５ａが形成される際に、シリコン基板１の
表面がオーバエッチングされる時間が長くなったとして
も、シリコン基板１の表面が過度にエッチングされるの
が有効に防止される。
いてのここまでのプロセスは、図２３に示した製造プロ
セスと同様である。この場合において、メモリセル部の
第１の孔２１の形成と同時に周辺回路部の第１の孔２１
ｂが形成される。層間絶縁膜１３ｂの厚みが大きいの
で、第１の孔２１ｂは貫通孔となっていない。そして、
レジスト１７が除去されると、図２７に示す状態とな
る。最後に、図２８を参照して、層間絶縁膜１３，１３
ｂがＣＯを添加したＣＦ系エッチングガスによって異方
性エッチングされる。このＣＯを添加したエッチングガ
スを用いた異方性エッチングでは、前述したように、半
導体基板（シリコン基板）１に対する層間絶縁膜（シリ
コン酸化膜）１３，１３ｂの選択比が１５〜２０と高
い。したがって、膜厚の薄い層間絶縁膜１３ｂにコンタ
クトホール２５ａが形成される際に、シリコン基板１の
表面がオーバエッチングされる時間が長くなったとして
も、シリコン基板１の表面が過度にエッチングされるの
が有効に防止される。
【０１３９】また、本実施例では、写真製版技術によっ
て形成できる最小加工寸法（０．５μｍ）よりもさらに
小さい開口径を有するコンタクトホール２５，２５ａを
容易に形成することができる。また、コンタクトホール
２５および２５ａは、上方に向かってその開口径が大き
くなるように形成される。このためそのコンタクトホー
ル２５および２５ａ内に配線層が形成された場合に、良
好な被覆特性（カバレッジ）を得ることができる。
て形成できる最小加工寸法（０．５μｍ）よりもさらに
小さい開口径を有するコンタクトホール２５，２５ａを
容易に形成することができる。また、コンタクトホール
２５および２５ａは、上方に向かってその開口径が大き
くなるように形成される。このためそのコンタクトホー
ル２５および２５ａ内に配線層が形成された場合に、良
好な被覆特性（カバレッジ）を得ることができる。
【０１４０】第３の実施例 図２９〜図３４は、本発明の第３の実施例における半導
体装置の製造方法を工程順に示す概略断面図である。
体装置の製造方法を工程順に示す概略断面図である。
【０１４１】まず図２９を参照して、半導体基板３１の
主表面上の所定領域にＬＯＣＯＳ法を用いて分離酸化膜
３２が形成される。分離酸化膜３２によって囲まれた半
導体基板３１の主表面上の所定領域にゲート酸化膜３３
ａを介して多結晶シリコンからなるゲート電極３４ａが
形成される。また、このゲート電極３４などをマスクと
してイオン注入を行なうことにより、ソース／ドレイン
領域をなす不純物領域３６が形成される。その後、全面
を覆うとともにその表面が平坦化された酸化膜からなる
層間絶縁膜３７ａが形成される。層間絶縁膜３７ａの表
面上に所定の厚みを有する多結晶シリコン膜４２がＣＶ
Ｄ法により形成される。多結晶シリコン膜４２上に所定
の厚みを有するシリコン酸化膜４３がＣＶＤ法により形
成される。本実施例における層間絶縁膜３７、多結晶シ
リコン膜４２およびシリコン酸化膜４３は、それぞれ本
発明における第１の膜、第２の膜および第３の膜を構成
する。
主表面上の所定領域にＬＯＣＯＳ法を用いて分離酸化膜
３２が形成される。分離酸化膜３２によって囲まれた半
導体基板３１の主表面上の所定領域にゲート酸化膜３３
ａを介して多結晶シリコンからなるゲート電極３４ａが
形成される。また、このゲート電極３４などをマスクと
してイオン注入を行なうことにより、ソース／ドレイン
領域をなす不純物領域３６が形成される。その後、全面
を覆うとともにその表面が平坦化された酸化膜からなる
層間絶縁膜３７ａが形成される。層間絶縁膜３７ａの表
面上に所定の厚みを有する多結晶シリコン膜４２がＣＶ
Ｄ法により形成される。多結晶シリコン膜４２上に所定
の厚みを有するシリコン酸化膜４３がＣＶＤ法により形
成される。本実施例における層間絶縁膜３７、多結晶シ
リコン膜４２およびシリコン酸化膜４３は、それぞれ本
発明における第１の膜、第２の膜および第３の膜を構成
する。
【０１４２】次に図３０を参照して、写真製版技術を用
いてシリコン酸化膜４３上の所定領域にレジスト膜４４
が形成される。レジスト膜４４をマスクとしてシリコン
酸化膜４３が異方性エッチングされることによって、開
口径Ｄ2 の第１の孔４５が形成される。この後、レジス
ト膜４４が除去される。
いてシリコン酸化膜４３上の所定領域にレジスト膜４４
が形成される。レジスト膜４４をマスクとしてシリコン
酸化膜４３が異方性エッチングされることによって、開
口径Ｄ2 の第１の孔４５が形成される。この後、レジス
ト膜４４が除去される。
【０１４３】図３１を参照して、第１の孔４５の内周側
壁上を含むシリコン酸化膜４３の表面上に、本発明にお
ける第４の膜となる所定厚みのシリコン酸化膜４６がＣ
ＶＤ法により形成される。シリコン酸化膜４６が全面異
方性エッチングされる。図３２を参照して、このエッチ
ングによって、第１の孔４５の内周側壁にサイドウォー
ルスペーサ状の枠４６ａが形成される。
壁上を含むシリコン酸化膜４３の表面上に、本発明にお
ける第４の膜となる所定厚みのシリコン酸化膜４６がＣ
ＶＤ法により形成される。シリコン酸化膜４６が全面異
方性エッチングされる。図３２を参照して、このエッチ
ングによって、第１の孔４５の内周側壁にサイドウォー
ルスペーサ状の枠４６ａが形成される。
【０１４４】図３３を参照して、シリコン酸化膜４３お
よびサイドウォールスペーサ状の枠４６ａをマスクとし
て、多結晶シリコン膜４２が異方性エッチングされる。
これにより、多結晶シリコン膜４２に第２の孔４７が形
成される。
よびサイドウォールスペーサ状の枠４６ａをマスクとし
て、多結晶シリコン膜４２が異方性エッチングされる。
これにより、多結晶シリコン膜４２に第２の孔４７が形
成される。
【０１４５】図３４を参照して、第２の孔４７が形成さ
れた多結晶シリコン膜４２をマスクとして、層間絶縁膜
３７ａが異方性エッチングされる。これによって、不純
物領域３６の表面に至るコンタクトホール４８が形成さ
れる。このエッチングによりシリコン酸化膜４３，枠４
６ａは同時にエッチング除去される。コンタクトホール
４８の開口径Ｄ3 は、第１の孔４５の開口径Ｄ2 （図３
０参照）よりも、サイドウォールスペーサ状の枠４６ａ
の幅の２倍分小さくなる。これにより、デザインルール
によって決まる形成可能な最小加工寸法に第１の孔４５
の開口径Ｄ2 を形成した場合、コンタクトホール４８は
それよりもさらに小さな径を有するように形成できる。
れた多結晶シリコン膜４２をマスクとして、層間絶縁膜
３７ａが異方性エッチングされる。これによって、不純
物領域３６の表面に至るコンタクトホール４８が形成さ
れる。このエッチングによりシリコン酸化膜４３，枠４
６ａは同時にエッチング除去される。コンタクトホール
４８の開口径Ｄ3 は、第１の孔４５の開口径Ｄ2 （図３
０参照）よりも、サイドウォールスペーサ状の枠４６ａ
の幅の２倍分小さくなる。これにより、デザインルール
によって決まる形成可能な最小加工寸法に第１の孔４５
の開口径Ｄ2 を形成した場合、コンタクトホール４８は
それよりもさらに小さな径を有するように形成できる。
【０１４６】このコンタクトホール４７を通じて不純物
領域３６と電気的に接続される導電層を形成する場合、
さらに以下の工程を要する。図３５を参照して、リンな
どの不純物がドープされた多結晶シリコンなどからなる
導電膜４９が形成される。導電膜４９の表面上に写真製
版技術を用いて所定のパターンを有するレジスト膜５０
が形成される。レジスト膜５０をマスクとして導電膜４
９および多結晶シリコン膜４２が異方性エッチングされ
る。図３６を参照して、このエッチングにより所定のパ
ターン形状を有する導電配線膜４９ａおよび多結晶シリ
コン膜４２ａが形成される。
領域３６と電気的に接続される導電層を形成する場合、
さらに以下の工程を要する。図３５を参照して、リンな
どの不純物がドープされた多結晶シリコンなどからなる
導電膜４９が形成される。導電膜４９の表面上に写真製
版技術を用いて所定のパターンを有するレジスト膜５０
が形成される。レジスト膜５０をマスクとして導電膜４
９および多結晶シリコン膜４２が異方性エッチングされ
る。図３６を参照して、このエッチングにより所定のパ
ターン形状を有する導電配線膜４９ａおよび多結晶シリ
コン膜４２ａが形成される。
【０１４７】このように、本実施例によれば、シリコン
酸化膜４３の第１の孔４５の内周側壁にサイドウォール
スペーサ状の枠４６ａが形成される。これにより、デザ
インルールによって決まる最小加工寸法に形成された第
１の孔４５よりもさらに小さな開口径を有するコンタク
トホール４８を自己整合的に形成することが可能とな
る。ここで本実施例においては側壁層である枠４６ａ
は、シリコン酸化膜からできている。シリコン酸化膜は
多結晶構造ではないので、結晶粒界は存在しない。した
がって、枠４６ａをシリコン酸化膜で形成すると、図２
０８および図２０９で説明した問題は生じない。また、
本実施例においては、多結晶シリコン膜４２の表面に結
晶粒界が原因で凸部が発生しても、コンタクトホールの
開口径の寸法に影響しないことを以下に説明する。
酸化膜４３の第１の孔４５の内周側壁にサイドウォール
スペーサ状の枠４６ａが形成される。これにより、デザ
インルールによって決まる最小加工寸法に形成された第
１の孔４５よりもさらに小さな開口径を有するコンタク
トホール４８を自己整合的に形成することが可能とな
る。ここで本実施例においては側壁層である枠４６ａ
は、シリコン酸化膜からできている。シリコン酸化膜は
多結晶構造ではないので、結晶粒界は存在しない。した
がって、枠４６ａをシリコン酸化膜で形成すると、図２
０８および図２０９で説明した問題は生じない。また、
本実施例においては、多結晶シリコン膜４２の表面に結
晶粒界が原因で凸部が発生しても、コンタクトホールの
開口径の寸法に影響しないことを以下に説明する。
【０１４８】図３７〜図３９は、本発明の第３の実施例
における半導体装置の製造方法では、コンタクトホール
を制御性よく形成できることを説明するための概略断面
図である。図３７を参照して、層間絶縁膜３７上に形成
される多結晶シリコン膜４２の表面には結晶粒界による
凸部４２ａが生じている。図３８を参照して、本実施例
の製造方法を用いて、多結晶シリコン膜４２の上にシリ
コン酸化膜４３および側壁層である枠４６ａが形成され
る。この枠４６ａは凸部４２ａ上に形成されている。図
３９を参照して、シリコン酸化膜４３および側壁層４６
ａをマスクとして、多結晶シリコン層４２が選択的にエ
ッチング除去され、第２の孔４７が形成される。以上説
明したように、多結晶シリコン膜４２に凸部４２ａが生
じていても、第２の孔４７の開口径に影響を及ぼさない
ことがわかる。したがって凸部４２ａが発生しても、コ
ンタクトホールの開口径の寸法に影響を及ぼさず、制御
性よくコンタクトホールを形成することができる。
における半導体装置の製造方法では、コンタクトホール
を制御性よく形成できることを説明するための概略断面
図である。図３７を参照して、層間絶縁膜３７上に形成
される多結晶シリコン膜４２の表面には結晶粒界による
凸部４２ａが生じている。図３８を参照して、本実施例
の製造方法を用いて、多結晶シリコン膜４２の上にシリ
コン酸化膜４３および側壁層である枠４６ａが形成され
る。この枠４６ａは凸部４２ａ上に形成されている。図
３９を参照して、シリコン酸化膜４３および側壁層４６
ａをマスクとして、多結晶シリコン層４２が選択的にエ
ッチング除去され、第２の孔４７が形成される。以上説
明したように、多結晶シリコン膜４２に凸部４２ａが生
じていても、第２の孔４７の開口径に影響を及ぼさない
ことがわかる。したがって凸部４２ａが発生しても、コ
ンタクトホールの開口径の寸法に影響を及ぼさず、制御
性よくコンタクトホールを形成することができる。
【０１４９】なお、本実施例では、図３３、図３４のプ
ロセスで多結晶シリコン膜４２をマスクとしてコンタク
トホール４７を形成しているが、マスクとする材質は多
結晶シリコンに限られない。具体的には、多結晶シリコ
ンの代わりにアモルファスシリコン（ａ−Ｓｉ）やＴｉ
Ｎ，ＴｉＳｉ2 ，ＷＳｉ2 などのシリサイドやＴｉ，
Ｗ，Ｍｏなどの高融点金属やこれらを積層した重ね膜な
どでもよい。また、図３５のプロセスで形成される導電
膜４９も、多結晶シリコンに限られず、上述と同じ材質
などの導電性材料であればよい。さらに、本実施例にお
いては、図３１、図３２のプロセスで形成されるサイド
ウォール形状の枠４６ａには、シリコン酸化膜が用いら
れているが、これに限られるものではない。具体的に
は、枠４６ａの材質としてシリコン酸化膜の代わりにＴ
ｉＮ，ＴｉＳｉ2 ，ＷＳｉ2 などのシリサイドやＴｉ，
Ｗ，Ｍｏなどの高融点金属やアモルファスシリコン（ａ
−Ｓｉ）やこれらを積層した重ね膜などでもよい。な
お、上述したシリサイドおよび高融点金属の枠４６ａを
形成するためには、たとえばＣＶＤ法を用いることによ
り形成可能である。
ロセスで多結晶シリコン膜４２をマスクとしてコンタク
トホール４７を形成しているが、マスクとする材質は多
結晶シリコンに限られない。具体的には、多結晶シリコ
ンの代わりにアモルファスシリコン（ａ−Ｓｉ）やＴｉ
Ｎ，ＴｉＳｉ2 ，ＷＳｉ2 などのシリサイドやＴｉ，
Ｗ，Ｍｏなどの高融点金属やこれらを積層した重ね膜な
どでもよい。また、図３５のプロセスで形成される導電
膜４９も、多結晶シリコンに限られず、上述と同じ材質
などの導電性材料であればよい。さらに、本実施例にお
いては、図３１、図３２のプロセスで形成されるサイド
ウォール形状の枠４６ａには、シリコン酸化膜が用いら
れているが、これに限られるものではない。具体的に
は、枠４６ａの材質としてシリコン酸化膜の代わりにＴ
ｉＮ，ＴｉＳｉ2 ，ＷＳｉ2 などのシリサイドやＴｉ，
Ｗ，Ｍｏなどの高融点金属やアモルファスシリコン（ａ
−Ｓｉ）やこれらを積層した重ね膜などでもよい。な
お、上述したシリサイドおよび高融点金属の枠４６ａを
形成するためには、たとえばＣＶＤ法を用いることによ
り形成可能である。
【０１５０】（第４〜第１０の実施例）次に、本実施例
の製造方法を用いて製造されるＤＲＡＭのメモリセル構
造およびその製造方法を、本発明の第４〜第１０の実施
例における半導体記憶装置およびその製造方法として説
明する。
の製造方法を用いて製造されるＤＲＡＭのメモリセル構
造およびその製造方法を、本発明の第４〜第１０の実施
例における半導体記憶装置およびその製造方法として説
明する。
【０１５１】第４の実施例 図４０〜図５８は、本発明の第４の実施例における半導
体記憶装置の製造方法を工程順に示す概略断面図であ
る。本実施例においては、スタックトタイプキャパシタ
を有するＤＲＡＭのメモリセルの形成工程におけるコン
タクトホールの形成について説明する。
体記憶装置の製造方法を工程順に示す概略断面図であ
る。本実施例においては、スタックトタイプキャパシタ
を有するＤＲＡＭのメモリセルの形成工程におけるコン
タクトホールの形成について説明する。
【０１５２】まず図４０を参照して、半導体基板１０１
表面の所定領域にＬＯＣＯＳ法を用いて素子分離領域１
０２が形成される。
表面の所定領域にＬＯＣＯＳ法を用いて素子分離領域１
０２が形成される。
【０１５３】次に図４１を参照して、半導体基板１０１
の表面を熱酸化することによって、分離酸化膜１０２で
囲まれた半導体基板１０１の表面に、酸化膜１０３が形
成される。酸化膜１０３の表面上に減圧ＣＶＤ法を用い
てリンがドープされた多結晶シリコン１０４と酸化膜１
０５とが順次形成される。
の表面を熱酸化することによって、分離酸化膜１０２で
囲まれた半導体基板１０１の表面に、酸化膜１０３が形
成される。酸化膜１０３の表面上に減圧ＣＶＤ法を用い
てリンがドープされた多結晶シリコン１０４と酸化膜１
０５とが順次形成される。
【０１５４】図４２を参照して、写真製版技術およびエ
ッチング技術を用いて、酸化膜１０５および多結晶シリ
コン膜１０４（図４１参照）がパターニングされる。こ
れによって、ゲート電極１０４ａ、１０４ｂ、１０４ｃ
および１０４ｄが形成される。半導体基板１０１表面と
ゲート電極１０４ｂ、１０４ｃとの間には、ゲート絶縁
膜１０３ａ、１０３ｂが介在している。
ッチング技術を用いて、酸化膜１０５および多結晶シリ
コン膜１０４（図４１参照）がパターニングされる。こ
れによって、ゲート電極１０４ａ、１０４ｂ、１０４ｃ
および１０４ｄが形成される。半導体基板１０１表面と
ゲート電極１０４ｂ、１０４ｃとの間には、ゲート絶縁
膜１０３ａ、１０３ｂが介在している。
【０１５５】図４３を参照して、ゲート電極１０４ｂ、
１０４ｃおよび分離酸化膜１０２をマスクとして、半導
体基板１０１の表面に、不純物がイオン注入される。こ
れによって、比較的低濃度の不純物領域１０６ａ、１０
６ｂおよび１０６ｃが形成される。
１０４ｃおよび分離酸化膜１０２をマスクとして、半導
体基板１０１の表面に、不純物がイオン注入される。こ
れによって、比較的低濃度の不純物領域１０６ａ、１０
６ｂおよび１０６ｃが形成される。
【０１５６】図４４を参照して、減圧ＣＶＤ法を用い
て、酸化膜からなる絶縁膜１０７が半導体基板１０１の
全面に形成される。絶縁膜１０７の全面に異方性エッチ
ングが施されることによって、絶縁膜１０７が選択的に
除去される。図４５を参照して、このエッチング除去に
より、ゲート電極１０４ａ、１０４ｂ、１０４ｃおよび
１０４ｄの上部および側壁部に絶縁膜１０８が残存され
る。
て、酸化膜からなる絶縁膜１０７が半導体基板１０１の
全面に形成される。絶縁膜１０７の全面に異方性エッチ
ングが施されることによって、絶縁膜１０７が選択的に
除去される。図４５を参照して、このエッチング除去に
より、ゲート電極１０４ａ、１０４ｂ、１０４ｃおよび
１０４ｄの上部および側壁部に絶縁膜１０８が残存され
る。
【０１５７】図４６を参照して、ゲート電極１０４ｂ、
１０４ｃおよびそれらを覆う絶縁膜１０８をマスクとし
て、半導体基板１０１の表面に不純物がイオン注入され
て、比較的高濃度の不純物領域１０９ａ、１０９ｂおよ
び１０９ｃが形成される。これにより、いわゆるＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有
するトランジスタが形成される。
１０４ｃおよびそれらを覆う絶縁膜１０８をマスクとし
て、半導体基板１０１の表面に不純物がイオン注入され
て、比較的高濃度の不純物領域１０９ａ、１０９ｂおよ
び１０９ｃが形成される。これにより、いわゆるＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有
するトランジスタが形成される。
【０１５８】図４７を参照して、半導体基板１０１表面
上の全面にシリコン酸化膜１４０が形成された後、所定
領域に開口部が形成される。その後、全面に、不純物が
ドープされた所定厚みの多結晶シリコン膜１１０が形成
される。その多結晶シリコン膜１１０上に酸化膜１１１
ｂが形成される。写真製版技術およびエッチング技術を
用いて酸化膜１１１ｂがパターニングされる。この所定
パターンの酸化膜１１１ｂをマスクとしてエッチングす
ることにより、不純物領域１０９ｃと電気的に接続され
た導電膜１１０が形成される。
上の全面にシリコン酸化膜１４０が形成された後、所定
領域に開口部が形成される。その後、全面に、不純物が
ドープされた所定厚みの多結晶シリコン膜１１０が形成
される。その多結晶シリコン膜１１０上に酸化膜１１１
ｂが形成される。写真製版技術およびエッチング技術を
用いて酸化膜１１１ｂがパターニングされる。この所定
パターンの酸化膜１１１ｂをマスクとしてエッチングす
ることにより、不純物領域１０９ｃと電気的に接続され
た導電膜１１０が形成される。
【０１５９】図４８を参照して、半導体基板１０１上の
全面に、減圧ＣＶＤ法を用いて酸化膜１１１が形成され
る。酸化膜１１１上にその表面が平坦化された絶縁膜１
１２が形成される。この絶縁膜１１２は、ＳＯＧ膜を塗
布することによって形成した膜であってもよい。その
後、絶縁膜１１２および酸化膜１１１が２点鎖線のとこ
ろまでエッチバックされる。図４９を参照して、このエ
ッチバックにより、その表面がほぼ平坦な層間絶縁膜１
１１ａが形成される。この層間絶縁膜１１１ａは、本発
明における第１の膜を構成する。
全面に、減圧ＣＶＤ法を用いて酸化膜１１１が形成され
る。酸化膜１１１上にその表面が平坦化された絶縁膜１
１２が形成される。この絶縁膜１１２は、ＳＯＧ膜を塗
布することによって形成した膜であってもよい。その
後、絶縁膜１１２および酸化膜１１１が２点鎖線のとこ
ろまでエッチバックされる。図４９を参照して、このエ
ッチバックにより、その表面がほぼ平坦な層間絶縁膜１
１１ａが形成される。この層間絶縁膜１１１ａは、本発
明における第１の膜を構成する。
【０１６０】図５０を参照して、層間絶縁膜１１１ａの
表面上に、窒化膜１６０が形成される。窒化膜１６０上
に本発明における第２の膜としての所定厚みの多結晶シ
リコン膜１１３と、第３の膜としての酸化膜１１４とが
順次形成される。酸化膜１１４上に写真製版技術を用い
て所定パターンのレジスト膜１１５が形成される。レジ
スト膜１１５をマスクとして酸化膜１１４が異方性エッ
チングされる。図５１を参照して、このエッチングによ
り、多結晶シリコン膜１１３の表面に至る第１の孔１１
６が形成される。この後、レジスト１１５が除去され
る。
表面上に、窒化膜１６０が形成される。窒化膜１６０上
に本発明における第２の膜としての所定厚みの多結晶シ
リコン膜１１３と、第３の膜としての酸化膜１１４とが
順次形成される。酸化膜１１４上に写真製版技術を用い
て所定パターンのレジスト膜１１５が形成される。レジ
スト膜１１５をマスクとして酸化膜１１４が異方性エッ
チングされる。図５１を参照して、このエッチングによ
り、多結晶シリコン膜１１３の表面に至る第１の孔１１
６が形成される。この後、レジスト１１５が除去され
る。
【０１６１】図５２を参照して、第１の孔１１６の内周
側壁上を含むシリコン酸化膜１１４表面上の全面に本発
明における第４の膜としてのシリコン酸化膜１１７が所
定の厚みで形成される。その後、この酸化膜１１７が異
方性エッチングされる。図５３を参照して、このエッチ
ングにより、第１の孔１１６の内周側壁にサイドウォー
ルスペーサ状の枠１１７ａが形成される。
側壁上を含むシリコン酸化膜１１４表面上の全面に本発
明における第４の膜としてのシリコン酸化膜１１７が所
定の厚みで形成される。その後、この酸化膜１１７が異
方性エッチングされる。図５３を参照して、このエッチ
ングにより、第１の孔１１６の内周側壁にサイドウォー
ルスペーサ状の枠１１７ａが形成される。
【０１６２】図５４を参照して、シリコン酸化膜１１４
および枠１１７ａをマスクとして、多結晶シリコン膜１
１３が異方性エッチングされる。これによって、窒化膜
１６０の表面に至る第２の孔１１８が形成される。
および枠１１７ａをマスクとして、多結晶シリコン膜１
１３が異方性エッチングされる。これによって、窒化膜
１６０の表面に至る第２の孔１１８が形成される。
【０１６３】図５５を参照して、多結晶シリコン膜１１
３をマスクとして層間絶縁膜１１１ａが異方性エッチン
グされることによって、不純物領域１０９ａおよび１０
９ｂの表面に至るコンタクトホール１１９が形成され
る。
３をマスクとして層間絶縁膜１１１ａが異方性エッチン
グされることによって、不純物領域１０９ａおよび１０
９ｂの表面に至るコンタクトホール１１９が形成され
る。
【０１６４】図５６を参照して、コンタクトホール１１
９の内部を満たしかつ多結晶シリコン膜１１３表面上を
覆うように、不純物がドープされた多結晶シリコンから
なる導電層１２０が形成される。導電層１２０および多
結晶シリコン膜１１３が写真製版技術とエッチング技術
とを用いてパターニングされる。図５７を参照して、こ
れにより、パターニングされたキャパシタ下部電極１２
０ａおよび多結晶シリコン層１１３ａが形成される。
９の内部を満たしかつ多結晶シリコン膜１１３表面上を
覆うように、不純物がドープされた多結晶シリコンから
なる導電層１２０が形成される。導電層１２０および多
結晶シリコン膜１１３が写真製版技術とエッチング技術
とを用いてパターニングされる。図５７を参照して、こ
れにより、パターニングされたキャパシタ下部電極１２
０ａおよび多結晶シリコン層１１３ａが形成される。
【０１６５】最後に、図５８を参照して、半導体基板１
０１表面上の全面に減圧ＣＶＤ法を用いて窒化膜が形成
された後、酸素雰囲気中で熱処理が施されることによっ
て、窒化膜の一部が酸化されてキャパシタ誘電膜１２１
が形成される。その後、減圧ＣＶＤ法を用いてリンがド
ープされた多結晶シリコンからなる導電膜１２２が全面
に形成される。そして、所定領域以外の導電膜１２２が
除去されることによってキャパシタの上部電極１２２が
形成される。図５９は、図５８に示す構造の平面レイア
ウト図を示している。
０１表面上の全面に減圧ＣＶＤ法を用いて窒化膜が形成
された後、酸素雰囲気中で熱処理が施されることによっ
て、窒化膜の一部が酸化されてキャパシタ誘電膜１２１
が形成される。その後、減圧ＣＶＤ法を用いてリンがド
ープされた多結晶シリコンからなる導電膜１２２が全面
に形成される。そして、所定領域以外の導電膜１２２が
除去されることによってキャパシタの上部電極１２２が
形成される。図５９は、図５８に示す構造の平面レイア
ウト図を示している。
【０１６６】このように、本実施例によれば、シリコン
酸化膜１１４の第１の孔１１６がデザインルールによっ
て決まる形成可能な最小加工寸法で形成される。これに
より、その第１の孔１１６よりもさらに小さな開口径を
有するコンタクトホール１１９が自己整合的に形成でき
る。よって、ＤＲＡＭの高集積化により、隣接するゲー
ト電極１０４ａ、１０４ｂ、１０４ｃおよび１０４ｄの
間隔が小さくなった場合にも、写真製版の位置合せ精度
の誤差に対するマージンを十分に確保することができ
る。この結果、ソース／ドレイン領域となる不純物領域
１０９ａ、１０９ｂの表面とキャパシタの下部電極１２
０ａとの電気的接続のためのコンタクトホール１１９が
形成しやすくなる。なお、本実施例では、コンタクトホ
ール１１９内を下部電極層を構成する導電層１２０が埋
め込む構成を有しているが、コントロール１１９内にお
いて下部電極層と上部電極層とが対向する構成であって
もよい。その構成は、第５の実施例として以下に説明す
る。
酸化膜１１４の第１の孔１１６がデザインルールによっ
て決まる形成可能な最小加工寸法で形成される。これに
より、その第１の孔１１６よりもさらに小さな開口径を
有するコンタクトホール１１９が自己整合的に形成でき
る。よって、ＤＲＡＭの高集積化により、隣接するゲー
ト電極１０４ａ、１０４ｂ、１０４ｃおよび１０４ｄの
間隔が小さくなった場合にも、写真製版の位置合せ精度
の誤差に対するマージンを十分に確保することができ
る。この結果、ソース／ドレイン領域となる不純物領域
１０９ａ、１０９ｂの表面とキャパシタの下部電極１２
０ａとの電気的接続のためのコンタクトホール１１９が
形成しやすくなる。なお、本実施例では、コンタクトホ
ール１１９内を下部電極層を構成する導電層１２０が埋
め込む構成を有しているが、コントロール１１９内にお
いて下部電極層と上部電極層とが対向する構成であって
もよい。その構成は、第５の実施例として以下に説明す
る。
【０１６７】第５の実施例 図６０は、本発明の第５の実施例における半導体記憶装
置の構成を概略的に示す断面図である。図６０を参照し
て、シリコン基板１００１の分離酸化膜１００３によっ
て分離される領域にはメモリセルが形成されている。こ
のメモリセルは、トランスファゲートトランジスタ１０
１０とキャパシタ１０２０とを含んでいる。
置の構成を概略的に示す断面図である。図６０を参照し
て、シリコン基板１００１の分離酸化膜１００３によっ
て分離される領域にはメモリセルが形成されている。こ
のメモリセルは、トランスファゲートトランジスタ１０
１０とキャパシタ１０２０とを含んでいる。
【０１６８】トランスファゲートトランジスタ１０１０
は、１対のソース・ドレイン拡散領域１００９とゲート
酸化膜１００５とゲート電極（ワード線）１００７とを
含んでいる。１対のソース・ドレイン拡散領域１００９
は、シリコン基板１００１の表面に所定の距離を隔てて
形成されている。またこのソース・ドレイン拡散領域１
００９は、相対的に低濃度の不純物領域１００９ａと相
対的に高濃度の不純物領域１００９ｂの２層よりなるＬ
ＤＤ構造を有している。この１対のソース・ドレイン拡
散領域１００９に挟まれる領域上にはゲート酸化膜１０
０５を介在してゲート電極１００７が形成されている。
は、１対のソース・ドレイン拡散領域１００９とゲート
酸化膜１００５とゲート電極（ワード線）１００７とを
含んでいる。１対のソース・ドレイン拡散領域１００９
は、シリコン基板１００１の表面に所定の距離を隔てて
形成されている。またこのソース・ドレイン拡散領域１
００９は、相対的に低濃度の不純物領域１００９ａと相
対的に高濃度の不純物領域１００９ｂの２層よりなるＬ
ＤＤ構造を有している。この１対のソース・ドレイン拡
散領域１００９に挟まれる領域上にはゲート酸化膜１０
０５を介在してゲート電極１００７が形成されている。
【０１６９】また分離酸化膜１００３の表面上にもゲー
ト電極となるワード線１００７が形成されている。これ
らのゲート電極となるワード線１００７の表面上には各
々絶縁膜１０１１が形成されている。このワード線１０
０７と絶縁膜１０１１の側壁を被覆するようにサイドウ
ォール１０１３が形成されている。またトランスファゲ
ートトランジスタ１０１０を被覆するように薄いシリコ
ン酸化膜（ＳｉＯ2 ）１０１５がシリコン基板１００１
の全面に形成されている。このシリコン酸化膜１０１５
にはコンタクトホール１０１５ａが形成されている。
ト電極となるワード線１００７が形成されている。これ
らのゲート電極となるワード線１００７の表面上には各
々絶縁膜１０１１が形成されている。このワード線１０
０７と絶縁膜１０１１の側壁を被覆するようにサイドウ
ォール１０１３が形成されている。またトランスファゲ
ートトランジスタ１０１０を被覆するように薄いシリコ
ン酸化膜（ＳｉＯ2 ）１０１５がシリコン基板１００１
の全面に形成されている。このシリコン酸化膜１０１５
にはコンタクトホール１０１５ａが形成されている。
【０１７０】このコンタクトホール１０１５ａからはソ
ースもしくはドレイン拡散領域１００９のいずれか一方
の一部表面が露出している。このコンタクトホール１０
１５ａを通じてソース・ドレイン拡散領域１００９と接
するようにサイドウォール１０１３とシリコン酸化膜１
０１５の表面上には埋込みビット線１０１７が形成され
ている。この埋込みビット線１０１７とトランスファゲ
ートトランジスタ１０１０を被覆するように８０００Å
程度の厚みで表面が平坦化された層間絶縁膜１０１９が
形成されている。この層間絶縁膜１０１９の表面全面に
は、１００Å程度の厚みでシリコン窒化膜（Ｓｉ3 Ｎ
4 ）１０２１が形成されている。このシリコン窒化膜１
０２１、層間絶縁膜１０１９およびシリコン酸化膜１０
１５には、この３層を突き抜けるコンタクトホール１０
３５が形成されている。このコンタクトホール１０３５
からは、ソースもしくはドレイン拡散領域１００９のい
ずれか他方の一部表面が露出している。このコンタクト
ホール１０３５を通じてソース・ドレイン拡散領域１０
０９と電気的に接続されるようにキャパシタ１０２０が
形成されている。
ースもしくはドレイン拡散領域１００９のいずれか一方
の一部表面が露出している。このコンタクトホール１０
１５ａを通じてソース・ドレイン拡散領域１００９と接
するようにサイドウォール１０１３とシリコン酸化膜１
０１５の表面上には埋込みビット線１０１７が形成され
ている。この埋込みビット線１０１７とトランスファゲ
ートトランジスタ１０１０を被覆するように８０００Å
程度の厚みで表面が平坦化された層間絶縁膜１０１９が
形成されている。この層間絶縁膜１０１９の表面全面に
は、１００Å程度の厚みでシリコン窒化膜（Ｓｉ3 Ｎ
4 ）１０２１が形成されている。このシリコン窒化膜１
０２１、層間絶縁膜１０１９およびシリコン酸化膜１０
１５には、この３層を突き抜けるコンタクトホール１０
３５が形成されている。このコンタクトホール１０３５
からは、ソースもしくはドレイン拡散領域１００９のい
ずれか他方の一部表面が露出している。このコンタクト
ホール１０３５を通じてソース・ドレイン拡散領域１０
０９と電気的に接続されるようにキャパシタ１０２０が
形成されている。
【０１７１】キャパシタ１０２０は、下部電極層１０２
３とキャパシタ誘電体膜１０２５と上部電極層１０２７
とを含んでいる。下部電極層１０２３は、第１の部分１
０２３ａと第２の部分１０２３ｂとを有している。第１
の部分１０２３ａは、コンタクトホール１０３５の開口
端付近を取り囲むようにシリコン窒化膜１０２１上に所
定の厚みで形成される。またコンタクトホール１０３５
を通じてソース・ドレイン拡散領域１００９と接するよ
うに第１の部分１０２３ａの表面上に第２の部分１０２
３ｂが１５００〜２０００Å程度の厚みで形成される。
下部電極層１０２３の表面上を被覆するようにキャパシ
タ誘電体膜１０２５が形成されている。このキャパシタ
誘電体膜１０２５を介在して下部電極層１０２３を被覆
するように上部電極層１０２７が形成されている。また
キャパシタ１０２０を被覆するように絶縁膜１０２９が
形成されている。
３とキャパシタ誘電体膜１０２５と上部電極層１０２７
とを含んでいる。下部電極層１０２３は、第１の部分１
０２３ａと第２の部分１０２３ｂとを有している。第１
の部分１０２３ａは、コンタクトホール１０３５の開口
端付近を取り囲むようにシリコン窒化膜１０２１上に所
定の厚みで形成される。またコンタクトホール１０３５
を通じてソース・ドレイン拡散領域１００９と接するよ
うに第１の部分１０２３ａの表面上に第２の部分１０２
３ｂが１５００〜２０００Å程度の厚みで形成される。
下部電極層１０２３の表面上を被覆するようにキャパシ
タ誘電体膜１０２５が形成されている。このキャパシタ
誘電体膜１０２５を介在して下部電極層１０２３を被覆
するように上部電極層１０２７が形成されている。また
キャパシタ１０２０を被覆するように絶縁膜１０２９が
形成されている。
【０１７２】次に、本発明の第５の実施例における半導
体記憶装置の製造方法について説明する。
体記憶装置の製造方法について説明する。
【０１７３】図６１〜図７０は、本発明の第５の実施例
における半導体記憶装置の製造方法を工程順に示す概略
断面図である。まず図６１を参照して、ここまでの工程
は、図１７８に示す従来の第１の半導体記憶装置の製造
方法の工程とほぼ同様であるためその説明は省略する。
この後、シリコン窒化膜１０２１の表面全面に所定の厚
みで第１の多結晶シリコン膜１０２３ａと第１のシリコ
ン酸化膜１０３１が順次形成される。
における半導体記憶装置の製造方法を工程順に示す概略
断面図である。まず図６１を参照して、ここまでの工程
は、図１７８に示す従来の第１の半導体記憶装置の製造
方法の工程とほぼ同様であるためその説明は省略する。
この後、シリコン窒化膜１０２１の表面全面に所定の厚
みで第１の多結晶シリコン膜１０２３ａと第１のシリコ
ン酸化膜１０３１が順次形成される。
【０１７４】図６２を参照して、第１のシリコン酸化膜
１０３１の表面全面にフォトレジストが塗布され、露光
処理などにより所望の形状にパターニングされてレジス
トパターン１０３９ａとなる。このレジストパターン１
０３９ａは、開口径ＬF1のホールパターン１０４０ａを
有している。このレジストパターン１０３９ａをマスク
として第１のシリコン酸化膜１０３１に異方性エッチン
グが施される。このエッチングにより、第１のシリコン
酸化膜１０３１には第１の多結晶シリコン膜１０２３ａ
の一部表面を露出する開口１０４１が形成される。
１０３１の表面全面にフォトレジストが塗布され、露光
処理などにより所望の形状にパターニングされてレジス
トパターン１０３９ａとなる。このレジストパターン１
０３９ａは、開口径ＬF1のホールパターン１０４０ａを
有している。このレジストパターン１０３９ａをマスク
として第１のシリコン酸化膜１０３１に異方性エッチン
グが施される。このエッチングにより、第１のシリコン
酸化膜１０３１には第１の多結晶シリコン膜１０２３ａ
の一部表面を露出する開口１０４１が形成される。
【０１７５】図６３を参照して、開口１０４１の内壁面
および第１のシリコン酸化膜１０３１の表面全面に第２
のシリコン酸化膜１０３３が形成される。この第２のシ
リコン酸化膜１０３３に異方性エッチングが施される。
および第１のシリコン酸化膜１０３１の表面全面に第２
のシリコン酸化膜１０３３が形成される。この第２のシ
リコン酸化膜１０３３に異方性エッチングが施される。
【０１７６】図６４を参照して、この異方性エッチング
により開口１０４１の側壁を被覆するサイドウォールス
ペーサ状の枠部１０３３ａが形成される。この枠部１０
３３ａの開口径ＬG1は、（開口１０４１の開口径ＬF1）
−２×（枠部１０３３ａの幅ＬH1）の寸法となる。この
後、第１のシリコン酸化膜１０３１と枠部１０３３ａを
マスクとして多結晶シリコン膜１０２３ａにエッチング
が施される。
により開口１０４１の側壁を被覆するサイドウォールス
ペーサ状の枠部１０３３ａが形成される。この枠部１０
３３ａの開口径ＬG1は、（開口１０４１の開口径ＬF1）
−２×（枠部１０３３ａの幅ＬH1）の寸法となる。この
後、第１のシリコン酸化膜１０３１と枠部１０３３ａを
マスクとして多結晶シリコン膜１０２３ａにエッチング
が施される。
【０１７７】図６５を参照して、このエッチングによ
り、シリコン窒化膜１０２１の一部表面を露出し、かつ
開口径ＬG1を有する開口１０４３が第１の多結晶シリコ
ン膜１０２３ａに形成される。
り、シリコン窒化膜１０２１の一部表面を露出し、かつ
開口径ＬG1を有する開口１０４３が第１の多結晶シリコ
ン膜１０２３ａに形成される。
【０１７８】図６６を参照して、このコンタクトホール
１０４３をマスクとして下層に異方性エッチングを施す
ことにより、シリコン窒化膜１０２１、層間絶縁膜１０
１９、シリコン酸化膜１０１５が順次エッチング除去さ
れる。これにより、シリコン基板１００１の表面に達
し、かつ開口径ＬG1を有するコンタクトホール１０３５
が形成される。この層間絶縁膜１０１９およびシリコン
酸化膜１０１５のエッチング時において、これら２層と
同じエッチング特性を有するシリコン酸化膜１０３１は
同時にエッチング除去される。
１０４３をマスクとして下層に異方性エッチングを施す
ことにより、シリコン窒化膜１０２１、層間絶縁膜１０
１９、シリコン酸化膜１０１５が順次エッチング除去さ
れる。これにより、シリコン基板１００１の表面に達
し、かつ開口径ＬG1を有するコンタクトホール１０３５
が形成される。この層間絶縁膜１０１９およびシリコン
酸化膜１０１５のエッチング時において、これら２層と
同じエッチング特性を有するシリコン酸化膜１０３１は
同時にエッチング除去される。
【０１７９】図６７を参照して、コンタクトホール１０
３５を通じてソース・ドレイン拡散領域１００９と接す
るように第１の多結晶シリコン膜１０２３ａの表面上に
は不純物が導入された第２の多結晶シリコン膜１０２３
ｂが１５００〜２０００Å程度の厚みで形成される。
３５を通じてソース・ドレイン拡散領域１００９と接す
るように第１の多結晶シリコン膜１０２３ａの表面上に
は不純物が導入された第２の多結晶シリコン膜１０２３
ｂが１５００〜２０００Å程度の厚みで形成される。
【０１８０】図６８を参照して、第２の多結晶シリコン
膜１０２３ｂの表面全面にフォトレジストが塗布され、
露光処理などによりパターニングされてレジストパター
ン１０３９ｂが形成される。このレジストパターン１０
３９ｂをマスクとして第２および第１の多結晶シリコン
膜１０２３ｂ、１０２３ａが順次エッチング除去され
る。
膜１０２３ｂの表面全面にフォトレジストが塗布され、
露光処理などによりパターニングされてレジストパター
ン１０３９ｂが形成される。このレジストパターン１０
３９ｂをマスクとして第２および第１の多結晶シリコン
膜１０２３ｂ、１０２３ａが順次エッチング除去され
る。
【０１８１】図６９を参照して、このエッチングにより
第１および第２の多結晶シリコン膜１０２３ａ、１０２
３ｂよりなる下部電極層１０２３が形成される。この
後、レジストパターン１０３９ｂが除去される。
第１および第２の多結晶シリコン膜１０２３ａ、１０２
３ｂよりなる下部電極層１０２３が形成される。この
後、レジストパターン１０３９ｂが除去される。
【０１８２】図７０を参照して、下部電極層１０２３を
被覆するようにキャパシタ誘電体膜１０２５が形成され
る。このキャパシタ誘電体膜１０２５を介在して下部電
極層１０２３を被覆するように不純物が導入された多結
晶シリコンよりなる上部電極層１０２７が形成される。
また、この下部電極層１０２３とキャパシタ誘電体膜１
０２５と上部電極層１０２７とによりキャパシタ１０２
０が形成される。この後、キャパシタ１０２０の表面を
被覆するように絶縁膜１０２９が形成されて図６０に示
す状態となる。本発明の第４および第５の実施例におけ
る半導体記憶装置においては、スタックトキャパシタを
有するメモリセルの構成について説明したが、筒型のス
タックトキャパシタを有するメモリセルであってもよ
い。以下、筒型のスタックトキャパシタを有するメモリ
セルを第６〜第８の実施例として以下に説明する。
被覆するようにキャパシタ誘電体膜１０２５が形成され
る。このキャパシタ誘電体膜１０２５を介在して下部電
極層１０２３を被覆するように不純物が導入された多結
晶シリコンよりなる上部電極層１０２７が形成される。
また、この下部電極層１０２３とキャパシタ誘電体膜１
０２５と上部電極層１０２７とによりキャパシタ１０２
０が形成される。この後、キャパシタ１０２０の表面を
被覆するように絶縁膜１０２９が形成されて図６０に示
す状態となる。本発明の第４および第５の実施例におけ
る半導体記憶装置においては、スタックトキャパシタを
有するメモリセルの構成について説明したが、筒型のス
タックトキャパシタを有するメモリセルであってもよ
い。以下、筒型のスタックトキャパシタを有するメモリ
セルを第６〜第８の実施例として以下に説明する。
【０１８３】第６の実施例 図７１〜図８１は、本発明の第６の実施例における半導
体記憶装置の製造方法を工程順に示す概略断面図であ
る。本実施例の製造工程は、第４の実施例の図４０〜図
５６で説明した工程と同様である。本実施例において
は、図５６に示した導電層１２０の形成工程に続いて、
図７１に示すように、導電層１２０の表面上に、たとえ
ばシリコン酸化膜などからなる絶縁層１２３が厚く形成
される。
体記憶装置の製造方法を工程順に示す概略断面図であ
る。本実施例の製造工程は、第４の実施例の図４０〜図
５６で説明した工程と同様である。本実施例において
は、図５６に示した導電層１２０の形成工程に続いて、
図７１に示すように、導電層１２０の表面上に、たとえ
ばシリコン酸化膜などからなる絶縁層１２３が厚く形成
される。
【０１８４】図７２を参照して、絶縁層１２３の表面上
にレジストが塗布され、写真製版技術などを用いて所定
形状にパターニングされることによってレジスト膜１２
４が形成される。
にレジストが塗布され、写真製版技術などを用いて所定
形状にパターニングされることによってレジスト膜１２
４が形成される。
【０１８５】図７３を参照して、レジスト膜１２４をマ
スクとして絶縁層１２３が異方性エッチングされること
によって、絶縁層１２３が選択的に除去される。この
後、レジスト膜１２４が除去される。
スクとして絶縁層１２３が異方性エッチングされること
によって、絶縁層１２３が選択的に除去される。この
後、レジスト膜１２４が除去される。
【０１８６】図７４を参照して、絶縁層１２３をマスク
として異方性エッチングすることによって、導電層１２
０および多結晶シリコン膜１１３（図７３参照）が選択
的に除去される。これにより、キャパシタ下部電極１２
０ａと多結晶シリコン膜１１３ａとがパターニングされ
る。
として異方性エッチングすることによって、導電層１２
０および多結晶シリコン膜１１３（図７３参照）が選択
的に除去される。これにより、キャパシタ下部電極１２
０ａと多結晶シリコン膜１１３ａとがパターニングされ
る。
【０１８７】図７５を参照して、絶縁層１２３、下部電
極１２０ａの側壁および露出した半導体基板１０１の表
面を含む半導体基板１０１上の全面にＣＶＤ法を用いて
不純物が導入された多結晶シリコン膜１２５が堆積され
る。多結晶シリコン膜１２５は、キャパシタの下部電極
１２０ａや多結晶シリコン膜１１３ａよりも薄く形成さ
れる。その後、全面が異方性エッチングされる。図７６
を参照して、このエッチングにより、絶縁層１２３の表
面上および層間絶縁膜１１１ａ表面上に形成された部分
の多結晶シリコン膜１２５が除去される。この後、絶縁
層１２３がエッチングによって除去される。図７７を参
照して、キャパシタの下部電極の筒状部分１２５ａが形
成される。
極１２０ａの側壁および露出した半導体基板１０１の表
面を含む半導体基板１０１上の全面にＣＶＤ法を用いて
不純物が導入された多結晶シリコン膜１２５が堆積され
る。多結晶シリコン膜１２５は、キャパシタの下部電極
１２０ａや多結晶シリコン膜１１３ａよりも薄く形成さ
れる。その後、全面が異方性エッチングされる。図７６
を参照して、このエッチングにより、絶縁層１２３の表
面上および層間絶縁膜１１１ａ表面上に形成された部分
の多結晶シリコン膜１２５が除去される。この後、絶縁
層１２３がエッチングによって除去される。図７７を参
照して、キャパシタの下部電極の筒状部分１２５ａが形
成される。
【０１８８】図７８を参照して、キャパシタの下部電極
の筒状部分１２５ａの側壁などを含む半導体基板１０１
上の全面に窒化膜が形成される。この後、その窒化膜を
酸化雰囲気中で酸化することによってキャパシタの誘電
体膜１２６が形成される。
の筒状部分１２５ａの側壁などを含む半導体基板１０１
上の全面に窒化膜が形成される。この後、その窒化膜を
酸化雰囲気中で酸化することによってキャパシタの誘電
体膜１２６が形成される。
【０１８９】図７９を参照して、半導体基板１０１上
に、不純物を導入した多結晶シリコンからなるキャパシ
タの上部電極１２７がＣＶＤ法によって形成される。
に、不純物を導入した多結晶シリコンからなるキャパシ
タの上部電極１２７がＣＶＤ法によって形成される。
【０１９０】図８０を参照して、キャパシタの上部電極
１２７上に層間絶縁膜１２８が形成される。
１２７上に層間絶縁膜１２８が形成される。
【０１９１】最後に、図８１を参照して、層間絶縁膜１
２８表面上に、アルミニウム合金などからなる導電配線
１２９が形成される。導電配線１２９上にパッシベーシ
ョン膜１３０が形成される。図８２は、図８１に示した
断面構造を有するＤＲＡＭのメモリセルの平面レイアウ
ト図を示している。
２８表面上に、アルミニウム合金などからなる導電配線
１２９が形成される。導電配線１２９上にパッシベーシ
ョン膜１３０が形成される。図８２は、図８１に示した
断面構造を有するＤＲＡＭのメモリセルの平面レイアウ
ト図を示している。
【０１９２】なお、本実施例では、コンタクトホール１
１９内を下部電極層を構成する導電層１２０ａが埋め込
む構成を有しているが、コンタクトホール１１９内にお
いて下部電極層と上部電極層とが対向する構成であって
もよい。その構成は第７の実施例として以下に説明す
る。
１９内を下部電極層を構成する導電層１２０ａが埋め込
む構成を有しているが、コンタクトホール１１９内にお
いて下部電極層と上部電極層とが対向する構成であって
もよい。その構成は第７の実施例として以下に説明す
る。
【０１９３】第７の実施例 図８３は、本発明の第７の実施例における半導体記憶装
置の構成を概略的に示す断面図である。図８３を参照し
て、第７の実施例における半導体記憶装置は、第５の実
施例における半導体記憶装置とキャパシタの構成が異な
る。キャパシタ１０２０は、下部電極層１０２３とキャ
パシタ誘電体膜１０２５と上部電極層１０２７とを含ん
でいる。下部電極層１０２３は第１の部分１０２３ａと
第２の部分１０２３ｂと第３の部分１０２３ｃとを有し
ている。第１の部分１０２３ａはコンタクトホール１０
３５の開口端部を取り囲むようにシリコン窒化膜１０２
１の表面上に所定の厚みで形成されている。第２の部分
１０２３ｂは、コンタクトホール１０３５を通じてソー
ス・ドレイン拡散領域１００９と接するように第１の部
分１０２３ａの表面上に形成されている。第３の部分１
０２３ｃは、第１および第２の部分１０２３ａ、１０２
３ｂの外周部に接し、かつシリコン基板１００１の表面
に対して垂直上方に延びる筒形状を有している。この下
部電極層１０２３を被覆するようにキャパシタ誘電体膜
１０２５が形成されている。このキャパシタ誘電体膜１
０２５を介在して下部電極層１０２３を被覆するように
上部電極層１０２７が形成されている。
置の構成を概略的に示す断面図である。図８３を参照し
て、第７の実施例における半導体記憶装置は、第５の実
施例における半導体記憶装置とキャパシタの構成が異な
る。キャパシタ１０２０は、下部電極層１０２３とキャ
パシタ誘電体膜１０２５と上部電極層１０２７とを含ん
でいる。下部電極層１０２３は第１の部分１０２３ａと
第２の部分１０２３ｂと第３の部分１０２３ｃとを有し
ている。第１の部分１０２３ａはコンタクトホール１０
３５の開口端部を取り囲むようにシリコン窒化膜１０２
１の表面上に所定の厚みで形成されている。第２の部分
１０２３ｂは、コンタクトホール１０３５を通じてソー
ス・ドレイン拡散領域１００９と接するように第１の部
分１０２３ａの表面上に形成されている。第３の部分１
０２３ｃは、第１および第２の部分１０２３ａ、１０２
３ｂの外周部に接し、かつシリコン基板１００１の表面
に対して垂直上方に延びる筒形状を有している。この下
部電極層１０２３を被覆するようにキャパシタ誘電体膜
１０２５が形成されている。このキャパシタ誘電体膜１
０２５を介在して下部電極層１０２３を被覆するように
上部電極層１０２７が形成されている。
【０１９４】なお、キャパシタ１０２０以外の部分につ
いては、本発明の第５の実施例における半導体記憶装置
とほぼ同様であるためその説明は省略する。
いては、本発明の第５の実施例における半導体記憶装置
とほぼ同様であるためその説明は省略する。
【０１９５】次に、この図８３に示す本発明の第７の実
施例における半導体記憶装置の製造方法について説明す
る。
施例における半導体記憶装置の製造方法について説明す
る。
【０１９６】図８４〜図８９は、本発明の第７の実施例
における半導体記憶装置の製造方法を工程順に示す概略
断面図である。まず図８４を参照して、第７の実施例に
おけるここまでの製造方法は第５の実施例における製造
方法とほぼ同様であるためその説明は省略する。この
後、第２の多結晶シリコン膜１０２３ｂの表面全面にシ
リコン酸化物よりなる絶縁膜１０３１が形成される。こ
の絶縁膜１０３１の表面全面にフォトレジストが塗布さ
れ、露光処理などにより所望の形状にパターニングされ
てレジストパターン１０３９ｃとなる。このレジストパ
ターン１０３９ｃをマスクとして絶縁膜１０３１に異方
性エッチングが施される。
における半導体記憶装置の製造方法を工程順に示す概略
断面図である。まず図８４を参照して、第７の実施例に
おけるここまでの製造方法は第５の実施例における製造
方法とほぼ同様であるためその説明は省略する。この
後、第２の多結晶シリコン膜１０２３ｂの表面全面にシ
リコン酸化物よりなる絶縁膜１０３１が形成される。こ
の絶縁膜１０３１の表面全面にフォトレジストが塗布さ
れ、露光処理などにより所望の形状にパターニングされ
てレジストパターン１０３９ｃとなる。このレジストパ
ターン１０３９ｃをマスクとして絶縁膜１０３１に異方
性エッチングが施される。
【０１９７】図８５を参照して、このエッチングにより
絶縁膜１０３１は所望の形状にパターニングされる。こ
の後、レジストパターン１０３９ｃが除去される。
絶縁膜１０３１は所望の形状にパターニングされる。こ
の後、レジストパターン１０３９ｃが除去される。
【０１９８】図８６を参照して、所望の形状にパターニ
ングされた絶縁膜１０３１をマスクとして第２および第
１の多結晶シリコン膜１０２３ｂ、１０２３ａが順次エ
ッチング除去される。この後、絶縁膜１０３１を残した
状態で、絶縁膜１０３１の表面全面を被覆するように不
純物が導入された第３の多結晶シリコン膜１０２３ｃが
形成される。この後、第３の多結晶シリコン膜１０２３
ｃに異方性エッチングが施される。
ングされた絶縁膜１０３１をマスクとして第２および第
１の多結晶シリコン膜１０２３ｂ、１０２３ａが順次エ
ッチング除去される。この後、絶縁膜１０３１を残した
状態で、絶縁膜１０３１の表面全面を被覆するように不
純物が導入された第３の多結晶シリコン膜１０２３ｃが
形成される。この後、第３の多結晶シリコン膜１０２３
ｃに異方性エッチングが施される。
【０１９９】図８７を参照して、このエッチングによ
り、絶縁膜１０３１の側壁を覆うようにサイドウォール
スペーサ状で、かつ筒形状をなす第３の部分１０２３ｃ
が形成される。この第１、第２および第３の部分１０２
３ａ、１０２３ｂ、１０２３ｃにより下部電極層１０２
３が形成される。この後、下部電極層１０２３の内周領
域を満たす絶縁膜１０３１がエッチングにより除去され
て図８８に示す状態となる。
り、絶縁膜１０３１の側壁を覆うようにサイドウォール
スペーサ状で、かつ筒形状をなす第３の部分１０２３ｃ
が形成される。この第１、第２および第３の部分１０２
３ａ、１０２３ｂ、１０２３ｃにより下部電極層１０２
３が形成される。この後、下部電極層１０２３の内周領
域を満たす絶縁膜１０３１がエッチングにより除去され
て図８８に示す状態となる。
【０２００】図８９を参照して、下部電極層１０２３の
表面を被覆するようにキャパシタ誘電体膜１０２５が形
成される。このキャパシタ誘電体膜１０２５を介在して
下部電極層１０２３の表面を被覆するように上部電極層
１０２７が形成される。この下部電極層１０２３とキャ
パシタ誘電体膜１０２５と上部電極層１０２７とにより
キャパシタ１０２０が形成される。このキャパシタ１０
２０を被覆するように絶縁膜１０２９が形成されて図８
３に示す状態となる。
表面を被覆するようにキャパシタ誘電体膜１０２５が形
成される。このキャパシタ誘電体膜１０２５を介在して
下部電極層１０２３の表面を被覆するように上部電極層
１０２７が形成される。この下部電極層１０２３とキャ
パシタ誘電体膜１０２５と上部電極層１０２７とにより
キャパシタ１０２０が形成される。このキャパシタ１０
２０を被覆するように絶縁膜１０２９が形成されて図８
３に示す状態となる。
【０２０１】本発明の第５および第７の実施例における
半導体記憶装置の製造方法では、図６２に示す工程で第
１のシリコン酸化膜１０３１に写真製版技術を用いて開
口１０４１が形成される。このため、開口１０４１の開
口径ＬF1を写真製版技術により形成可能な最小加工寸法
よりも小さい開口径とすることができない。具体的に
は、開口１０４１の開口径ＬF1を０．４μｍ以下にする
ことはできない。しかし、図６４に示すように開口１０
４１の側壁にサイドウォールスペーサ状の枠部１０３３
ａを設けることにより、枠部１０３３ａの幅ＬH1だけ開
口径を小さくすることができる。これにより、開口径Ｌ
G1は写真製版技術により形成可能な最小加工寸法よりも
小さい開口径（すなわち０．４μｍ以下）にすることが
できる。この開口径ＬG1を有する枠部１０３３ａと第１
のシリコン酸化膜１０３１をマスクとしてエッチングを
順次施すことにより、図６６に示すように開口径ＬG1と
実質的に同じ開口径を有するコンタクトホール１０３５
を形成することができる。
半導体記憶装置の製造方法では、図６２に示す工程で第
１のシリコン酸化膜１０３１に写真製版技術を用いて開
口１０４１が形成される。このため、開口１０４１の開
口径ＬF1を写真製版技術により形成可能な最小加工寸法
よりも小さい開口径とすることができない。具体的に
は、開口１０４１の開口径ＬF1を０．４μｍ以下にする
ことはできない。しかし、図６４に示すように開口１０
４１の側壁にサイドウォールスペーサ状の枠部１０３３
ａを設けることにより、枠部１０３３ａの幅ＬH1だけ開
口径を小さくすることができる。これにより、開口径Ｌ
G1は写真製版技術により形成可能な最小加工寸法よりも
小さい開口径（すなわち０．４μｍ以下）にすることが
できる。この開口径ＬG1を有する枠部１０３３ａと第１
のシリコン酸化膜１０３１をマスクとしてエッチングを
順次施すことにより、図６６に示すように開口径ＬG1と
実質的に同じ開口径を有するコンタクトホール１０３５
を形成することができる。
【０２０２】上記の製造方法で形成される半導体記憶装
置では、コンタクトホール１０３５は写真製版技術によ
り形成可能な最小加工寸法よりも小さい開口径を有して
いる。このため、図６０に示すように、たとえば、ワー
ド線１００７間にコンタクトホール１０３５が形成され
た場合でも、コンタクトホール１０３５とワード線１０
０７間の重ね合わせのマージンが拡大する。すなわち、
コンタクトホール１０３５の開口径ＬA は、たとえば
０．２μｍ程度にすることも可能である。このため、ワ
ード線１００７間の寸法ＬO が０．６μｍの場合には、
コンタクトホール１０３５とワード線１００７の間の寸
法ＬB は０．２μｍとなる。上述したように、写真製版
技術におけるマスクの重ね合わせ精度は量産レベルでは
０．１８μｍ程度である。したがって、コンタクトホー
ル１０３５とワード線１００７との間の寸法ＬB が０．
２μｍであれば、マスクの重ね合わせずれが生じた場合
でも下部電極層１０２３とワード線１００７がショート
することはない。このように、コンタクトホール１０３
５とワード線１００７間の重ね合わせのマージンが拡大
するため、ワード線１００７間の寸法ＬO を縮小化する
ことが可能となり、メモリセルなどの高集積化を図るこ
とができる。
置では、コンタクトホール１０３５は写真製版技術によ
り形成可能な最小加工寸法よりも小さい開口径を有して
いる。このため、図６０に示すように、たとえば、ワー
ド線１００７間にコンタクトホール１０３５が形成され
た場合でも、コンタクトホール１０３５とワード線１０
０７間の重ね合わせのマージンが拡大する。すなわち、
コンタクトホール１０３５の開口径ＬA は、たとえば
０．２μｍ程度にすることも可能である。このため、ワ
ード線１００７間の寸法ＬO が０．６μｍの場合には、
コンタクトホール１０３５とワード線１００７の間の寸
法ＬB は０．２μｍとなる。上述したように、写真製版
技術におけるマスクの重ね合わせ精度は量産レベルでは
０．１８μｍ程度である。したがって、コンタクトホー
ル１０３５とワード線１００７との間の寸法ＬB が０．
２μｍであれば、マスクの重ね合わせずれが生じた場合
でも下部電極層１０２３とワード線１００７がショート
することはない。このように、コンタクトホール１０３
５とワード線１００７間の重ね合わせのマージンが拡大
するため、ワード線１００７間の寸法ＬO を縮小化する
ことが可能となり、メモリセルなどの高集積化を図るこ
とができる。
【０２０３】第８の実施例 図９０〜図９２は、本発明の第８の実施例における半導
体記憶装置の製造方法を工程順に示す概略断面図であ
る。本実施例では、第６の実施例における図４９に示す
工程の次に、層間絶縁膜１１１ａ表面上に窒化膜１６０
が形成された後、その表面上に所定厚みの酸化膜１６１
が形成される。その後、図５０ないし図５６および図７
１と同様の工程を経て、図９０に示す構造になる。さら
に、図７２〜図７７と同様の工程を経て、図９１に示す
構造になる。さらに、図７８〜図８１に示す工程と同様
の工程を経て、最終的に図９２に示す構造が完成する。
本実施例の製造工程によって完成した図９２に示す構造
により、筒状のセルプレートの底面もキャパシタとして
利用し得るＤＲＡＭのメモリセルが得られる。これによ
り、キャパシタ容量をさらに増大し得るＤＲＡＭを提供
することができる。
体記憶装置の製造方法を工程順に示す概略断面図であ
る。本実施例では、第６の実施例における図４９に示す
工程の次に、層間絶縁膜１１１ａ表面上に窒化膜１６０
が形成された後、その表面上に所定厚みの酸化膜１６１
が形成される。その後、図５０ないし図５６および図７
１と同様の工程を経て、図９０に示す構造になる。さら
に、図７２〜図７７と同様の工程を経て、図９１に示す
構造になる。さらに、図７８〜図８１に示す工程と同様
の工程を経て、最終的に図９２に示す構造が完成する。
本実施例の製造工程によって完成した図９２に示す構造
により、筒状のセルプレートの底面もキャパシタとして
利用し得るＤＲＡＭのメモリセルが得られる。これによ
り、キャパシタ容量をさらに増大し得るＤＲＡＭを提供
することができる。
【０２０４】第９の実施例 次に、本発明の第９の実施例における半導体記憶装置に
ついて説明する。図９３は、本発明の第９の実施例にお
ける半導体記憶装置の構成を概略的に示す断面図であ
る。図９３を参照して、第９の実施例における半導体記
憶装置は、第５の実施例における半導体記憶装置とキャ
パシタの構成が異なる。キャパシタ１１２０は、下部電
極層１１２３とキャパシタ誘電体膜１１２５と上部電極
層１２７とを含んでいる。下部電極層１１２３は、第１
の部分１１２３ａと第２の部分１１２３ｂと第３の部分
１１２３ｃとを有している。まず第２の部分１１２３ｂ
は、コンタクトホール１１３５の開口端部を取り囲むよ
うに、かつコンタクトホール１１３５の側壁面と連続し
た表面を有するように形成されている。また第２の部分
１１２３ｂはサイドウォールスペーサ状をなしている。
第１の部分１１２３ａは、第２の部分１１２３ｂの外周
下端部に接して、かつ外周方向へ延びるようにシリコン
窒化膜１０２１の表面上に形成されている。第３の部分
１１２３ｃは、コンタクトホール１１３５を通じてソー
ス・ドレイン拡散領域１００９と接し、かつ第１および
第２の部分１１２３ａ、１１２３ｂの表面上に形成され
ている。このように下部電極層１１２３は構成されてい
るため、下部電極層１１２３の内周部においてシリコン
基板１００１の表面に対して垂直上方に突き出た部分を
有している。この下部電極層１１２３の表面を被覆する
ようにキャパシタ誘電体膜１１２５が形成されている。
またキャパシタ誘電体膜１１２５を介在して下部電極層
１１２３の表面を被覆するように上部電極層１１２７が
形成されている。
ついて説明する。図９３は、本発明の第９の実施例にお
ける半導体記憶装置の構成を概略的に示す断面図であ
る。図９３を参照して、第９の実施例における半導体記
憶装置は、第５の実施例における半導体記憶装置とキャ
パシタの構成が異なる。キャパシタ１１２０は、下部電
極層１１２３とキャパシタ誘電体膜１１２５と上部電極
層１２７とを含んでいる。下部電極層１１２３は、第１
の部分１１２３ａと第２の部分１１２３ｂと第３の部分
１１２３ｃとを有している。まず第２の部分１１２３ｂ
は、コンタクトホール１１３５の開口端部を取り囲むよ
うに、かつコンタクトホール１１３５の側壁面と連続し
た表面を有するように形成されている。また第２の部分
１１２３ｂはサイドウォールスペーサ状をなしている。
第１の部分１１２３ａは、第２の部分１１２３ｂの外周
下端部に接して、かつ外周方向へ延びるようにシリコン
窒化膜１０２１の表面上に形成されている。第３の部分
１１２３ｃは、コンタクトホール１１３５を通じてソー
ス・ドレイン拡散領域１００９と接し、かつ第１および
第２の部分１１２３ａ、１１２３ｂの表面上に形成され
ている。このように下部電極層１１２３は構成されてい
るため、下部電極層１１２３の内周部においてシリコン
基板１００１の表面に対して垂直上方に突き出た部分を
有している。この下部電極層１１２３の表面を被覆する
ようにキャパシタ誘電体膜１１２５が形成されている。
またキャパシタ誘電体膜１１２５を介在して下部電極層
１１２３の表面を被覆するように上部電極層１１２７が
形成されている。
【０２０５】なお、キャパシタ１１２０以外の部分につ
いては、第５の実施例における半導体記憶装置とほぼ同
様であるためその説明は省略する。
いては、第５の実施例における半導体記憶装置とほぼ同
様であるためその説明は省略する。
【０２０６】次に、本発明の第９の実施例における半導
体記憶装置の製造方法について説明する。
体記憶装置の製造方法について説明する。
【０２０７】図９４〜図１００は、本発明の第９の実施
例における半導体記憶装置の製造方法を工程順に示す概
略断面図である。まず図９４を参照して、第９の実施例
における製造方法は、図１８０に示す工程までは、従来
の第１の半導体記憶装置の製造方法とほぼ同様であるた
めその説明は省略する。この後、シリコン窒化膜１０２
１の表面上に第１の多結晶シリコン膜１１２３ａとシリ
コン酸化物よりなる絶縁膜１１３１が順次形成される。
この絶縁膜１１３１の表面全面にフォトレジストが塗布
され、露光処理などにより所望の形状にパターニングさ
れてレジストパターン１１３９となる。レジストパター
ン１１３９は開口径ＬF2のホールパターン１１４０ａを
有する。このレジストパターン１１３９をマスクとして
絶縁膜１１３１と第１の多結晶シリコン膜１１２３ａに
順次異方性エッチングが施される。
例における半導体記憶装置の製造方法を工程順に示す概
略断面図である。まず図９４を参照して、第９の実施例
における製造方法は、図１８０に示す工程までは、従来
の第１の半導体記憶装置の製造方法とほぼ同様であるた
めその説明は省略する。この後、シリコン窒化膜１０２
１の表面上に第１の多結晶シリコン膜１１２３ａとシリ
コン酸化物よりなる絶縁膜１１３１が順次形成される。
この絶縁膜１１３１の表面全面にフォトレジストが塗布
され、露光処理などにより所望の形状にパターニングさ
れてレジストパターン１１３９となる。レジストパター
ン１１３９は開口径ＬF2のホールパターン１１４０ａを
有する。このレジストパターン１１３９をマスクとして
絶縁膜１１３１と第１の多結晶シリコン膜１１２３ａに
順次異方性エッチングが施される。
【０２０８】図９５を参照して、この異方性エッチング
により、開口径ＬF2を有する開口１１４１が絶縁膜１１
３１と第１の多結晶シリコン膜１１２３ａとに形成され
る。この後、レジストパターン１１３９が除去される。
により、開口径ＬF2を有する開口１１４１が絶縁膜１１
３１と第１の多結晶シリコン膜１１２３ａとに形成され
る。この後、レジストパターン１１３９が除去される。
【０２０９】図９６を参照して、開口１１４１の内壁面
および絶縁膜１１３１の表面全面に不純物が導入された
第２の多結晶シリコン膜１１２３ｂが形成される。この
第２の多結晶シリコン膜１１２３ｂに異方性エッチング
が施される。
および絶縁膜１１３１の表面全面に不純物が導入された
第２の多結晶シリコン膜１１２３ｂが形成される。この
第２の多結晶シリコン膜１１２３ｂに異方性エッチング
が施される。
【０２１０】図９７を参照して、このエッチングによ
り、開口１１４１の側壁を被覆するようにサイドウォー
ルスペーサ状の枠部１１２３ｂが形成される。この枠部
１１２３ｂの開口径ＬG2は、（開口１１４１の開口径Ｌ
F2）−２×（枠部の幅ＬH2）の寸法となる。この枠部１
１２３ｂをマスクとしてエッチングが施されることによ
り、シリコン窒化膜１０２１、層間絶縁膜１０１９およ
びシリコン酸化膜１０１５が順次エッチング除去され
る。
り、開口１１４１の側壁を被覆するようにサイドウォー
ルスペーサ状の枠部１１２３ｂが形成される。この枠部
１１２３ｂの開口径ＬG2は、（開口１１４１の開口径Ｌ
F2）−２×（枠部の幅ＬH2）の寸法となる。この枠部１
１２３ｂをマスクとしてエッチングが施されることによ
り、シリコン窒化膜１０２１、層間絶縁膜１０１９およ
びシリコン酸化膜１０１５が順次エッチング除去され
る。
【０２１１】図９８を参照して、このエッチングによ
り、シリコン窒化膜１０２１、層間絶縁膜１０１９およ
びシリコン酸化膜１０１５に、この３層を突き抜けてシ
リコン基板１００１の表面に達するコンタクトホール１
１３５が形成される。また層間絶縁膜１０１９およびシ
リコン酸化膜１０１５のエッチング時において、第１の
多結晶シリコン膜１１２３ａ上のシリコン酸化膜１１３
１もエッチング除去される。コンタクトホール１１３５
の開口径は、枠部１１２３ｂの開口径ＬG2と実質的に同
じ寸法となる。
り、シリコン窒化膜１０２１、層間絶縁膜１０１９およ
びシリコン酸化膜１０１５に、この３層を突き抜けてシ
リコン基板１００１の表面に達するコンタクトホール１
１３５が形成される。また層間絶縁膜１０１９およびシ
リコン酸化膜１０１５のエッチング時において、第１の
多結晶シリコン膜１１２３ａ上のシリコン酸化膜１１３
１もエッチング除去される。コンタクトホール１１３５
の開口径は、枠部１１２３ｂの開口径ＬG2と実質的に同
じ寸法となる。
【０２１２】図９９を参照して、コンタクトホール１１
３５を通じてソース・ドレイン拡散領域１００９と接す
るように第１および第２の多結晶シリコン膜１１２３
ａ、１１２３ｂの表面上には不純物が導入された第３の
多結晶シリコン膜１１２３ｃが形成される。この後、第
１および第３の多結晶シリコン膜１１２３ａ、１１２３
ｃが、写真製版、ＲＩＥなどにより所望の形状にパター
ニングされる。
３５を通じてソース・ドレイン拡散領域１００９と接す
るように第１および第２の多結晶シリコン膜１１２３
ａ、１１２３ｂの表面上には不純物が導入された第３の
多結晶シリコン膜１１２３ｃが形成される。この後、第
１および第３の多結晶シリコン膜１１２３ａ、１１２３
ｃが、写真製版、ＲＩＥなどにより所望の形状にパター
ニングされる。
【０２１３】図１００を参照して、このパターニングに
より、第１、第２および第３の多結晶シリコン膜１１２
３ａ、１１２３ｂ、１１２３ｃよりなる下部電極層１１
２３が形成される。この下部電極層１１２３の表面を被
覆するようにキャパシタ誘電体膜１１２５が形成され
る。このキャパシタ誘電体膜１１２５を介在して下部電
極層１１２３を被覆するように上部電極層１１２７が形
成される。この下部電極層１１２３とキャパシタ誘電体
膜１１２５と上部電極層１１２７とによりキャパシタ１
１２０が形成される。このキャパシタ１１２０を被覆す
るように絶縁膜１１２９が形成されて図９３に示す状態
となる。
より、第１、第２および第３の多結晶シリコン膜１１２
３ａ、１１２３ｂ、１１２３ｃよりなる下部電極層１１
２３が形成される。この下部電極層１１２３の表面を被
覆するようにキャパシタ誘電体膜１１２５が形成され
る。このキャパシタ誘電体膜１１２５を介在して下部電
極層１１２３を被覆するように上部電極層１１２７が形
成される。この下部電極層１１２３とキャパシタ誘電体
膜１１２５と上部電極層１１２７とによりキャパシタ１
１２０が形成される。このキャパシタ１１２０を被覆す
るように絶縁膜１１２９が形成されて図９３に示す状態
となる。
【０２１４】本発明の第９の実施例における半導体記憶
装置の製造方法では、図９５に示す工程で第１の多結晶
シリコン膜１１２３ａと絶縁膜１１３１に写真製版技術
を用いて開口１１４１が形成される。このため、開口１
１４１の開口径ＬF2を写真製版技術により形成可能な最
小加工寸法よりも小さい開口径とすることはできない。
具体的には、開口１１４１の開口径ＬF1を０．４μｍ以
下にすることはできない。しかし図９７に示すように、
開口１１４１の側壁にサイドウォールスペーサ状の枠部
である第２の部分１１２３ｂが設けられている。このた
め、枠部である第２の部分１１２３ｂの幅ＬH2だけ開口
径を小さくすることができる。すなわち、開口径ＬG2は
写真製版技術により形成可能な最小加工寸法よりも小さ
い開口径（すなわち、０．４μｍ以下）にすることがで
きる。この開口径ＬG2を有する第２の部分１１２３ｂを
マスクとしてエッチングを順次施すことにより、開口径
ＬG2と実質的に同じ開口径を有するコンタクトホール１
１３５を形成することができる。
装置の製造方法では、図９５に示す工程で第１の多結晶
シリコン膜１１２３ａと絶縁膜１１３１に写真製版技術
を用いて開口１１４１が形成される。このため、開口１
１４１の開口径ＬF2を写真製版技術により形成可能な最
小加工寸法よりも小さい開口径とすることはできない。
具体的には、開口１１４１の開口径ＬF1を０．４μｍ以
下にすることはできない。しかし図９７に示すように、
開口１１４１の側壁にサイドウォールスペーサ状の枠部
である第２の部分１１２３ｂが設けられている。このた
め、枠部である第２の部分１１２３ｂの幅ＬH2だけ開口
径を小さくすることができる。すなわち、開口径ＬG2は
写真製版技術により形成可能な最小加工寸法よりも小さ
い開口径（すなわち、０．４μｍ以下）にすることがで
きる。この開口径ＬG2を有する第２の部分１１２３ｂを
マスクとしてエッチングを順次施すことにより、開口径
ＬG2と実質的に同じ開口径を有するコンタクトホール１
１３５を形成することができる。
【０２１５】また、本発明の第９の実施例における製造
方法により形成される半導体記憶装置は、第１の部分１
１２３ａの表面よりシリコン基板１００１の表面に対し
て垂直上方に突き出たサイドウォールスペーサ状の第２
の部分１１２３ｂを有している。このため、下部電極層
１１２３はその内周領域においてシリコン基板１００１
の表面に対して垂直上方に突き出た部分を有する。よっ
て、下部電極層が相対的に平坦な形状のみからなる従来
のキャパシタに比較して、垂直上方へ突き出た部分だけ
表面積が増大する。これにより、下部電極層１１２３と
上部電極層１１２７との電極間対向面積の増大を図るこ
とができ、容量の増大を図ることが可能となる。また、
垂直上方に突き出た部分の表面積は、キャパシタ１１２
０の平面占有面積が減少した場合でも、ほとんど減少し
ない。すなわち、高集積化を図った場合でも、垂直上方
に突き出た部分の表面積を制御することにより、キャパ
シタの容量を確保することができる。
方法により形成される半導体記憶装置は、第１の部分１
１２３ａの表面よりシリコン基板１００１の表面に対し
て垂直上方に突き出たサイドウォールスペーサ状の第２
の部分１１２３ｂを有している。このため、下部電極層
１１２３はその内周領域においてシリコン基板１００１
の表面に対して垂直上方に突き出た部分を有する。よっ
て、下部電極層が相対的に平坦な形状のみからなる従来
のキャパシタに比較して、垂直上方へ突き出た部分だけ
表面積が増大する。これにより、下部電極層１１２３と
上部電極層１１２７との電極間対向面積の増大を図るこ
とができ、容量の増大を図ることが可能となる。また、
垂直上方に突き出た部分の表面積は、キャパシタ１１２
０の平面占有面積が減少した場合でも、ほとんど減少し
ない。すなわち、高集積化を図った場合でも、垂直上方
に突き出た部分の表面積を制御することにより、キャパ
シタの容量を確保することができる。
【０２１６】このように、キャパシタ容量の増大あるい
は確保が可能となるため、高集積化に伴うＤＲＡＭの動
作の不安定化および信頼性の低下を防止することができ
る。
は確保が可能となるため、高集積化に伴うＤＲＡＭの動
作の不安定化および信頼性の低下を防止することができ
る。
【０２１７】なお、本発明の第９の実施例における構成
は、一般的なスタックトキャパシタのみならず、図１０
１に示すように筒型のスタックトキャパシタに適用され
てもよい。図１０１を参照して、筒型のスタックトタイ
プキャパシタ１１２０の場合、第１、第２および第３の
部分１１２３ａ、１１２３ｂ、１１２３ｃの他に筒形状
の第４の部分１１２３ｄが設けられている。この第４の
部分１１２３ｄは、たとえば不純物が導入された多結晶
シリコンよりなる。この第４の部分１１２３ｄは第１お
よび第３の部分１１２３ａと１１２３ｃの外周部に接
し、かつシリコン基板１００１の表面に対して垂直上方
に延びるサイドウォールスペーサ形状を有している。こ
のように、筒型のスタックトキャパシタにすることによ
りさらにキャパシタ容量の増大を図ることが可能とな
る。
は、一般的なスタックトキャパシタのみならず、図１０
１に示すように筒型のスタックトキャパシタに適用され
てもよい。図１０１を参照して、筒型のスタックトタイ
プキャパシタ１１２０の場合、第１、第２および第３の
部分１１２３ａ、１１２３ｂ、１１２３ｃの他に筒形状
の第４の部分１１２３ｄが設けられている。この第４の
部分１１２３ｄは、たとえば不純物が導入された多結晶
シリコンよりなる。この第４の部分１１２３ｄは第１お
よび第３の部分１１２３ａと１１２３ｃの外周部に接
し、かつシリコン基板１００１の表面に対して垂直上方
に延びるサイドウォールスペーサ形状を有している。こ
のように、筒型のスタックトキャパシタにすることによ
りさらにキャパシタ容量の増大を図ることが可能とな
る。
【０２１８】また、図１０１に示すように一般的な筒型
キャパシタに本発明の第９の実施例を適用した場合、キ
ャパシタ１１２０の内周部において、シリコン基板１０
０１の表面に対して垂直上方に突き出た部分１１２３ｂ
が付加される。このため、下部電極層１１２３は垂直上
方へ延びた部分だけ表面積が増大する。よって、制約さ
れた高さの範囲内でキャパシタ１１２０の電極間対向面
積を確保することが可能となる。したがって、上記のス
タックトキャパシタの場合と同様、より一層の高集積化
に伴うＤＲＡＭの動作の不安定化および信頼性の低下を
防止することができる。なお、本実施例では、図９６に
おいて第２の多結晶シリコン膜１１２３ｂを形成してい
るが、これに限られず、導電性を有する層であればよ
い。具体的には、第２の多結晶シリコン膜１１２３の代
わりにアモルファスシリコン層またはグレインが制御さ
れた導電層が形成されてもよい。アモルファスシリコン
層を形成した場合、多結晶シリコン膜に比較して以下に
述べる利点がある。
キャパシタに本発明の第９の実施例を適用した場合、キ
ャパシタ１１２０の内周部において、シリコン基板１０
０１の表面に対して垂直上方に突き出た部分１１２３ｂ
が付加される。このため、下部電極層１１２３は垂直上
方へ延びた部分だけ表面積が増大する。よって、制約さ
れた高さの範囲内でキャパシタ１１２０の電極間対向面
積を確保することが可能となる。したがって、上記のス
タックトキャパシタの場合と同様、より一層の高集積化
に伴うＤＲＡＭの動作の不安定化および信頼性の低下を
防止することができる。なお、本実施例では、図９６に
おいて第２の多結晶シリコン膜１１２３ｂを形成してい
るが、これに限られず、導電性を有する層であればよ
い。具体的には、第２の多結晶シリコン膜１１２３の代
わりにアモルファスシリコン層またはグレインが制御さ
れた導電層が形成されてもよい。アモルファスシリコン
層を形成した場合、多結晶シリコン膜に比較して以下に
述べる利点がある。
【０２１９】図１０２は、多結晶シリコン膜を形成した
場合に生ずる弊害を説明するための概略断面図である。
図１０２を参照して、第２の多結晶シリコン膜１１２３
ｂを形成した場合、この第２の多結晶シリコン膜１１２
３ｂの表面には、結晶粒による凹凸が存在する。図１０
３は、図１０２のＳ部、すなわち第２の多結晶シリコン
膜１１２３ｂの表面の凹凸を拡大して示す部分断面図で
ある。図１０３を参照して、第２の多結晶シリコン膜１
１２３ｂの表面には、多結晶シリコンの各結晶粒１１２
３ｂ1 の形状に沿った凹凸が形成される。ここで各結晶
粒１１２３ｂ1 の大きさ（直径ｄ0 ）は通常０．０１〜
０．０３μｍである。このため、凹凸の隣接する凹部と
凸部との高低差ｈ0 は、各結晶部１１２３ｂ1 の大きさ
が０．０１μｍの場合には０．０１μｍ以下となり、各
結晶粒１１２３ｂ1 の大きさが０．０３μｍの場合には
０．０３μｍ以下となる。
場合に生ずる弊害を説明するための概略断面図である。
図１０２を参照して、第２の多結晶シリコン膜１１２３
ｂを形成した場合、この第２の多結晶シリコン膜１１２
３ｂの表面には、結晶粒による凹凸が存在する。図１０
３は、図１０２のＳ部、すなわち第２の多結晶シリコン
膜１１２３ｂの表面の凹凸を拡大して示す部分断面図で
ある。図１０３を参照して、第２の多結晶シリコン膜１
１２３ｂの表面には、多結晶シリコンの各結晶粒１１２
３ｂ1 の形状に沿った凹凸が形成される。ここで各結晶
粒１１２３ｂ1 の大きさ（直径ｄ0 ）は通常０．０１〜
０．０３μｍである。このため、凹凸の隣接する凹部と
凸部との高低差ｈ0 は、各結晶部１１２３ｂ1 の大きさ
が０．０１μｍの場合には０．０１μｍ以下となり、各
結晶粒１１２３ｂ1 の大きさが０．０３μｍの場合には
０．０３μｍ以下となる。
【０２２０】このような表面の凹凸を有する第２の多結
晶シリコン膜１１２３ｂをエッチングして形成されたサ
イドウォール形状の枠にも結晶粒による表面の凹凸が生
じる。図１０４は、枠部の表面に凹凸が生じた様子を示
す概略断面図である。図１０４を参照して、サイドウォ
ール形状の枠部１１２３ｂの表面にも上述した高低差を
有する凹凸が生じる。この表面の凹凸を有する枠部１１
２３ｂをマスクとして、図９８に示すようにコンタクト
ホール１１３５を形成すると、コンタクトホール１１３
５の開口径ＬG2が制御しがたくなる。すなわち、凹凸の
凹部と凸部との高低差ｈ0 の範囲で開口径ＬG2にばらつ
きが生じてしまう。これに対して、アモルファスシリコ
ンは結晶粒を有しない。このため、アモルファスシリコ
ン層の表面には結晶粒による凹凸が生じない。よって、
アモルファスシリコンによってサイドウォール形状の枠
部１１２３ｂを形成し、この枠部１１２３ｂをマスクと
してコンタクトホール１１３５を形成すれば、所望の開
口径ＬG2を有するコンタクトホール１１３５が容易に得
られる。
晶シリコン膜１１２３ｂをエッチングして形成されたサ
イドウォール形状の枠にも結晶粒による表面の凹凸が生
じる。図１０４は、枠部の表面に凹凸が生じた様子を示
す概略断面図である。図１０４を参照して、サイドウォ
ール形状の枠部１１２３ｂの表面にも上述した高低差を
有する凹凸が生じる。この表面の凹凸を有する枠部１１
２３ｂをマスクとして、図９８に示すようにコンタクト
ホール１１３５を形成すると、コンタクトホール１１３
５の開口径ＬG2が制御しがたくなる。すなわち、凹凸の
凹部と凸部との高低差ｈ0 の範囲で開口径ＬG2にばらつ
きが生じてしまう。これに対して、アモルファスシリコ
ンは結晶粒を有しない。このため、アモルファスシリコ
ン層の表面には結晶粒による凹凸が生じない。よって、
アモルファスシリコンによってサイドウォール形状の枠
部１１２３ｂを形成し、この枠部１１２３ｂをマスクと
してコンタクトホール１１３５を形成すれば、所望の開
口径ＬG2を有するコンタクトホール１１３５が容易に得
られる。
【０２２１】また、グレインが制御された導電層では、
サイドウォール形状の枠部表面に生じる凹凸形状を所望
の形状に制御できる。よって、この枠部をマスクとして
形成されるコンタクトホールの開口径も容易に制御でき
る。なお、サイドウォール形状の枠部１１２３ｂにアモ
ルファスシリコン以外のシリサイドを用いてもよい。ま
た、サイドウォールスペーサ形状の枠部１１２３ｂをア
モルファスシリコンにより形成した場合、後工程の熱処
理にもよるが、図９３に示す最終製品においてこの枠部
１１２３ｂの部分がアモルファスの状態を維持すること
も考えられる。なおそれ以外の場合には、アモルファス
シリコンは熱処理によって結晶化され多結晶シリコンと
なる。
サイドウォール形状の枠部表面に生じる凹凸形状を所望
の形状に制御できる。よって、この枠部をマスクとして
形成されるコンタクトホールの開口径も容易に制御でき
る。なお、サイドウォール形状の枠部１１２３ｂにアモ
ルファスシリコン以外のシリサイドを用いてもよい。ま
た、サイドウォールスペーサ形状の枠部１１２３ｂをア
モルファスシリコンにより形成した場合、後工程の熱処
理にもよるが、図９３に示す最終製品においてこの枠部
１１２３ｂの部分がアモルファスの状態を維持すること
も考えられる。なおそれ以外の場合には、アモルファス
シリコンは熱処理によって結晶化され多結晶シリコンと
なる。
【０２２２】第１０の実施例 次に、本発明の第１０の実施例における半導体記憶装置
について説明する。図１０５は、本発明の第１０の実施
例における半導体記憶装置の構成を概略的に示す断面図
である。図１０５を参照して、第１０の実施例における
半導体記憶装置は、第５の実施例における半導体記憶装
置とキャパシタの構成において異なる。キャパシタ１２
２０は、下部電極層１２２３とキャパシタ誘電体膜１２
２５と上部電極層１２２７とを含んでいる。下部電極層
１２２３は、第１の部分１２２３ａと第２の部分１２２
３ｂと第３の部分１２２３ｃとを有している。このキャ
パシタの下部電極層１２２３は、容量部分が所定の間隔
を介して積層された、いわゆるフィン構造を有してい
る。すなわち、シリコン窒化膜１０２１の上方に所定の
距離を隔てて実質的に平坦なシリコン窒化膜１０２１の
表面に略平行に第１の部分１２２３ａが形成されてい
る。また第１の部分１２２３ａの上方に所定の距離を隔
ててシリコン窒化膜１０２１の表面に略平行に第２の部
分１２２３ｂが形成されている。第３の部分１２２３ｃ
は、コンタクトホール１２３５を通じてソース・ドレイ
ン拡散領域１００９と接するように、かつ第１および第
２の部分１２２３ａ、１２２３ｂと接するように第２の
部分１２２３ｂの表面上に形成されている。下部電極層
１２２３の表面を被覆するようにキャパシタ誘電体膜１
２２５が形成されている。このキャパシタ誘電体膜１２
２５を介在して下部電極層１２２３を被覆するように上
部電極層１２２７が形成されている。このキャパシタ１
２２０を被覆するように絶縁膜１２２９が形成されてい
る。
について説明する。図１０５は、本発明の第１０の実施
例における半導体記憶装置の構成を概略的に示す断面図
である。図１０５を参照して、第１０の実施例における
半導体記憶装置は、第５の実施例における半導体記憶装
置とキャパシタの構成において異なる。キャパシタ１２
２０は、下部電極層１２２３とキャパシタ誘電体膜１２
２５と上部電極層１２２７とを含んでいる。下部電極層
１２２３は、第１の部分１２２３ａと第２の部分１２２
３ｂと第３の部分１２２３ｃとを有している。このキャ
パシタの下部電極層１２２３は、容量部分が所定の間隔
を介して積層された、いわゆるフィン構造を有してい
る。すなわち、シリコン窒化膜１０２１の上方に所定の
距離を隔てて実質的に平坦なシリコン窒化膜１０２１の
表面に略平行に第１の部分１２２３ａが形成されてい
る。また第１の部分１２２３ａの上方に所定の距離を隔
ててシリコン窒化膜１０２１の表面に略平行に第２の部
分１２２３ｂが形成されている。第３の部分１２２３ｃ
は、コンタクトホール１２３５を通じてソース・ドレイ
ン拡散領域１００９と接するように、かつ第１および第
２の部分１２２３ａ、１２２３ｂと接するように第２の
部分１２２３ｂの表面上に形成されている。下部電極層
１２２３の表面を被覆するようにキャパシタ誘電体膜１
２２５が形成されている。このキャパシタ誘電体膜１２
２５を介在して下部電極層１２２３を被覆するように上
部電極層１２２７が形成されている。このキャパシタ１
２２０を被覆するように絶縁膜１２２９が形成されてい
る。
【０２２３】なお、キャパシタ１２２０以外の構成につ
いては、第５の実施例における半導体記憶装置の構成と
ほぼ同様であるためその説明は省略する。
いては、第５の実施例における半導体記憶装置の構成と
ほぼ同様であるためその説明は省略する。
【０２２４】次に、本発明の第１０の実施例における半
導体記憶装置の製造方法について説明する。
導体記憶装置の製造方法について説明する。
【０２２５】図１０６〜図１１６は、本発明の第１０の
実施例における半導体記憶装置の製造方法を工程順に示
す概略断面図である。まず図１０６を参照して、ここま
での工程は図１７９に示す従来の第１の半導体記憶装置
の製造方法とほぼ同様であるためその説明は省略する。
この後、レジスト膜１０１９ｃおよび酸化膜１０１９ｂ
が点線で示す位置までエッチバックされる。
実施例における半導体記憶装置の製造方法を工程順に示
す概略断面図である。まず図１０６を参照して、ここま
での工程は図１７９に示す従来の第１の半導体記憶装置
の製造方法とほぼ同様であるためその説明は省略する。
この後、レジスト膜１０１９ｃおよび酸化膜１０１９ｂ
が点線で示す位置までエッチバックされる。
【０２２６】図１０７を参照して、このエッチバックに
より、その表面が実質的に平坦な層間絶縁膜１０１９が
得られる。この層間絶縁膜１０１９の表面上に、１００
Å程度の厚みでシリコン窒化膜１０２１が、７００〜１
０００Å程度の厚みで第１のシリコン酸化膜１２２５
が、１０００Å程度の厚みで不純物が導入された第１の
多結晶シリコン膜１２２３ａが、７００〜１０００Å程
度の厚みで第２のシリコン酸化膜１２２７が、１０００
〜２０００Å程度の厚みで不純物が導入された第２の多
結晶シリコン膜１２２３ｂが各々形成される。
より、その表面が実質的に平坦な層間絶縁膜１０１９が
得られる。この層間絶縁膜１０１９の表面上に、１００
Å程度の厚みでシリコン窒化膜１０２１が、７００〜１
０００Å程度の厚みで第１のシリコン酸化膜１２２５
が、１０００Å程度の厚みで不純物が導入された第１の
多結晶シリコン膜１２２３ａが、７００〜１０００Å程
度の厚みで第２のシリコン酸化膜１２２７が、１０００
〜２０００Å程度の厚みで不純物が導入された第２の多
結晶シリコン膜１２２３ｂが各々形成される。
【０２２７】図１０８を参照して、第２の多結晶シリコ
ン膜１２２３ｂの表面全面に４０００Å程度の厚みでシ
リコン酸化物よりなる第１の絶縁膜１２２９が形成され
る。この第１の絶縁膜１２２９の表面全面にフォトレジ
ストが塗布され、露光処理などにより所望の形状にパタ
ーニングされてレジストパターン１２３９ｂとなる。レ
ジストパターン１２３９ｂは、開口径ＬF3のホールパタ
ーン１２４０ａを有する。このレジストパターン１２３
９ｂをマスクとして第１の絶縁膜１２２９に異方性エッ
チングが施される。このエッチングにより、第２の多結
晶シリコン膜１２２３ｂの一部表面を露出する開口１２
４１が形成される。この後、フォトレジスト１２３９ｂ
が除去される。
ン膜１２２３ｂの表面全面に４０００Å程度の厚みでシ
リコン酸化物よりなる第１の絶縁膜１２２９が形成され
る。この第１の絶縁膜１２２９の表面全面にフォトレジ
ストが塗布され、露光処理などにより所望の形状にパタ
ーニングされてレジストパターン１２３９ｂとなる。レ
ジストパターン１２３９ｂは、開口径ＬF3のホールパタ
ーン１２４０ａを有する。このレジストパターン１２３
９ｂをマスクとして第１の絶縁膜１２２９に異方性エッ
チングが施される。このエッチングにより、第２の多結
晶シリコン膜１２２３ｂの一部表面を露出する開口１２
４１が形成される。この後、フォトレジスト１２３９ｂ
が除去される。
【０２２８】図１０９を参照して、開口１２４１の内壁
面および第１の絶縁膜１２２９の表面上にシリコン酸化
物よりなる第２の絶縁膜１２３１が形成される。この第
２の絶縁膜１２３１に異方性エッチングが施される。
面および第１の絶縁膜１２２９の表面上にシリコン酸化
物よりなる第２の絶縁膜１２３１が形成される。この第
２の絶縁膜１２３１に異方性エッチングが施される。
【０２２９】図１１０を参照して、この異方性エッチン
グにより、開口１２４１の側壁を被覆するようにサイド
ウォールスペーサ状の枠部１２３１ａが形成される。こ
の枠部１２３１ａの開口径ＬG3は、（開口１２４１の開
口径ＬF3）−２×（枠部１２３１ａの幅ＬH3）の寸法を
有する。この第１の絶縁膜１２２９と枠部１２３１ａを
マスクとして下層にエッチングが施される。すなわち、
まず枠部１２３１ａおよび第１の絶縁膜１２２９をマス
クとして第２の多結晶シリコン膜１２２３ｂにエッチン
グが施される。図１１１を参照して、このエッチングに
より第２の多結晶シリコン膜１２２３ｂに第１の孔１２
３５ａが形成される。次に、この第２の多結晶シリコン
膜１２２３ｂをマスクとして第２のシリコン酸化膜１２
２７にエッチングが施される。この第２のシリコン酸化
膜１２２７をマスクとして第１の多結晶シリコン膜１２
２３ａにエッチングが施される。この第１の多結晶シリ
コン膜１２２３ａをマスクとして第１のシリコン酸化膜
１２２５にエッチングが施される。この第１のシリコン
酸化膜１２２５をマスクとしてシリコン窒化膜１０２１
にエッチングが施される。このシリコン窒化膜１０２１
をマスクとして層間絶縁膜１０１９および薄いシリコン
酸化膜１０１５にエッチングが施される。
グにより、開口１２４１の側壁を被覆するようにサイド
ウォールスペーサ状の枠部１２３１ａが形成される。こ
の枠部１２３１ａの開口径ＬG3は、（開口１２４１の開
口径ＬF3）−２×（枠部１２３１ａの幅ＬH3）の寸法を
有する。この第１の絶縁膜１２２９と枠部１２３１ａを
マスクとして下層にエッチングが施される。すなわち、
まず枠部１２３１ａおよび第１の絶縁膜１２２９をマス
クとして第２の多結晶シリコン膜１２２３ｂにエッチン
グが施される。図１１１を参照して、このエッチングに
より第２の多結晶シリコン膜１２２３ｂに第１の孔１２
３５ａが形成される。次に、この第２の多結晶シリコン
膜１２２３ｂをマスクとして第２のシリコン酸化膜１２
２７にエッチングが施される。この第２のシリコン酸化
膜１２２７をマスクとして第１の多結晶シリコン膜１２
２３ａにエッチングが施される。この第１の多結晶シリ
コン膜１２２３ａをマスクとして第１のシリコン酸化膜
１２２５にエッチングが施される。この第１のシリコン
酸化膜１２２５をマスクとしてシリコン窒化膜１０２１
にエッチングが施される。このシリコン窒化膜１０２１
をマスクとして層間絶縁膜１０１９および薄いシリコン
酸化膜１０１５にエッチングが施される。
【０２３０】図１１２を参照して、このようにエッチン
グされた上層をマスクとして順次、下層をエッチングす
ることにより、各層を貫通してシリコン基板１００１の
表面に達するコンタクトホール１２３５（第１の孔１２
３５ａと第２の孔１２３５ｂとからなる）が形成され
る。このコンタクトホール１２３５の開口径は、枠部１
２３１ａの開口径ＬG3と実質的に同じである。
グされた上層をマスクとして順次、下層をエッチングす
ることにより、各層を貫通してシリコン基板１００１の
表面に達するコンタクトホール１２３５（第１の孔１２
３５ａと第２の孔１２３５ｂとからなる）が形成され
る。このコンタクトホール１２３５の開口径は、枠部１
２３１ａの開口径ＬG3と実質的に同じである。
【０２３１】図１１３を参照して、コンタクトホール１
２３５を通じてソース・ドレイン拡散領域１００９と接
するように第２の多結晶シリコン膜１２２３ｂの表面上
に不純物が導入された第３の多結晶シリコン膜１２２３
ｃが形成される。
２３５を通じてソース・ドレイン拡散領域１００９と接
するように第２の多結晶シリコン膜１２２３ｂの表面上
に不純物が導入された第３の多結晶シリコン膜１２２３
ｃが形成される。
【０２３２】図１１４を参照して、この第３の多結晶シ
リコン膜１２２３ｃの表面全面にフォトレジストが塗布
され、露光処理などにより所望の形状にパターニングさ
れてレジストパターン１２３９ｂとなる。このレジスト
パターン１２３９ｂをマスクとして第３の多結晶シリコ
ン膜１２２３ｃ、第２の多結晶シリコン膜１２２３ｂ、
第２のシリコン酸化膜１２２７、第１の多結晶シリコン
膜１２２３ａおよび第１のシリコン酸化膜１２２５が順
次エッチング除去される。
リコン膜１２２３ｃの表面全面にフォトレジストが塗布
され、露光処理などにより所望の形状にパターニングさ
れてレジストパターン１２３９ｂとなる。このレジスト
パターン１２３９ｂをマスクとして第３の多結晶シリコ
ン膜１２２３ｃ、第２の多結晶シリコン膜１２２３ｂ、
第２のシリコン酸化膜１２２７、第１の多結晶シリコン
膜１２２３ａおよび第１のシリコン酸化膜１２２５が順
次エッチング除去される。
【０２３３】図１１５を参照して、このエッチングによ
り、下部電極層１２２３を構成する第１、第２および第
３の部分１２２３ａ、１２２３ｂ、１２２３ｃが形成さ
れる。この後、フッ酸溶液処理が施されることにより、
第１および第２のシリコン酸化膜１２２５、１２２７が
除去される。
り、下部電極層１２２３を構成する第１、第２および第
３の部分１２２３ａ、１２２３ｂ、１２２３ｃが形成さ
れる。この後、フッ酸溶液処理が施されることにより、
第１および第２のシリコン酸化膜１２２５、１２２７が
除去される。
【０２３４】図１１６を参照して、下部電極層１２２３
の表面を被覆するようにキャパシタ誘電体膜１２２５が
形成される。このキャパシタ誘電体膜１２２５を介在し
て下部電極層１２２３の表面を被覆するように上部電極
層１２２７が形成される。この後、キャパシタ１２２０
を被覆するように絶縁膜１２２９が形成されて図１０５
に示す状態となる。
の表面を被覆するようにキャパシタ誘電体膜１２２５が
形成される。このキャパシタ誘電体膜１２２５を介在し
て下部電極層１２２３の表面を被覆するように上部電極
層１２２７が形成される。この後、キャパシタ１２２０
を被覆するように絶縁膜１２２９が形成されて図１０５
に示す状態となる。
【０２３５】本発明の第１０の実施例における半導体記
憶装置の製造方法では、図１０８に示す工程で第１の絶
縁膜１２２９に写真製版技術を用いて開口１２４１が形
成される。このため、開口１２４１の開口径ＬF3を写真
製版技術により形成可能な最小加工寸法よりも小さい開
口径にすることはできない。具体的には、開口１２４１
の開口径ＬF3を０．４μｍ以下にすることはできない。
しかし、図１１０に示すように開口１２４１の側壁に枠
部１２３１ａを設けたため、枠部１２３１ａの幅ＬH3だ
け開口径を小さくすることができる。すなわち、開口径
ＬG3は写真製版技術により形成可能な最小加工寸法より
も小さい開口径（すなわち０．４μｍ以下）にすること
ができる。この開口径ＬG3を有する枠部１２３１ａと第
１の絶縁膜１２２９をマスクとしてエッチングを順次施
すことにより、実質的に開口径ＬG3と同じ開口径を有す
るコンタクトホール１２３５を形成することができる。
憶装置の製造方法では、図１０８に示す工程で第１の絶
縁膜１２２９に写真製版技術を用いて開口１２４１が形
成される。このため、開口１２４１の開口径ＬF3を写真
製版技術により形成可能な最小加工寸法よりも小さい開
口径にすることはできない。具体的には、開口１２４１
の開口径ＬF3を０．４μｍ以下にすることはできない。
しかし、図１１０に示すように開口１２４１の側壁に枠
部１２３１ａを設けたため、枠部１２３１ａの幅ＬH3だ
け開口径を小さくすることができる。すなわち、開口径
ＬG3は写真製版技術により形成可能な最小加工寸法より
も小さい開口径（すなわち０．４μｍ以下）にすること
ができる。この開口径ＬG3を有する枠部１２３１ａと第
１の絶縁膜１２２９をマスクとしてエッチングを順次施
すことにより、実質的に開口径ＬG3と同じ開口径を有す
るコンタクトホール１２３５を形成することができる。
【０２３６】また図１０６および図１０７に示す工程で
実質的に平坦な表面を有するように層間絶縁膜１０１９
が形成される。またこの層間絶縁膜１０１９の表面上に
均一な厚みを有するシリコン窒化膜１０２１と第１のシ
リコン酸化膜１２２５とを介在して第１の多結晶シリコ
ン膜１２２３ａが形成される。このため、第１の多結晶
シリコン膜１２２３ａの下層には表面段差がほとんど生
じていない。またこの第１の多結晶シリコン膜１２２３
ａの表面上に均一な厚みを有する第２のシリコン酸化膜
１２２７を介在して第２の多結晶シリコン膜１２２３ｂ
が形成される。このため、第２の多結晶シリコン膜１２
２３ｂの下層にも、表面段差はほとんど生じていない。
このように、第１および第２の多結晶シリコン膜１２２
３ａ、１２２３ｂの下層は実質的に平坦である。このた
め、図１１５に示す工程で第１および第２の多結晶シリ
コン膜１２２３ａ、１２２３ｂに異方性エッチングが施
されても、それらの下層のシリコン酸化膜１２２５、１
２２７の表面段差の側壁部に第１および第２の多結晶シ
リコン膜１２２３ａ、１２２３ｂの残渣が残ることはな
い。したがって、この残渣によって複数のキャパシタ間
において下部電極層１２２３が相互に接続されることは
ない。
実質的に平坦な表面を有するように層間絶縁膜１０１９
が形成される。またこの層間絶縁膜１０１９の表面上に
均一な厚みを有するシリコン窒化膜１０２１と第１のシ
リコン酸化膜１２２５とを介在して第１の多結晶シリコ
ン膜１２２３ａが形成される。このため、第１の多結晶
シリコン膜１２２３ａの下層には表面段差がほとんど生
じていない。またこの第１の多結晶シリコン膜１２２３
ａの表面上に均一な厚みを有する第２のシリコン酸化膜
１２２７を介在して第２の多結晶シリコン膜１２２３ｂ
が形成される。このため、第２の多結晶シリコン膜１２
２３ｂの下層にも、表面段差はほとんど生じていない。
このように、第１および第２の多結晶シリコン膜１２２
３ａ、１２２３ｂの下層は実質的に平坦である。このた
め、図１１５に示す工程で第１および第２の多結晶シリ
コン膜１２２３ａ、１２２３ｂに異方性エッチングが施
されても、それらの下層のシリコン酸化膜１２２５、１
２２７の表面段差の側壁部に第１および第２の多結晶シ
リコン膜１２２３ａ、１２２３ｂの残渣が残ることはな
い。したがって、この残渣によって複数のキャパシタ間
において下部電極層１２２３が相互に接続されることは
ない。
【０２３７】なお、上記第４〜第１０の実施例では、ス
トレージノード（下部電極）が、主に多結晶シリコン膜
４２よりなる場合について説明したが、これに限られな
い。具体的には、ストレージノード（下部電極）は、多
結晶シリコンの代わりにアモルファスシリコン（ａ−Ｓ
ｉ）やＴｉＮ，ＴｉＳｉ2 ，ＷＳｉ2 などのシリサイド
やＴｉ，Ｗ，Ｍｏなどの高融点金属やこれらを積層した
重ね膜などを含んでいてもよい。また上記の第４〜第１
０の実施例においては、下部電極層（ストレージノー
ド）が複数の層から構成されている。これら複数の層が
同一の材質であっても、これら複数の層の間には界面が
存在する。この界面は、多結晶シリコンが用いられる場
合には主に部分的に存在する自然酸化膜によって規定さ
れる。また、この界面は結晶粒の不整合などによって規
定される場合もある。このため、下部電極層が複数の層
よりなっていても（たとえば、図６０において下部電極
層１０２３が第１および第２の部分１０２３ａ，１０２
３ｂよりなっていても）、複数の層よりなっていること
を判別することができる。 （第１１〜第１８の実施例）第３の実施例においては、
図３６に示すようにコンタクトホール４７を介して不純
物領域３６に接続される導電層は、層間絶縁層３７ａ上
において２層構造をなしている。このため、この導電層
４２ａ、４９ａの層間絶縁膜３７ａ上における厚み（高
さ）Ｋ0 は２層の厚みの和となり、高くなる。また、多
結晶シリコン膜４２ａの厚みは、３０００Å程度とな
り、高集積化を考慮すると薄くすることは困難である。
以下、そのことについて説明する。
トレージノード（下部電極）が、主に多結晶シリコン膜
４２よりなる場合について説明したが、これに限られな
い。具体的には、ストレージノード（下部電極）は、多
結晶シリコンの代わりにアモルファスシリコン（ａ−Ｓ
ｉ）やＴｉＮ，ＴｉＳｉ2 ，ＷＳｉ2 などのシリサイド
やＴｉ，Ｗ，Ｍｏなどの高融点金属やこれらを積層した
重ね膜などを含んでいてもよい。また上記の第４〜第１
０の実施例においては、下部電極層（ストレージノー
ド）が複数の層から構成されている。これら複数の層が
同一の材質であっても、これら複数の層の間には界面が
存在する。この界面は、多結晶シリコンが用いられる場
合には主に部分的に存在する自然酸化膜によって規定さ
れる。また、この界面は結晶粒の不整合などによって規
定される場合もある。このため、下部電極層が複数の層
よりなっていても（たとえば、図６０において下部電極
層１０２３が第１および第２の部分１０２３ａ，１０２
３ｂよりなっていても）、複数の層よりなっていること
を判別することができる。 （第１１〜第１８の実施例）第３の実施例においては、
図３６に示すようにコンタクトホール４７を介して不純
物領域３６に接続される導電層は、層間絶縁層３７ａ上
において２層構造をなしている。このため、この導電層
４２ａ、４９ａの層間絶縁膜３７ａ上における厚み（高
さ）Ｋ0 は２層の厚みの和となり、高くなる。また、多
結晶シリコン膜４２ａの厚みは、３０００Å程度とな
り、高集積化を考慮すると薄くすることは困難である。
以下、そのことについて説明する。
【０２３８】一般に、図３３と図３４のプロセスで形成
されるコンタクトホール４７は、シリコン基板３１の主
表面に対して垂直に開口させることが望ましい。これ
は、コンタクトホール４７が順テーパ形状に形成される
と、シリコン基板３１の主表面に達する前にコンタクト
ホール４７の先端がすぼまってしまい開口不良を生じる
おそれがあるからである。コンタクトホール４７を垂直
に開口させるには、一般にエッチング時のガス圧を低く
しなければならない。しかし、ガス圧を低くするとエッ
チング時のスパッタリング効果が大きくなる。スパッタ
リング効果が大きくなった場合、図１１７に示すよう
に、多結晶シリコン膜４２の角部分Ｗが点線で示すよう
に除去されてしまう。結果として、多結晶シリコン膜４
２の開口が矢印Ｔ方向に広がってしまう。この状態でエ
ッチングを続行すると図１１８に示すようになる。
されるコンタクトホール４７は、シリコン基板３１の主
表面に対して垂直に開口させることが望ましい。これ
は、コンタクトホール４７が順テーパ形状に形成される
と、シリコン基板３１の主表面に達する前にコンタクト
ホール４７の先端がすぼまってしまい開口不良を生じる
おそれがあるからである。コンタクトホール４７を垂直
に開口させるには、一般にエッチング時のガス圧を低く
しなければならない。しかし、ガス圧を低くするとエッ
チング時のスパッタリング効果が大きくなる。スパッタ
リング効果が大きくなった場合、図１１７に示すよう
に、多結晶シリコン膜４２の角部分Ｗが点線で示すよう
に除去されてしまう。結果として、多結晶シリコン膜４
２の開口が矢印Ｔ方向に広がってしまう。この状態でエ
ッチングを続行すると図１１８に示すようになる。
【０２３９】図１１８を参照して、多結晶シリコン膜４
２の開口が広がった分だけ、層間絶縁膜３７ａに形成さ
れるコンタクトホール４７の開口径が図中Ｄ3 からＤ5
に広がってしまう。コンタクトホール４７の開口径が広
がった場合、上述したようにビット線やキャパシタがワ
ード線とショートなどするという問題点が生じてしま
う。そこで、コンタクトホール４７の開口径の広がりを
防止するため、多結晶シリコン膜４２の厚みを大きくす
る必要がある。すなわち、多結晶シリコン膜４２の厚み
を大きくすることで、多結晶シリコン膜４２の角が削ら
れても、多結晶シリコン膜４２の開口径が容易に広がる
ことは防止される。それゆえ、多結晶シリコン膜４２の
厚みは、上述した３０００Å程度となる。一方、図３４
の状態で多結晶シリコン膜４２を除去すべくエッチング
を行なうと、コンタクトホール４７から露出する不純物
領域３６の表面がエッチングによってダメージ（損傷）
を受けてしまうため好ましくない。
２の開口が広がった分だけ、層間絶縁膜３７ａに形成さ
れるコンタクトホール４７の開口径が図中Ｄ3 からＤ5
に広がってしまう。コンタクトホール４７の開口径が広
がった場合、上述したようにビット線やキャパシタがワ
ード線とショートなどするという問題点が生じてしま
う。そこで、コンタクトホール４７の開口径の広がりを
防止するため、多結晶シリコン膜４２の厚みを大きくす
る必要がある。すなわち、多結晶シリコン膜４２の厚み
を大きくすることで、多結晶シリコン膜４２の角が削ら
れても、多結晶シリコン膜４２の開口径が容易に広がる
ことは防止される。それゆえ、多結晶シリコン膜４２の
厚みは、上述した３０００Å程度となる。一方、図３４
の状態で多結晶シリコン膜４２を除去すべくエッチング
を行なうと、コンタクトホール４７から露出する不純物
領域３６の表面がエッチングによってダメージ（損傷）
を受けてしまうため好ましくない。
【０２４０】このように導電層４２ａ、４９ａの厚みＫ
0 が大きくなった場合、上層での配線層の良好なパター
ニングなどが困難となる。そこで、上述の第３の実施例
を改善する方法を第１１〜第１８の実施例として以下に
説明する。
0 が大きくなった場合、上層での配線層の良好なパター
ニングなどが困難となる。そこで、上述の第３の実施例
を改善する方法を第１１〜第１８の実施例として以下に
説明する。
【０２４１】第１１の実施例 図１１９〜図１２５は、本発明の第１１の実施例におけ
る半導体装置の製造方法を工程順に示す概略断面図であ
る。本実施例はまず第３の実施例である図２９〜図３４
の工程を経る。そして図１１９を参照して、半導体基板
３１表面上の全面にレジスト５２が形成される。コンタ
クトホール４８はレジスト５２で埋込まれている。
る半導体装置の製造方法を工程順に示す概略断面図であ
る。本実施例はまず第３の実施例である図２９〜図３４
の工程を経る。そして図１１９を参照して、半導体基板
３１表面上の全面にレジスト５２が形成される。コンタ
クトホール４８はレジスト５２で埋込まれている。
【０２４２】図１２０を参照して、レジスト５２が全面
エッチングされ、多結晶シリコン膜４２の表面が露出さ
れる。
エッチングされ、多結晶シリコン膜４２の表面が露出さ
れる。
【０２４３】図１２１を参照して、異方性エッチングに
より多結晶シリコン膜４２が除去される。コンタクトホ
ール４８内にはレジスト５２が埋込まれている。したが
ってこの異方性エッチングによって不純物領域３６がダ
メージを受けることはない。
より多結晶シリコン膜４２が除去される。コンタクトホ
ール４８内にはレジスト５２が埋込まれている。したが
ってこの異方性エッチングによって不純物領域３６がダ
メージを受けることはない。
【０２４４】図１２２を参照して、コンタクトホール４
８内に埋込まれたレジスト５２がアッシングにより除去
される。
８内に埋込まれたレジスト５２がアッシングにより除去
される。
【０２４５】図１２３を参照して、半導体基板３１の表
面全面上にＣＶＤ法を用いて多結晶シリコン膜５３が形
成される。
面全面上にＣＶＤ法を用いて多結晶シリコン膜５３が形
成される。
【０２４６】図１２４を参照して、多結晶シリコン膜５
３上にレジスト５４が形成される。レジスト５４に所定
のパターニングが施される。図１２５を参照して、レジ
スト５４をマスクとして多結晶シリコン膜５３が選択的
にエッチング除去され、導電配線膜５３ａが形成され
る。導電配線膜５３ａは不純物領域３６と電気的に接続
されている。ところで、図３６に示すように、第３の実
施例では導電配線膜４９ａの下に多結晶シリコン膜４２
ａが残っている。これが後から形成される層間絶縁膜の
段差を大きくする原因となる。
３上にレジスト５４が形成される。レジスト５４に所定
のパターニングが施される。図１２５を参照して、レジ
スト５４をマスクとして多結晶シリコン膜５３が選択的
にエッチング除去され、導電配線膜５３ａが形成され
る。導電配線膜５３ａは不純物領域３６と電気的に接続
されている。ところで、図３６に示すように、第３の実
施例では導電配線膜４９ａの下に多結晶シリコン膜４２
ａが残っている。これが後から形成される層間絶縁膜の
段差を大きくする原因となる。
【０２４７】第３の実施例でも図３４に示す段階で多結
晶シリコン膜４２を異方性エッチングで除去すれば、段
差を低減することができる。しかしエッチングにより不
純物領域３６が損傷する。これに対し本実施例では不純
物領域３６を損傷させることなく多結晶シリコン膜４２
を除去することができる。
晶シリコン膜４２を異方性エッチングで除去すれば、段
差を低減することができる。しかしエッチングにより不
純物領域３６が損傷する。これに対し本実施例では不純
物領域３６を損傷させることなく多結晶シリコン膜４２
を除去することができる。
【０２４８】第１２の実施例 図１２６〜図１３１は、本発明の第１２の実施例におけ
る半導体装置の製造方法を工程順に示す概略断面図であ
る。まず第３の実施例である図２９〜図３４の工程を経
る。図１２６を参照して、半導体基板３１の表面全面に
ＣＶＤ法を用いて多結晶シリコン膜５５が形成される。
多結晶シリコン膜５５はコンタクトホール４８に埋込ま
れている。
る半導体装置の製造方法を工程順に示す概略断面図であ
る。まず第３の実施例である図２９〜図３４の工程を経
る。図１２６を参照して、半導体基板３１の表面全面に
ＣＶＤ法を用いて多結晶シリコン膜５５が形成される。
多結晶シリコン膜５５はコンタクトホール４８に埋込ま
れている。
【０２４９】図１２７を参照して、多結晶シリコン膜５
５が異方性エッチングを用いて全面エッチングされる。
５が異方性エッチングを用いて全面エッチングされる。
【０２５０】図１２８を参照して、さらにエッチングが
続けられて、下層の多結晶シリコン膜４２が完全に除去
される。
続けられて、下層の多結晶シリコン膜４２が完全に除去
される。
【０２５１】図１２９を参照して、層間絶縁膜３７ａ上
にＣＶＤ法を用いて多結晶シリコン膜５６が形成され
る。
にＣＶＤ法を用いて多結晶シリコン膜５６が形成され
る。
【０２５２】図１３０を参照して、多結晶シリコン膜５
６上にレジスト５７が形成され、レジスト５７に所定の
パターニングが施される。
６上にレジスト５７が形成され、レジスト５７に所定の
パターニングが施される。
【０２５３】図１３１を参照して、レジスト５７をマス
クとして多結晶シリコン膜５６が選択的にエッチング除
去され、導電配線膜５６ａが形成される。
クとして多結晶シリコン膜５６が選択的にエッチング除
去され、導電配線膜５６ａが形成される。
【０２５４】本実施例も第１１の実施例と同様に不純物
領域３６に損傷を与えることなく、多結晶シリコン膜４
２を除去することができる。また多結晶シリコン膜４２
を除去できるので段差の低減を図ることができる。
領域３６に損傷を与えることなく、多結晶シリコン膜４
２を除去することができる。また多結晶シリコン膜４２
を除去できるので段差の低減を図ることができる。
【０２５５】第１３の実施例 図１３２〜図１３５は、本発明の第１３の実施例におけ
る半導体装置の製造方法を工程順に示す概略断面図であ
る。まず第３の実施例である図２９〜図３４の工程を経
る。次に図１３２を参照して、半導体基板３１表面全面
上にＣＶＤ法を用いて多結晶シリコン膜５８が形成され
る。多結晶シリコン膜５８はコンタクトホール４８内に
埋込まれている。
る半導体装置の製造方法を工程順に示す概略断面図であ
る。まず第３の実施例である図２９〜図３４の工程を経
る。次に図１３２を参照して、半導体基板３１表面全面
上にＣＶＤ法を用いて多結晶シリコン膜５８が形成され
る。多結晶シリコン膜５８はコンタクトホール４８内に
埋込まれている。
【０２５６】図１３３を参照して、異方性エッチングを
用いて多結晶シリコン膜５８が全面エッチングされ、多
結晶シリコン膜４２が露出した段階でこのエッチングが
止められる。
用いて多結晶シリコン膜５８が全面エッチングされ、多
結晶シリコン膜４２が露出した段階でこのエッチングが
止められる。
【０２５７】図１３４を参照して、レジスト５９が形成
され、レジスト５９に所定のパターニングが施される。
され、レジスト５９に所定のパターニングが施される。
【０２５８】図１３５を参照して、レジスト５９をマス
クとして多結晶シリコン膜４２が選択的にエッチング除
去されて導電配線膜４２ａが形成される。
クとして多結晶シリコン膜４２が選択的にエッチング除
去されて導電配線膜４２ａが形成される。
【０２５９】本実施例では多結晶シリコン膜４２を導電
配線膜として用いているので、段差の低減を図ることが
できる。また多結晶シリコン膜４２を導電配線膜にパタ
ーニングする際に、コンタクトホール４８には多結晶シ
リコン膜５８が埋込まれているので、不純物領域３６が
損傷することはない。
配線膜として用いているので、段差の低減を図ることが
できる。また多結晶シリコン膜４２を導電配線膜にパタ
ーニングする際に、コンタクトホール４８には多結晶シ
リコン膜５８が埋込まれているので、不純物領域３６が
損傷することはない。
【０２６０】第１４の実施例 図１３６〜図１４０は、本発明の第１４の実施例におけ
る半導体装置の製造方法を工程順に示す概略断面図であ
る。まず第３の実施例である図２９〜図３４の工程を経
る。次に図１３６を参照して、半導体基板３１の表面全
面上にＣＶＤ法を用いてアモルファスシリコン膜６０が
形成される。アモルファスシリコン膜６０はコンタクト
ホール４８内に埋込まれている。
る半導体装置の製造方法を工程順に示す概略断面図であ
る。まず第３の実施例である図２９〜図３４の工程を経
る。次に図１３６を参照して、半導体基板３１の表面全
面上にＣＶＤ法を用いてアモルファスシリコン膜６０が
形成される。アモルファスシリコン膜６０はコンタクト
ホール４８内に埋込まれている。
【０２６１】図１３７を参照して、温度８００℃〜９０
０℃、時間１５分〜３００分の条件下でアモルファスシ
リコン膜６０が熱酸化される。これによりアモルファス
シリコン膜６０の上部では酸化が進み多結晶シリコン膜
４２上のアモルファスシリコン膜６０がシリコン酸化膜
６０ａとなる。またコンタクトホール４８内のアモルフ
ァスシリコン膜の下部は大気にさらされていないので多
結晶シリコン膜６０ｂとなる。なお酸化を活性させるた
めにアモルファスシリコン膜６０に不純物がドーピング
されていてもよい。
０℃、時間１５分〜３００分の条件下でアモルファスシ
リコン膜６０が熱酸化される。これによりアモルファス
シリコン膜６０の上部では酸化が進み多結晶シリコン膜
４２上のアモルファスシリコン膜６０がシリコン酸化膜
６０ａとなる。またコンタクトホール４８内のアモルフ
ァスシリコン膜の下部は大気にさらされていないので多
結晶シリコン膜６０ｂとなる。なお酸化を活性させるた
めにアモルファスシリコン膜６０に不純物がドーピング
されていてもよい。
【０２６２】図１３８を参照して、シリコン酸化膜６０
ａが異方性または等方性エッチングにより全面エッチン
グされる。
ａが異方性または等方性エッチングにより全面エッチン
グされる。
【０２６３】図１３９を参照して、異方性エッチングを
用いて多結晶シリコン膜４２がエッチング除去される。
用いて多結晶シリコン膜４２がエッチング除去される。
【０２６４】図１４０を参照して、層間絶縁膜３７ａ上
に多結晶シリコン膜が形成され、この多結晶シリコン膜
に所定のパターニングが施されて導電配線膜６１が形成
される。
に多結晶シリコン膜が形成され、この多結晶シリコン膜
に所定のパターニングが施されて導電配線膜６１が形成
される。
【０２６５】本実施例は第１１の実施例と同様に不純物
領域３６に損傷を与えることなく、多結晶シリコン膜４
２を除去することができる。また多結晶シリコン膜４２
を除去できるので段差の低減を図ることができる。
領域３６に損傷を与えることなく、多結晶シリコン膜４
２を除去することができる。また多結晶シリコン膜４２
を除去できるので段差の低減を図ることができる。
【０２６６】第１５の実施例 図１４１〜図１４６は、本発明の第１５の実施例におけ
る半導体記憶装置の製造方法を工程順に示す概略断面図
である。まず第４の実施例である図４０〜図５５の工程
を経る。
る半導体記憶装置の製造方法を工程順に示す概略断面図
である。まず第４の実施例である図４０〜図５５の工程
を経る。
【０２６７】次に図１４１を参照して、半導体基板１０
１の表面全面上にレジスト１４０が形成される。レジス
ト１４０はコンタクトホール１１９内に埋込まれる。
１の表面全面上にレジスト１４０が形成される。レジス
ト１４０はコンタクトホール１１９内に埋込まれる。
【０２６８】図１４２を参照して、レジスト１４０が全
面エッチングされ、多結晶シリコン膜１１３が露出され
る。
面エッチングされ、多結晶シリコン膜１１３が露出され
る。
【０２６９】図１４３を参照して、さらにエッチングが
続けられて多結晶シリコン膜１１３が除去される。
続けられて多結晶シリコン膜１１３が除去される。
【０２７０】図１４４を参照して、コンタクトホール１
１９内に埋込まれたレジスト１４０が除去される。
１９内に埋込まれたレジスト１４０が除去される。
【０２７１】図１４５を参照して、ＣＶＤ法を用いて半
導体基板１０１の表面全面上に多結晶シリコン膜１２０
が形成される。この後、第６の実施例である図７１〜図
８０の工程を経て、図１４６の状態となる。図８１に示
すように第６の実施例ではキャパシタの下部電極１２０
ａ下に多結晶シリコン膜１１３ａが残っている。これに
対し本実施例ではキャパシタの下部電極１２０ａの下に
多結晶シリコン膜１１３ａが残っていない。これにより
段差の低減を図れる。また図１４３に示すように多結晶
シリコン膜１１３の除去時においてコンタクトホール１
１９にはレジスト１４０が埋込まれている。したがって
不純物領域１０９ａ、１０９ｂが損傷を受けることはな
い。
導体基板１０１の表面全面上に多結晶シリコン膜１２０
が形成される。この後、第６の実施例である図７１〜図
８０の工程を経て、図１４６の状態となる。図８１に示
すように第６の実施例ではキャパシタの下部電極１２０
ａ下に多結晶シリコン膜１１３ａが残っている。これに
対し本実施例ではキャパシタの下部電極１２０ａの下に
多結晶シリコン膜１１３ａが残っていない。これにより
段差の低減を図れる。また図１４３に示すように多結晶
シリコン膜１１３の除去時においてコンタクトホール１
１９にはレジスト１４０が埋込まれている。したがって
不純物領域１０９ａ、１０９ｂが損傷を受けることはな
い。
【０２７２】第１６の実施例 図１４７〜図１５１は、本発明の第１６の実施例におけ
る半導体記憶装置の製造方法を工程順に示す概略断面図
である。まず第４の実施例である図４０〜図５５の工程
を経る。次に図１４７を参照して、半導体基板１０１の
表面全面上にＣＶＤ法を用いて多結晶シリコン膜１４１
が形成される。多結晶シリコン膜１４１はコンタクトホ
ール１１９内に埋込まれる。
る半導体記憶装置の製造方法を工程順に示す概略断面図
である。まず第４の実施例である図４０〜図５５の工程
を経る。次に図１４７を参照して、半導体基板１０１の
表面全面上にＣＶＤ法を用いて多結晶シリコン膜１４１
が形成される。多結晶シリコン膜１４１はコンタクトホ
ール１１９内に埋込まれる。
【０２７３】図１４８を参照して、異方性エッチングを
用いて多結晶シリコン膜１４１が全面エッチングされ
る。
用いて多結晶シリコン膜１４１が全面エッチングされ
る。
【０２７４】図１４９を参照して、さらにエッチングが
続けられて多結晶シリコン膜１１３がエッチング除去さ
れる。
続けられて多結晶シリコン膜１１３がエッチング除去さ
れる。
【０２７５】図１５０を参照して、半導体基板１０１の
表面全面上にＣＶＤ法を用いて多結晶シリコン膜１２０
が形成される。この後、第６の実施例である図７１〜図
８０の工程を経て、図１５１に示す状態となる。
表面全面上にＣＶＤ法を用いて多結晶シリコン膜１２０
が形成される。この後、第６の実施例である図７１〜図
８０の工程を経て、図１５１に示す状態となる。
【０２７６】図８１に示すように第６の実施例ではキャ
パシタの下部電極１２０ａ下に多結晶シリコン膜１１３
ａがある。これに対し図１５１に示すように第１６の実
施例ではキャパシタの下部電極１２０ａ下に多結晶シリ
コン膜１１３ａは残っていない。これにより段差の低減
を図ることができる。また図１４９に示すように多結晶
シリコン膜１１３を除去する際に、コンタクトホール１
１９内には多結晶シリコン膜１４１が埋込まれている。
したがって不純物領域１０９ａ、１０９ｂに損傷が与え
られることはない。
パシタの下部電極１２０ａ下に多結晶シリコン膜１１３
ａがある。これに対し図１５１に示すように第１６の実
施例ではキャパシタの下部電極１２０ａ下に多結晶シリ
コン膜１１３ａは残っていない。これにより段差の低減
を図ることができる。また図１４９に示すように多結晶
シリコン膜１１３を除去する際に、コンタクトホール１
１９内には多結晶シリコン膜１４１が埋込まれている。
したがって不純物領域１０９ａ、１０９ｂに損傷が与え
られることはない。
【０２７７】第１７の実施例 図１５２〜図１５４は、本発明の第１７の実施例におけ
る半導体記憶装置の製造方法を工程順に示す概略断面図
である。まず第４の実施例である図４０〜図５５の工程
を経る。次に図１５２を参照して、半導体基板１０１の
表面全面にＣＶＤ法を用いて多結晶シリコン膜１２０が
形成される。多結晶シリコン膜１２０はコンタクトホー
ル１１９内に埋込まれる。
る半導体記憶装置の製造方法を工程順に示す概略断面図
である。まず第４の実施例である図４０〜図５５の工程
を経る。次に図１５２を参照して、半導体基板１０１の
表面全面にＣＶＤ法を用いて多結晶シリコン膜１２０が
形成される。多結晶シリコン膜１２０はコンタクトホー
ル１１９内に埋込まれる。
【０２７８】図１５３を参照して、異方性エッチングを
用いて多結晶シリコン膜１２０が全面エッチングされ、
多結晶シリコン膜１１３が露出される。この後、第６の
実施例の図７１〜図８０の工程を経て、図１５４に示す
状態となる。
用いて多結晶シリコン膜１２０が全面エッチングされ、
多結晶シリコン膜１１３が露出される。この後、第６の
実施例の図７１〜図８０の工程を経て、図１５４に示す
状態となる。
【０２７９】図１５４に示すように本実施例では多結晶
シリコン膜１１３（図１５３参照）をキャパシタの下部
電極１２０ａにしているので、段差の低減を図ることが
できる。また図１５３に示すようにコンタクトホール内
には多結晶シリコン膜１２０が埋込まれているので、多
結晶シリコン膜１１３をキャパシタの下部電極にパター
ニングの際に、不純物領域１０９ａ、１０９ｂに損傷を
与えることはない。
シリコン膜１１３（図１５３参照）をキャパシタの下部
電極１２０ａにしているので、段差の低減を図ることが
できる。また図１５３に示すようにコンタクトホール内
には多結晶シリコン膜１２０が埋込まれているので、多
結晶シリコン膜１１３をキャパシタの下部電極にパター
ニングの際に、不純物領域１０９ａ、１０９ｂに損傷を
与えることはない。
【０２８０】第１８の実施例 図１５５〜図１６０は、本発明の第１８の実施例におけ
る半導体記憶装置の製造方法を工程順に示す概略断面図
である。まず第４の実施例である図４０〜図５５の工程
を経る。次に図１５５を参照して、半導体基板１０１の
表面全面にアモルファスシリコン膜１４２が形成され
る。アモルファスシリコン膜１４２はコンタクトホール
１１９内に埋込まれる。
る半導体記憶装置の製造方法を工程順に示す概略断面図
である。まず第４の実施例である図４０〜図５５の工程
を経る。次に図１５５を参照して、半導体基板１０１の
表面全面にアモルファスシリコン膜１４２が形成され
る。アモルファスシリコン膜１４２はコンタクトホール
１１９内に埋込まれる。
【０２８１】図１５６を参照して、温度８００℃〜９０
０℃、時間１５分〜３００分の条件下でアモルファスシ
リコン膜１４２が熱酸化される。これにより、アモルフ
ァスシリコン膜１４２のうち雰囲気に近い部分はシリコ
ン酸化膜１４２ａとなる。またコンタクトホール１１９
内のアモルファスシリコン膜は多結晶シリコン膜１４２
ｂとなる。
０℃、時間１５分〜３００分の条件下でアモルファスシ
リコン膜１４２が熱酸化される。これにより、アモルフ
ァスシリコン膜１４２のうち雰囲気に近い部分はシリコ
ン酸化膜１４２ａとなる。またコンタクトホール１１９
内のアモルファスシリコン膜は多結晶シリコン膜１４２
ｂとなる。
【０２８２】図１５７を参照して、シリコン酸化膜１４
２ａが異方性または等方性エッチングによりエッチング
除去される。
２ａが異方性または等方性エッチングによりエッチング
除去される。
【０２８３】図１５８を参照して、多結晶シリコン膜１
１３が異方性エッチングによりエッチング除去される。
１３が異方性エッチングによりエッチング除去される。
【０２８４】図１５９を参照して、半導体基板１０１の
表面全面に多結晶シリコン膜１２０が形成される。この
後、第６の実施例の図７１〜図８０の工程を経て、図１
６０に示す状態となる。
表面全面に多結晶シリコン膜１２０が形成される。この
後、第６の実施例の図７１〜図８０の工程を経て、図１
６０に示す状態となる。
【０２８５】図８１に示すように第６の実施例ではキャ
パシタの下部電極１２０ａ下に多結晶シリコン膜１１３
ａがある。これに対し本実施例では図１６０に示すよう
にキャパシタの下部電極１２０ａの下に多結晶シリコン
膜１１３ａは残っていない。これにより段差の低減を図
れる。また図１５８に示すように多結晶シリコン膜１１
３を除去する際にコンタクトホール内には多結晶シリコ
ン膜１４２ｂが埋込まれているので、不純物領域１０９
ａ、１０９ｂに損傷が与えられることはない。なお、上
記第１１〜第１８の実施例において、多結晶シリコン膜
４２もしくは１１３をマスクとしてコンタクトホールを
層間絶縁層３７ａもしくは１１１ａに形成しているが、
マスクとする材質は多結晶シリコンに限られない。具体
的には、多結晶シリコンの代わりにアモルファスシリコ
ン（ａ−Ｓｉ）やＴｉＮ，ＴｉＳｉ2 ，ＷＳｉ2 などの
シリサイドやＴｉ，Ｗ，Ｍｏなどの高融点金属やこれら
を積層した重ね膜などでもよい。
パシタの下部電極１２０ａ下に多結晶シリコン膜１１３
ａがある。これに対し本実施例では図１６０に示すよう
にキャパシタの下部電極１２０ａの下に多結晶シリコン
膜１１３ａは残っていない。これにより段差の低減を図
れる。また図１５８に示すように多結晶シリコン膜１１
３を除去する際にコンタクトホール内には多結晶シリコ
ン膜１４２ｂが埋込まれているので、不純物領域１０９
ａ、１０９ｂに損傷が与えられることはない。なお、上
記第１１〜第１８の実施例において、多結晶シリコン膜
４２もしくは１１３をマスクとしてコンタクトホールを
層間絶縁層３７ａもしくは１１１ａに形成しているが、
マスクとする材質は多結晶シリコンに限られない。具体
的には、多結晶シリコンの代わりにアモルファスシリコ
ン（ａ−Ｓｉ）やＴｉＮ，ＴｉＳｉ2 ，ＷＳｉ2 などの
シリサイドやＴｉ，Ｗ，Ｍｏなどの高融点金属やこれら
を積層した重ね膜などでもよい。
【０２８６】またマスクとして多結晶シリコン膜４２の
代わりにシリサイドを用いた場合、これを除去するため
には、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 ，ＮＨ4 ＯＨ＋Ｈ2 Ｏ2 な
どのウエット処理が施される。
代わりにシリサイドを用いた場合、これを除去するため
には、Ｈ2 ＳＯ4 ＋Ｈ2 Ｏ2 ，ＮＨ4 ＯＨ＋Ｈ2 Ｏ2 な
どのウエット処理が施される。
【０２８７】なお、上記第３、第４、第６、第８、第１
１〜第１８の実施例において、本発明の第１の膜の材料
として酸化膜を、第２の膜の材料として多結晶シリコン
膜を、第３および第４の膜の材料としてシリコン酸化膜
を用いたが、本発明はこれに限らず、適切なエッチング
条件を設定することにより第３および第４の膜をマスク
として第２の膜の異方性エッチングが可能であり、さら
に第２の膜をマスクとして第１の膜の異方性エッチング
が可能になるように、第１ないし第４の膜の材料を選べ
ばよい。
１〜第１８の実施例において、本発明の第１の膜の材料
として酸化膜を、第２の膜の材料として多結晶シリコン
膜を、第３および第４の膜の材料としてシリコン酸化膜
を用いたが、本発明はこれに限らず、適切なエッチング
条件を設定することにより第３および第４の膜をマスク
として第２の膜の異方性エッチングが可能であり、さら
に第２の膜をマスクとして第１の膜の異方性エッチング
が可能になるように、第１ないし第４の膜の材料を選べ
ばよい。
【０２８８】
【発明の効果】本発明の半導体装置の製造方法の１の局
面によれば、エッチングマスクを用いて第１の膜が選択
的にエッチングされることにより、第１の膜からなる側
壁と底壁を有する第１の孔が形成される。そして第１の
孔の側壁と底壁を含む第１の膜の上に、第１の膜と同一
のエッチングガスでエッチング可能な材料からなる第２
の膜が形成されることにより、第２の膜からなる側壁と
底壁を有し、かつ第１の孔の径よりも小さい径を有する
第２の孔が形成される。そして第１と第２の膜が異方的
にエッチングされることにより、第２の孔の側壁と整合
する側壁を有する第３の孔が形成される。したがって第
３の孔の径は第１の孔の径よりも小さくなる。このため
第１の孔の径が写真製版技術で形成できる最小寸法の径
の場合、第３の孔の径は写真製版技術で形成できる最小
加工寸法の径よりも小さくなる。これにより、第３の孔
内に配線層を形成する場合、この配線層と他の配線層と
の重ね合せマージンを拡大することができる。その結
果、高集積化された半導体装置を容易に形成することが
できる。また第３の孔を形成するときエッチングマスク
を用いていないので、第３の孔の側壁の上方部は滑らか
な傾きとなる。したがって第３の孔内に形成される配線
層の被覆特性が改善される。また、第２の孔の側壁は、
第１の膜と同一のエッチングガスでエッチング可能な第
２の膜で形成されているので、第３の孔の形成時に除去
され、第３の孔の形成後に別工程で除去する必要がな
い。
面によれば、エッチングマスクを用いて第１の膜が選択
的にエッチングされることにより、第１の膜からなる側
壁と底壁を有する第１の孔が形成される。そして第１の
孔の側壁と底壁を含む第１の膜の上に、第１の膜と同一
のエッチングガスでエッチング可能な材料からなる第２
の膜が形成されることにより、第２の膜からなる側壁と
底壁を有し、かつ第１の孔の径よりも小さい径を有する
第２の孔が形成される。そして第１と第２の膜が異方的
にエッチングされることにより、第２の孔の側壁と整合
する側壁を有する第３の孔が形成される。したがって第
３の孔の径は第１の孔の径よりも小さくなる。このため
第１の孔の径が写真製版技術で形成できる最小寸法の径
の場合、第３の孔の径は写真製版技術で形成できる最小
加工寸法の径よりも小さくなる。これにより、第３の孔
内に配線層を形成する場合、この配線層と他の配線層と
の重ね合せマージンを拡大することができる。その結
果、高集積化された半導体装置を容易に形成することが
できる。また第３の孔を形成するときエッチングマスク
を用いていないので、第３の孔の側壁の上方部は滑らか
な傾きとなる。したがって第３の孔内に形成される配線
層の被覆特性が改善される。また、第２の孔の側壁は、
第１の膜と同一のエッチングガスでエッチング可能な第
２の膜で形成されているので、第３の孔の形成時に除去
され、第３の孔の形成後に別工程で除去する必要がな
い。
【０２８９】本発明の半導体装置の製造方法の他の局面
によれば、エッチングマスクを用いて第１の膜が選択的
にエッチングされることにより、第１の膜からなる側壁
と底壁を有し、半導体基板の向かうに従って径が小さく
なる第１の孔が形成される。第１の孔が形成された後エ
ッチングマスクが除去される。その後第１の膜が異方的
にエッチングされることにより、第１の孔の側壁と整合
する側壁を有する第２の孔が形成される。付加的な側壁
膜を形成せずに第１の孔の下端部の径は写真製版技術で
形成できる最小加工寸法より小さくできるので、容易に
第２の孔の径も写真製版技術で形成できる最小寸法より
小さくできる。よって、第２の孔内に配線層を形成する
場合にこの配線層と他の配線層との重ね合せマージンを
拡大することができる。その結果、高集積化された半導
体装置を容易に形成することができる。また第２の孔を
形成するときエッチングマスクを用いていないので、第
２の孔の側壁の上方部は滑らかな傾きとなる。したがっ
て第２の孔内に形成される配線層の被覆特性が改善され
る。
によれば、エッチングマスクを用いて第１の膜が選択的
にエッチングされることにより、第１の膜からなる側壁
と底壁を有し、半導体基板の向かうに従って径が小さく
なる第１の孔が形成される。第１の孔が形成された後エ
ッチングマスクが除去される。その後第１の膜が異方的
にエッチングされることにより、第１の孔の側壁と整合
する側壁を有する第２の孔が形成される。付加的な側壁
膜を形成せずに第１の孔の下端部の径は写真製版技術で
形成できる最小加工寸法より小さくできるので、容易に
第２の孔の径も写真製版技術で形成できる最小寸法より
小さくできる。よって、第２の孔内に配線層を形成する
場合にこの配線層と他の配線層との重ね合せマージンを
拡大することができる。その結果、高集積化された半導
体装置を容易に形成することができる。また第２の孔を
形成するときエッチングマスクを用いていないので、第
２の孔の側壁の上方部は滑らかな傾きとなる。したがっ
て第２の孔内に形成される配線層の被覆特性が改善され
る。
【０２９０】本発明の半導体装置の製造方法のさらに他
の局面によれば、第１の孔の側壁上に形成された側壁層
をマスクとして第１の膜に第２の孔が形成され、第１の
膜をマスクとして絶縁膜が異方的にエッチングされて第
３の孔が形成される。したがって設計ルールによって決
まる形成可能な最小加工寸法よりもさらに小さな開口径
を有するコンタクトホールを自己整合的に形成すること
が可能となる。これにより、ＤＲＡＭのメモリセルなど
のように、隣接する素子間の狭いスペースにコンタクト
ホールを形成することが容易となり、一定の設計ルール
に基づく半導体装置の製造工程において、高集積化のた
めの有力な手段となるという特有の効果を奏する。上記
の製造方法で形成される本発明の半導体装置の１の局面
によれば、絶縁膜に形成された孔は写真製版技術により
形成可能な最小加工寸法よりも小さい開口径を有してい
る。このため、たとえば同一層に形成された配線層間に
孔が形成される場合でも、開口径が縮小化された寸法分
だけ孔と配線間の重ね合わせのマージンが拡大される。
よって、この配線層間のピッチを縮小化することが可能
となり、高集積化を図ることができる。
の局面によれば、第１の孔の側壁上に形成された側壁層
をマスクとして第１の膜に第２の孔が形成され、第１の
膜をマスクとして絶縁膜が異方的にエッチングされて第
３の孔が形成される。したがって設計ルールによって決
まる形成可能な最小加工寸法よりもさらに小さな開口径
を有するコンタクトホールを自己整合的に形成すること
が可能となる。これにより、ＤＲＡＭのメモリセルなど
のように、隣接する素子間の狭いスペースにコンタクト
ホールを形成することが容易となり、一定の設計ルール
に基づく半導体装置の製造工程において、高集積化のた
めの有力な手段となるという特有の効果を奏する。上記
の製造方法で形成される本発明の半導体装置の１の局面
によれば、絶縁膜に形成された孔は写真製版技術により
形成可能な最小加工寸法よりも小さい開口径を有してい
る。このため、たとえば同一層に形成された配線層間に
孔が形成される場合でも、開口径が縮小化された寸法分
だけ孔と配線間の重ね合わせのマージンが拡大される。
よって、この配線層間のピッチを縮小化することが可能
となり、高集積化を図ることができる。
【０２９１】本発明の半導体記憶装置の製造方法の１の
局面によれば、第１の孔を有する第２の膜が第１の膜上
に形成される。この第１の孔の側壁に側壁層が形成され
ることにより、側壁層の開口径は写真製版技術による最
小加工寸法よりも側壁層の幅だけ小さくすることができ
る。このため、この第２の膜と側壁層とをマスクとして
エッチングを施すことにより、自己整合的に第１の膜と
絶縁膜とに写真製版技術による最小加工寸法よりも小さ
い開口径を有する第２および第３の孔を形成することが
できる。したがって、写真製版技術によるパターニング
において重ね合わせマージンが拡大される。
局面によれば、第１の孔を有する第２の膜が第１の膜上
に形成される。この第１の孔の側壁に側壁層が形成され
ることにより、側壁層の開口径は写真製版技術による最
小加工寸法よりも側壁層の幅だけ小さくすることができ
る。このため、この第２の膜と側壁層とをマスクとして
エッチングを施すことにより、自己整合的に第１の膜と
絶縁膜とに写真製版技術による最小加工寸法よりも小さ
い開口径を有する第２および第３の孔を形成することが
できる。したがって、写真製版技術によるパターニング
において重ね合わせマージンが拡大される。
【０２９２】また上記の製造方法で形成される本発明の
半導体記憶装置の好ましい一の局面によれば、絶縁膜に
形成された孔は写真製版技術により形成可能な最小加工
寸法よりも小さい開口径を有している。したがって、ワ
ード線間のピッチを縮小化することが可能となり、メモ
リセルなどの高集積化を図ることが可能となる。
半導体記憶装置の好ましい一の局面によれば、絶縁膜に
形成された孔は写真製版技術により形成可能な最小加工
寸法よりも小さい開口径を有している。したがって、ワ
ード線間のピッチを縮小化することが可能となり、メモ
リセルなどの高集積化を図ることが可能となる。
【０２９３】本発明の半導体記憶装置の製造方法の他の
局面によれば、第１の導電膜と第１の被覆膜とに第１の
孔が形成される。この第１の孔の側壁上にアモルファス
シリコンからなる側壁層が形成されることにより、側壁
層の開口径は写真製版技術による最小加工寸法よりも側
壁層の幅だけ小さくすることができ、容易に制御するこ
とができる。このため、側壁層をマスクとしてエッチン
グを施すことにより、絶縁層に写真製版技術による最小
加工寸法よりも小さい開口径を有する第２の孔を自己整
合的に形成することができる。したがって写真製版技術
によるパターニングにおいて、重ね合わせマージンが拡
大される。
局面によれば、第１の導電膜と第１の被覆膜とに第１の
孔が形成される。この第１の孔の側壁上にアモルファス
シリコンからなる側壁層が形成されることにより、側壁
層の開口径は写真製版技術による最小加工寸法よりも側
壁層の幅だけ小さくすることができ、容易に制御するこ
とができる。このため、側壁層をマスクとしてエッチン
グを施すことにより、絶縁層に写真製版技術による最小
加工寸法よりも小さい開口径を有する第２の孔を自己整
合的に形成することができる。したがって写真製版技術
によるパターニングにおいて、重ね合わせマージンが拡
大される。
【０２９４】また上記の製造方法で形成される本発明の
半導体記憶装置の好ましい他の局面によれば、下部電極
層の第１の部分は、第２の部分の内周部に形成され、か
つ第２の部分の表面よりも半導体基板の主表面に対して
垂直上方に高く形成されている。このように垂直上方に
突き出た部分の表面積だけ従来のキャパシタに比較して
表面積が増大する。これにより、キャパシタ容量の増大
あるいは確保が可能となり、高集積化に伴うＤＲＡＭの
動作の不安定化および信頼性の低下を防止することが可
能となる。
半導体記憶装置の好ましい他の局面によれば、下部電極
層の第１の部分は、第２の部分の内周部に形成され、か
つ第２の部分の表面よりも半導体基板の主表面に対して
垂直上方に高く形成されている。このように垂直上方に
突き出た部分の表面積だけ従来のキャパシタに比較して
表面積が増大する。これにより、キャパシタ容量の増大
あるいは確保が可能となり、高集積化に伴うＤＲＡＭの
動作の不安定化および信頼性の低下を防止することが可
能となる。
【０２９５】本発明の半導体記憶装置の製造方法のさら
に他の局面によれば、第１の孔を有する第１の被覆膜が
第２の導電膜上に形成される。この第１の孔の側壁上に
結晶粒界のない側壁層が形成されることにより、側壁層
の開口径は写真製版技術による最小加工寸法よりも側壁
層の幅だけ小さくすることができ、容易に制御すること
ができる。この側壁層と第１の被覆膜とをマスクとして
エッチングを施すことにより、写真製版技術による最小
加工寸法よりも小さい開口径を有する第２の孔を自己整
合的に形成することができる。したがって写真製版技術
によるパターニングにおいて、重ね合わせマージンが拡
大される。
に他の局面によれば、第１の孔を有する第１の被覆膜が
第２の導電膜上に形成される。この第１の孔の側壁上に
結晶粒界のない側壁層が形成されることにより、側壁層
の開口径は写真製版技術による最小加工寸法よりも側壁
層の幅だけ小さくすることができ、容易に制御すること
ができる。この側壁層と第１の被覆膜とをマスクとして
エッチングを施すことにより、写真製版技術による最小
加工寸法よりも小さい開口径を有する第２の孔を自己整
合的に形成することができる。したがって写真製版技術
によるパターニングにおいて、重ね合わせマージンが拡
大される。
【０２９６】また、第１の導電膜は、実質的に平坦な表
面を有する第１の絶縁膜上に所定の厚みで形成された第
２の絶縁膜を介在して形成されている。このため、第１
の導電膜の下層には表面段差は生じていない。よって、
複数のキャパシタ間において下部電極層が相互に接続さ
れることはない。
面を有する第１の絶縁膜上に所定の厚みで形成された第
２の絶縁膜を介在して形成されている。このため、第１
の導電膜の下層には表面段差は生じていない。よって、
複数のキャパシタ間において下部電極層が相互に接続さ
れることはない。
【０２９７】上記３つの局面に従う半導体記憶装置の製
造方法を総括して集約された製造方法によれば、第２の
孔を有する第１の膜が絶縁膜上に形成される。この第２
の孔の側壁に側壁層が形成されることにより、側壁層の
開口径は写真製版技術による最小加工寸法よりも側壁層
の幅だけ小さくすることができる。この側壁層と第１の
膜とをマスクとしてエッチングを施すことにより、絶縁
層に写真製版技術による最小加工寸法よりも小さい開口
径を有する第１の孔を自己整合的に形成することができ
る。したがって、写真製版技術によるパターニングにお
いて、重ね合わせマージンが拡大される。
造方法を総括して集約された製造方法によれば、第２の
孔を有する第１の膜が絶縁膜上に形成される。この第２
の孔の側壁に側壁層が形成されることにより、側壁層の
開口径は写真製版技術による最小加工寸法よりも側壁層
の幅だけ小さくすることができる。この側壁層と第１の
膜とをマスクとしてエッチングを施すことにより、絶縁
層に写真製版技術による最小加工寸法よりも小さい開口
径を有する第１の孔を自己整合的に形成することができ
る。したがって、写真製版技術によるパターニングにお
いて、重ね合わせマージンが拡大される。
【図１】本発明の第１の実施例における半導体装置の製
造方法の第１工程を説明するための断面構造図である。
造方法の第１工程を説明するための断面構造図である。
【図２】本発明の第１の実施例における半導体装置の製
造方法の第２工程を説明するための断面構造図である。
造方法の第２工程を説明するための断面構造図である。
【図３】本発明の第１の実施例における半導体装置の製
造方法の第３工程を説明するための断面構造図である。
造方法の第３工程を説明するための断面構造図である。
【図４】本発明の第１の実施例における半導体装置の製
造方法の第４工程を説明するための断面構造図である。
造方法の第４工程を説明するための断面構造図である。
【図５】本発明の第１の実施例における半導体装置の製
造方法の第５工程を説明するための断面構造図である。
造方法の第５工程を説明するための断面構造図である。
【図６】本発明の第１の実施例における半導体装置の製
造方法の第６工程を説明するための断面構造図である。
造方法の第６工程を説明するための断面構造図である。
【図７】本発明の第１の実施例における半導体装置の製
造方法の第７工程を説明するための断面構造図である。
造方法の第７工程を説明するための断面構造図である。
【図８】本発明の第１の実施例における半導体装置の製
造方法の第８工程を説明するための断面構造図である。
造方法の第８工程を説明するための断面構造図である。
【図９】本発明の第１の実施例における半導体装置の製
造方法の第９工程を説明するための断面構造図である。
造方法の第９工程を説明するための断面構造図である。
【図１０】本発明の第１の実施例における半導体装置の
製造方法の第１０工程を説明するための断面構造図であ
る。
製造方法の第１０工程を説明するための断面構造図であ
る。
【図１１】本発明の第１の実施例における半導体装置の
製造方法の第１１工程を説明するための断面構造図であ
る。
製造方法の第１１工程を説明するための断面構造図であ
る。
【図１２】コンタクトホールの開口径寸法とコンタクト
抵抗との関係を示した特性図である。
抵抗との関係を示した特性図である。
【図１３】本発明の第１の実施例における半導体装置の
製造方法を周辺回路部とともに示す第１工程を説明する
ための断面構造図である。
製造方法を周辺回路部とともに示す第１工程を説明する
ための断面構造図である。
【図１４】本発明の第１の実施例における半導体装置の
製造方法を周辺回路部とともに示す第２工程を説明する
ための断面構造図である。
製造方法を周辺回路部とともに示す第２工程を説明する
ための断面構造図である。
【図１５】本発明の第１の実施例における半導体装置の
製造方法を周辺回路部とともに示す第３工程を説明する
ための断面構造図である。
製造方法を周辺回路部とともに示す第３工程を説明する
ための断面構造図である。
【図１６】本発明の第１の実施例における半導体装置の
製造方法を周辺回路部とともに示す第４工程を説明する
ための断面構造図である。
製造方法を周辺回路部とともに示す第４工程を説明する
ための断面構造図である。
【図１７】ＣＦ系ガスのプラズマを使用したドライエッ
チングプロセスの第１工程を説明するための断面構造図
である。
チングプロセスの第１工程を説明するための断面構造図
である。
【図１８】ＣＦ系ガスのプラズマを使用したドライエッ
チングプロセスの第２工程を説明するための断面構造図
である。
チングプロセスの第２工程を説明するための断面構造図
である。
【図１９】ＣＦ系ガスのプラズマを使用したドライエッ
チングプロセスの第３工程を説明するための断面構造図
である。
チングプロセスの第３工程を説明するための断面構造図
である。
【図２０】ＣＦ系ガスのプラズマを使用したドライエッ
チングプロセスの第４工程を説明するための断面構造図
である。
チングプロセスの第４工程を説明するための断面構造図
である。
【図２１】ドープトポリシリコン膜をＣＯを添加しない
エッチングプロセスを用いて異方性エッチングした場合
の深さ（膜厚）方向に対する組成比を示した特性図であ
る。
エッチングプロセスを用いて異方性エッチングした場合
の深さ（膜厚）方向に対する組成比を示した特性図であ
る。
【図２２】ドープトポリシリコン膜をＣＯを添加したエ
ッチングプロセスを用いて異方性エッチングした場合の
深さ（膜厚）方向に対する組成比を示した特性図であ
る。
ッチングプロセスを用いて異方性エッチングした場合の
深さ（膜厚）方向に対する組成比を示した特性図であ
る。
【図２３】本発明の第２の実施例における半導体装置の
製造方法の第１工程を説明するための断面構造図であ
る。
製造方法の第１工程を説明するための断面構造図であ
る。
【図２４】本発明の第２の実施例における半導体装置の
製造方法の第２工程を説明するための断面構造図であ
る。
製造方法の第２工程を説明するための断面構造図であ
る。
【図２５】本発明の第２の実施例における半導体装置の
製造方法の第３工程を説明するための断面構造図であ
る。
製造方法の第３工程を説明するための断面構造図であ
る。
【図２６】本発明の第２の実施例における半導体装置の
製造方法を周辺回路部とともに示す第１工程を説明する
ための断面構造図である。
製造方法を周辺回路部とともに示す第１工程を説明する
ための断面構造図である。
【図２７】本発明の第２の実施例における半導体装置の
製造方法を周辺回路部とともに示す第２工程を説明する
ための断面構造図である。
製造方法を周辺回路部とともに示す第２工程を説明する
ための断面構造図である。
【図２８】本発明の第２の実施例における半導体装置の
製造方法を周辺回路部とともに示す第３工程を説明する
ための断面構造図である。
製造方法を周辺回路部とともに示す第３工程を説明する
ための断面構造図である。
【図２９】本発明の第３の実施例における半導体装置の
製造方法の第１工程を説明するための断面構造図であ
る。
製造方法の第１工程を説明するための断面構造図であ
る。
【図３０】本発明の第３の実施例における半導体装置の
製造方法の第２工程を説明するための断面構造図であ
る。
製造方法の第２工程を説明するための断面構造図であ
る。
【図３１】本発明の第３の実施例における半導体装置の
製造方法の第３工程を説明するための断面構造図であ
る。
製造方法の第３工程を説明するための断面構造図であ
る。
【図３２】本発明の第３の実施例における半導体装置の
製造方法の第４工程を説明するための断面構造図であ
る。
製造方法の第４工程を説明するための断面構造図であ
る。
【図３３】本発明の第３の実施例における半導体装置の
製造方法の第５工程を説明するための断面構造図であ
る。
製造方法の第５工程を説明するための断面構造図であ
る。
【図３４】本発明の第３の実施例における半導体装置の
製造方法の第６工程を説明するための断面構造図であ
る。
製造方法の第６工程を説明するための断面構造図であ
る。
【図３５】本発明の第３の実施例における半導体装置の
製造方法の第７工程を説明するための断面構造図であ
る。
製造方法の第７工程を説明するための断面構造図であ
る。
【図３６】本発明の第３の実施例における半導体装置の
製造方法の第８工程を説明するための断面構造図であ
る。
製造方法の第８工程を説明するための断面構造図であ
る。
【図３７】多結晶シリコン膜の表面に凸部が生じている
場合に、本発明の第３の実施例を適用して多結晶シリコ
ンのマスクを形成する第１工程を示す断面構造図であ
る。
場合に、本発明の第３の実施例を適用して多結晶シリコ
ンのマスクを形成する第１工程を示す断面構造図であ
る。
【図３８】多結晶シリコン膜の表面に凸部が生じている
場合に、本発明の第３の実施例を適用して多結晶シリコ
ンのマスクを形成する第２工程を示す断面構造図であ
る。
場合に、本発明の第３の実施例を適用して多結晶シリコ
ンのマスクを形成する第２工程を示す断面構造図であ
る。
【図３９】多結晶シリコン膜の表面に凸部が生じている
場合に、本発明の第３の実施例を適用して多結晶シリコ
ンのマスクを形成する第３工程を示す断面構造図であ
る。
場合に、本発明の第３の実施例を適用して多結晶シリコ
ンのマスクを形成する第３工程を示す断面構造図であ
る。
【図４０】本発明の第４の実施例における半導体記憶装
置の製造方法の第１工程を説明するための断面構造図で
ある。
置の製造方法の第１工程を説明するための断面構造図で
ある。
【図４１】本発明の第４の実施例における半導体記憶装
置の製造方法の第２工程を説明するための概略断面図で
ある。
置の製造方法の第２工程を説明するための概略断面図で
ある。
【図４２】本発明の第４の実施例における半導体記憶装
置の製造方法の第３工程を説明するための概略断面図で
ある。
置の製造方法の第３工程を説明するための概略断面図で
ある。
【図４３】本発明の第４の実施例における半導体記憶装
置の製造方法の第４工程を説明するための概略断面図で
ある。
置の製造方法の第４工程を説明するための概略断面図で
ある。
【図４４】本発明の第４の実施例における半導体記憶装
置の製造方法の第５工程を説明するための概略断面図で
ある。
置の製造方法の第５工程を説明するための概略断面図で
ある。
【図４５】本発明の第４の実施例における半導体記憶装
置の製造方法の第６工程を説明するための概略断面図で
ある。
置の製造方法の第６工程を説明するための概略断面図で
ある。
【図４６】本発明の第４の実施例における半導体記憶装
置の製造方法の第７工程を説明するための概略断面図で
ある。
置の製造方法の第７工程を説明するための概略断面図で
ある。
【図４７】本発明の第４の実施例における半導体記憶装
置の製造方法の第８工程を説明するための概略断面図で
ある。
置の製造方法の第８工程を説明するための概略断面図で
ある。
【図４８】本発明の第４の実施例における半導体記憶装
置の製造方法の第９工程を説明するための概略断面図で
ある。
置の製造方法の第９工程を説明するための概略断面図で
ある。
【図４９】本発明の第４の実施例における半導体記憶装
置の製造方法の第１０工程を説明するための概略断面図
である。
置の製造方法の第１０工程を説明するための概略断面図
である。
【図５０】本発明の第４の実施例における半導体記憶装
置の製造方法の第１１工程を説明するための概略断面図
である。
置の製造方法の第１１工程を説明するための概略断面図
である。
【図５１】本発明の第４の実施例における半導体記憶装
置の製造方法の第１２工程を説明するための概略断面図
である。
置の製造方法の第１２工程を説明するための概略断面図
である。
【図５２】本発明の第４の実施例における半導体記憶装
置の製造方法の第１３工程を説明するための概略断面図
である。
置の製造方法の第１３工程を説明するための概略断面図
である。
【図５３】本発明の第４の実施例における半導体記憶装
置の製造方法の第１４工程を説明するための概略断面図
である。
置の製造方法の第１４工程を説明するための概略断面図
である。
【図５４】本発明の第４の実施例における半導体記憶装
置の製造方法の第１５工程を説明するための概略断面図
である。
置の製造方法の第１５工程を説明するための概略断面図
である。
【図５５】本発明の第４の実施例における半導体記憶装
置の製造方法の第１６工程を説明するための概略断面図
である。
置の製造方法の第１６工程を説明するための概略断面図
である。
【図５６】本発明の第４の実施例における半導体記憶装
置の製造方法の第１７工程を説明するための概略断面図
である。
置の製造方法の第１７工程を説明するための概略断面図
である。
【図５７】本発明の第４の実施例における半導体記憶装
置の製造方法の第１８工程を説明するための概略断面図
である。
置の製造方法の第１８工程を説明するための概略断面図
である。
【図５８】本発明の第４の実施例における半導体記憶装
置の製造方法の第１９工程を説明するための概略断面図
である。
置の製造方法の第１９工程を説明するための概略断面図
である。
【図５９】図５８に示す構造を有するＤＲＡＭの平面レ
イアウト図である。
イアウト図である。
【図６０】本発明の第５の実施例における半導体記憶装
置の構成を概略的に示す断面図である。
置の構成を概略的に示す断面図である。
【図６１】本発明の第５の実施例における半導体記憶装
置の製造方法の第１工程を示す概略断面図である。
置の製造方法の第１工程を示す概略断面図である。
【図６２】本発明の第５の実施例における半導体記憶装
置の製造方法の第２工程を示す概略断面図である。
置の製造方法の第２工程を示す概略断面図である。
【図６３】本発明の第５の実施例における半導体記憶装
置の製造方法の第３工程を示す概略断面図である。
置の製造方法の第３工程を示す概略断面図である。
【図６４】本発明の第５の実施例における半導体記憶装
置の製造方法の第４工程を示す概略断面図である。
置の製造方法の第４工程を示す概略断面図である。
【図６５】本発明の第５の実施例における半導体記憶装
置の製造方法の第５工程を示す概略断面図である。
置の製造方法の第５工程を示す概略断面図である。
【図６６】本発明の第５の実施例における半導体記憶装
置の製造方法の第６工程を示す概略断面図である。
置の製造方法の第６工程を示す概略断面図である。
【図６７】本発明の第５の実施例における半導体記憶装
置の製造方法の第７工程を示す概略断面図である。
置の製造方法の第７工程を示す概略断面図である。
【図６８】本発明の第５の実施例における半導体記憶装
置の製造方法の第８工程を示す概略断面図である。
置の製造方法の第８工程を示す概略断面図である。
【図６９】本発明の第５の実施例における半導体記憶装
置の製造方法の第９工程を示す概略断面図である。
置の製造方法の第９工程を示す概略断面図である。
【図７０】本発明の第５の実施例における半導体記憶装
置の製造方法の第１０工程を示す概略断面図である。
置の製造方法の第１０工程を示す概略断面図である。
【図７１】本発明の第６の実施例における半導体記憶装
置の製造方法の第１工程を説明するための概略断面図で
ある。
置の製造方法の第１工程を説明するための概略断面図で
ある。
【図７２】本発明の第６の実施例における半導体記憶装
置の製造方法の第２工程を説明するための概略断面図で
ある。
置の製造方法の第２工程を説明するための概略断面図で
ある。
【図７３】本発明の第６の実施例における半導体記憶装
置の製造方法の第３工程を説明するための概略断面図で
ある。
置の製造方法の第３工程を説明するための概略断面図で
ある。
【図７４】本発明の第６の実施例における半導体記憶装
置の製造方法の第４工程を説明するための概略断面図で
ある。
置の製造方法の第４工程を説明するための概略断面図で
ある。
【図７５】本発明の第６の実施例における半導体記憶装
置の製造方法の第５工程を説明するための概略断面図で
ある。
置の製造方法の第５工程を説明するための概略断面図で
ある。
【図７６】本発明の第６の実施例における半導体記憶装
置の製造方法の第６工程を説明するための概略断面図で
ある。
置の製造方法の第６工程を説明するための概略断面図で
ある。
【図７７】本発明の第６の実施例における半導体記憶装
置の製造方法の第７工程を説明するための概略断面図で
ある。
置の製造方法の第７工程を説明するための概略断面図で
ある。
【図７８】本発明の第６の実施例における半導体記憶装
置の製造方法の第８工程を説明するための概略断面図で
ある。
置の製造方法の第８工程を説明するための概略断面図で
ある。
【図７９】本発明の第６の実施例における半導体記憶装
置の製造方法の第９工程を説明するための概略断面図で
ある。
置の製造方法の第９工程を説明するための概略断面図で
ある。
【図８０】本発明の第６の実施例における半導体記憶装
置の製造方法の第１０工程を説明するための概略断面図
である。
置の製造方法の第１０工程を説明するための概略断面図
である。
【図８１】本発明の第６の実施例における半導体記憶装
置の製造方法の第１１工程を説明するための概略断面図
である。
置の製造方法の第１１工程を説明するための概略断面図
である。
【図８２】図８１に示す構造を有するＤＲＡＭのメモリ
セルの平面レイアウト図である。
セルの平面レイアウト図である。
【図８３】本発明の第７の実施例における半導体記憶装
置の構成を概略的に示す断面図である。
置の構成を概略的に示す断面図である。
【図８４】本発明の第７の実施例における半導体記憶装
置の製造方法の第１工程を示す概略断面図である。
置の製造方法の第１工程を示す概略断面図である。
【図８５】本発明の第７の実施例における半導体記憶装
置の製造方法の第２工程を示す概略断面図である。
置の製造方法の第２工程を示す概略断面図である。
【図８６】本発明の第７の実施例における半導体記憶装
置の製造方法の第３工程を示す概略断面図である。
置の製造方法の第３工程を示す概略断面図である。
【図８７】本発明の第７の実施例における半導体記憶装
置の製造方法の第４工程を示す概略断面図である。
置の製造方法の第４工程を示す概略断面図である。
【図８８】本発明の第７の実施例における半導体記憶装
置の製造方法の第５工程を示す概略断面図である。
置の製造方法の第５工程を示す概略断面図である。
【図８９】本発明の第７の実施例における半導体記憶装
置の製造方法の第６工程を示す概略断面図である。
置の製造方法の第６工程を示す概略断面図である。
【図９０】本発明の第８の実施例における半導体記憶装
置の製造方法の第１工程を説明するための概略断面図で
ある。
置の製造方法の第１工程を説明するための概略断面図で
ある。
【図９１】本発明の第８の実施例における半導体記憶装
置の製造方法の第２工程を説明するための概略断面図で
ある。
置の製造方法の第２工程を説明するための概略断面図で
ある。
【図９２】本発明の第８の実施例における半導体記憶装
置の製造方法の第３工程を説明するための概略断面図で
ある。
置の製造方法の第３工程を説明するための概略断面図で
ある。
【図９３】本発明の第９の実施例における半導体記憶装
置の構成を概略的に示す断面図である。
置の構成を概略的に示す断面図である。
【図９４】本発明の第９の実施例における半導体記憶装
置の製造方法の第１工程を示す概略断面図である。
置の製造方法の第１工程を示す概略断面図である。
【図９５】本発明の第９の実施例における半導体記憶装
置の製造方法の第２工程を示す概略断面図である。
置の製造方法の第２工程を示す概略断面図である。
【図９６】本発明の第９の実施例における半導体記憶装
置の製造方法の第３工程を示す概略断面図である。
置の製造方法の第３工程を示す概略断面図である。
【図９７】本発明の第９の実施例における半導体記憶装
置の製造方法の第４工程を示す概略断面図である。
置の製造方法の第４工程を示す概略断面図である。
【図９８】本発明の第９の実施例における半導体記憶装
置の製造方法の第５工程を示す概略断面図である。
置の製造方法の第５工程を示す概略断面図である。
【図９９】本発明の第９の実施例における半導体記憶装
置の製造方法の第６工程を示す概略断面図である。
置の製造方法の第６工程を示す概略断面図である。
【図１００】本発明の第９の実施例における半導体記憶
装置の製造方法の第７工程を示す概略断面図である。
装置の製造方法の第７工程を示す概略断面図である。
【図１０１】本発明の第９の実施例における半導体記憶
装置を筒型のスタックトキャパシタに適用した場合の構
成を示す概略断面図である。
装置を筒型のスタックトキャパシタに適用した場合の構
成を示す概略断面図である。
【図１０２】本発明の第９の実施例における半導体記憶
装置の製造方法において、枠部となる多結晶シリコン膜
を形成した場合に生ずる弊害を説明するための概略断面
図である。
装置の製造方法において、枠部となる多結晶シリコン膜
を形成した場合に生ずる弊害を説明するための概略断面
図である。
【図１０３】図１０２のＳ部、すなわち多結晶シリコン
膜の表面の凹凸を拡大して示す部分断面図である。
膜の表面の凹凸を拡大して示す部分断面図である。
【図１０４】本発明の第９の実施例における半導体記憶
装置の製造方法において枠部の表面に凹凸が生じた様子
を示す概略断面図である。
装置の製造方法において枠部の表面に凹凸が生じた様子
を示す概略断面図である。
【図１０５】本発明の第１０の実施例における半導体記
憶装置の構成を概略的に示す断面図である。
憶装置の構成を概略的に示す断面図である。
【図１０６】本発明の第１０の実施例における半導体記
憶装置の製造方法の第１工程を示す概略断面図である。
憶装置の製造方法の第１工程を示す概略断面図である。
【図１０７】本発明の第１０の実施例における半導体記
憶装置の製造方法の第２工程を示す概略断面図である。
憶装置の製造方法の第２工程を示す概略断面図である。
【図１０８】本発明の第１０の実施例における半導体記
憶装置の製造方法の第３工程を示す概略断面図である。
憶装置の製造方法の第３工程を示す概略断面図である。
【図１０９】本発明の第１０の実施例における半導体記
憶装置の製造方法の第４工程を示す概略断面図である。
憶装置の製造方法の第４工程を示す概略断面図である。
【図１１０】本発明の第１０の実施例における半導体記
憶装置の製造方法の第５工程を示す概略断面図である。
憶装置の製造方法の第５工程を示す概略断面図である。
【図１１１】本発明の第１０の実施例における半導体記
憶装置の製造方法の第６工程を示す概略断面図である。
憶装置の製造方法の第６工程を示す概略断面図である。
【図１１２】本発明の第１０の実施例における半導体記
憶装置の製造方法の第７工程を示す概略断面図である。
憶装置の製造方法の第７工程を示す概略断面図である。
【図１１３】本発明の第１０の実施例における半導体記
憶装置の製造方法の第８工程を示す概略断面図である。
憶装置の製造方法の第８工程を示す概略断面図である。
【図１１４】本発明の第１０の実施例における半導体記
憶装置の製造方法の第９工程を示す概略断面図である。
憶装置の製造方法の第９工程を示す概略断面図である。
【図１１５】本発明の第１０の実施例における半導体記
憶装置の製造方法の第１０工程を示す概略断面図であ
る。
憶装置の製造方法の第１０工程を示す概略断面図であ
る。
【図１１６】本発明の第１０の実施例における半導体記
憶装置の製造方法の第１１工程を示す概略断面図であ
る。
憶装置の製造方法の第１１工程を示す概略断面図であ
る。
【図１１７】本発明の第３の実施例における半導体記憶
装置の製造方法においてスパッタリング効果が大きい場
合の様子を説明するための概略断面図である。
装置の製造方法においてスパッタリング効果が大きい場
合の様子を説明するための概略断面図である。
【図１１８】本発明の第３の実施例における半導体記憶
装置の製造方法においてコンタクトホールの開口径が広
がった様子を説明するための概略断面図である。
装置の製造方法においてコンタクトホールの開口径が広
がった様子を説明するための概略断面図である。
【図１１９】本発明の第１１の実施例における半導体装
置の製造方法の第１工程を説明するための概略断面図で
ある。
置の製造方法の第１工程を説明するための概略断面図で
ある。
【図１２０】本発明の第１１の実施例における半導体装
置の製造方法の第２工程を説明するための概略断面図で
ある。
置の製造方法の第２工程を説明するための概略断面図で
ある。
【図１２１】本発明の第１１の実施例における半導体装
置の製造方法の第３工程を説明するための概略断面図で
ある。
置の製造方法の第３工程を説明するための概略断面図で
ある。
【図１２２】本発明の第１１の実施例における半導体装
置の製造方法の第４工程を説明するための概略断面図で
ある。
置の製造方法の第４工程を説明するための概略断面図で
ある。
【図１２３】本発明の第１１の実施例における半導体装
置の製造方法の第５工程を説明するための概略断面図で
ある。
置の製造方法の第５工程を説明するための概略断面図で
ある。
【図１２４】本発明の第１１の実施例における半導体装
置の製造方法の第６工程を説明するための概略断面図で
ある。
置の製造方法の第６工程を説明するための概略断面図で
ある。
【図１２５】本発明の第１１の実施例における半導体装
置の製造方法の第７工程を説明するための概略断面図で
ある。
置の製造方法の第７工程を説明するための概略断面図で
ある。
【図１２６】本発明の第１２の実施例における半導体装
置の製造方法の第１工程を説明するための概略断面図で
ある。
置の製造方法の第１工程を説明するための概略断面図で
ある。
【図１２７】本発明の第１２の実施例における半導体装
置の製造方法の第２工程を説明するための概略断面図で
ある。
置の製造方法の第２工程を説明するための概略断面図で
ある。
【図１２８】本発明の第１２の実施例における半導体装
置の製造方法の第３工程を説明するための概略断面図で
ある。
置の製造方法の第３工程を説明するための概略断面図で
ある。
【図１２９】本発明の第１２の実施例における半導体装
置の製造方法の第４工程を説明するための概略断面図で
ある。
置の製造方法の第４工程を説明するための概略断面図で
ある。
【図１３０】本発明の第１２の実施例における半導体装
置の製造方法の第５工程を説明するための概略断面図で
ある。
置の製造方法の第５工程を説明するための概略断面図で
ある。
【図１３１】本発明の第１２の実施例における半導体装
置の製造方法の第６工程を説明するための概略断面図で
ある。
置の製造方法の第６工程を説明するための概略断面図で
ある。
【図１３２】本発明の第１３の実施例における半導体装
置の製造方法の第１工程を説明するための概略断面図で
ある。
置の製造方法の第１工程を説明するための概略断面図で
ある。
【図１３３】本発明の第１３の実施例における半導体装
置の製造方法の第２工程を説明するための概略断面図で
ある。
置の製造方法の第２工程を説明するための概略断面図で
ある。
【図１３４】本発明の第１３の実施例における半導体装
置の製造方法の第３工程を説明するための概略断面図で
ある。
置の製造方法の第３工程を説明するための概略断面図で
ある。
【図１３５】本発明の第１３の実施例における半導体装
置の製造方法の第４工程を説明するための概略断面図で
ある。
置の製造方法の第４工程を説明するための概略断面図で
ある。
【図１３６】本発明の第１４の実施例における半導体装
置の製造方法の第１工程を説明するための概略断面図で
ある。
置の製造方法の第１工程を説明するための概略断面図で
ある。
【図１３７】本発明の第１４の実施例における半導体装
置の製造方法の第２工程を説明するための概略断面図で
ある。
置の製造方法の第２工程を説明するための概略断面図で
ある。
【図１３８】本発明の第１４の実施例における半導体装
置の製造方法の第３工程を説明するための概略断面図で
ある。
置の製造方法の第３工程を説明するための概略断面図で
ある。
【図１３９】本発明の第１４の実施例における半導体装
置の製造方法の第４工程を説明するための概略断面図で
ある。
置の製造方法の第４工程を説明するための概略断面図で
ある。
【図１４０】本発明の第１４の実施例における半導体装
置の製造方法の第５工程を説明するための概略断面図で
ある。
置の製造方法の第５工程を説明するための概略断面図で
ある。
【図１４１】本発明の第１５の実施例における半導体記
憶装置の製造方法の第１工程を説明するための概略断面
図である。
憶装置の製造方法の第１工程を説明するための概略断面
図である。
【図１４２】本発明の第１５の実施例における半導体記
憶装置の製造方法の第２工程を説明するための概略断面
図である。
憶装置の製造方法の第２工程を説明するための概略断面
図である。
【図１４３】本発明の第１５の実施例における半導体記
憶装置の製造方法の第３工程を説明するための概略断面
図である。
憶装置の製造方法の第３工程を説明するための概略断面
図である。
【図１４４】本発明の第１５の実施例における半導体記
憶装置の製造方法の第４工程を説明するための概略断面
図である。
憶装置の製造方法の第４工程を説明するための概略断面
図である。
【図１４５】本発明の第１５の実施例における半導体記
憶装置の製造方法の第５工程を説明するための概略断面
図である。
憶装置の製造方法の第５工程を説明するための概略断面
図である。
【図１４６】本発明の第１５の実施例における半導体記
憶装置の製造方法の第６工程を説明するための概略断面
図である。
憶装置の製造方法の第６工程を説明するための概略断面
図である。
【図１４７】本発明の第１６の実施例における半導体記
憶装置の製造方法の第１工程を説明するための概略断面
図である。
憶装置の製造方法の第１工程を説明するための概略断面
図である。
【図１４８】本発明の第１６の実施例における半導体記
憶装置の製造方法の第２工程を説明するための概略断面
図である。
憶装置の製造方法の第２工程を説明するための概略断面
図である。
【図１４９】本発明の第１６の実施例における半導体記
憶装置の製造方法の第３工程を説明するための概略断面
図である。
憶装置の製造方法の第３工程を説明するための概略断面
図である。
【図１５０】本発明の第１６の実施例における半導体記
憶装置の製造方法の第４工程を説明するための概略断面
図である。
憶装置の製造方法の第４工程を説明するための概略断面
図である。
【図１５１】本発明の第１６の実施例における半導体記
憶装置の製造方法の第５工程を説明するための概略断面
図である。
憶装置の製造方法の第５工程を説明するための概略断面
図である。
【図１５２】本発明の第１７の実施例における半導体記
憶装置の製造方法の第１工程を説明するための概略断面
図である。
憶装置の製造方法の第１工程を説明するための概略断面
図である。
【図１５３】本発明の第１７の実施例における半導体記
憶装置の製造方法の第２工程を説明するための概略断面
図である。
憶装置の製造方法の第２工程を説明するための概略断面
図である。
【図１５４】本発明の第１７の実施例における半導体記
憶装置の製造方法の第３工程を説明するための概略断面
図である。
憶装置の製造方法の第３工程を説明するための概略断面
図である。
【図１５５】本発明の第１８の実施例における半導体記
憶装置の製造方法の第１工程を説明するための概略断面
図である。
憶装置の製造方法の第１工程を説明するための概略断面
図である。
【図１５６】本発明の第１８の実施例における半導体記
憶装置の製造方法の第２工程を説明するための概略断面
図である。
憶装置の製造方法の第２工程を説明するための概略断面
図である。
【図１５７】本発明の第１８の実施例における半導体記
憶装置の製造方法の第３工程を説明するための概略断面
図である。
憶装置の製造方法の第３工程を説明するための概略断面
図である。
【図１５８】本発明の第１８の実施例における半導体記
憶装置の製造方法の第４工程を説明するための概略断面
図である。
憶装置の製造方法の第４工程を説明するための概略断面
図である。
【図１５９】本発明の第１８の実施例における半導体記
憶装置の製造方法の第５工程を説明するための概略断面
図である。
憶装置の製造方法の第５工程を説明するための概略断面
図である。
【図１６０】本発明の第１８の実施例における半導体記
憶装置の製造方法の第６工程を説明するための概略断面
図である。
憶装置の製造方法の第６工程を説明するための概略断面
図である。
【図１６１】一般的なＤＲＡＭの構成を概略的に示すブ
ロック図である。
ロック図である。
【図１６２】メモリセルアレイを構成するメモリセルの
４ビット分の等価回路図を示す図である。
４ビット分の等価回路図を示す図である。
【図１６３】従来のスタックトタイプキャパシタを有す
るＤＲＡＭを示した平面レイアウト図である。
るＤＲＡＭを示した平面レイアウト図である。
【図１６４】図１６３に示したＤＲＡＭのＡ−Ａ線に沿
う断面構造図である。
う断面構造図である。
【図１６５】図１６３に示したＤＲＡＭのＡ−Ａ線にお
ける製造プロセスの第１工程を説明するための断面構造
図である。
ける製造プロセスの第１工程を説明するための断面構造
図である。
【図１６６】図１６３に示したＤＲＡＭのＡ−Ａ線にお
ける製造プロセスの第２工程を説明するための断面構造
図である。
ける製造プロセスの第２工程を説明するための断面構造
図である。
【図１６７】図１６３に示したＤＲＡＭのＡ−Ａ線にお
ける製造プロセスの第３工程を説明するための断面構造
図である。
ける製造プロセスの第３工程を説明するための断面構造
図である。
【図１６８】図１６３に示したＤＲＡＭのＡ−Ａ線にお
ける製造プロセスの第４工程を説明するための断面構造
図である。
ける製造プロセスの第４工程を説明するための断面構造
図である。
【図１６９】図１６３に示したＤＲＡＭのＡ−Ａ線にお
ける製造プロセスの第５工程を説明するための断面構造
図である。
ける製造プロセスの第５工程を説明するための断面構造
図である。
【図１７０】図１６３に示したＤＲＡＭのＡ−Ａ線にお
ける製造プロセスの第６工程を説明するための断面構造
図である。
ける製造プロセスの第６工程を説明するための断面構造
図である。
【図１７１】従来の第１の半導体記憶装置の構成を概略
的に示す断面図である。
的に示す断面図である。
【図１７２】従来の第１の半導体記憶装置の製造方法の
第１工程を示す概略断面図である。
第１工程を示す概略断面図である。
【図１７３】従来の第１の半導体記憶装置の製造方法の
第２工程を示す概略断面図である。
第２工程を示す概略断面図である。
【図１７４】従来の第１の半導体記憶装置の製造方法の
第３工程を示す概略断面図である。
第３工程を示す概略断面図である。
【図１７５】従来の第１の半導体記憶装置の製造方法の
第４工程を示す概略断面図である。
第４工程を示す概略断面図である。
【図１７６】従来の第１の半導体記憶装置の製造方法の
第５工程を示す概略断面図である。
第５工程を示す概略断面図である。
【図１７７】従来の第１の半導体記憶装置の製造方法の
第６工程を示す概略断面図である。
第６工程を示す概略断面図である。
【図１７８】従来の第１の半導体記憶装置の製造方法の
第７工程を示す概略断面図である。
第７工程を示す概略断面図である。
【図１７９】従来の第１の半導体記憶装置の製造方法の
第８工程を示す概略断面図である。
第８工程を示す概略断面図である。
【図１８０】従来の第１の半導体記憶装置の製造方法の
第９工程を示す概略断面図である。
第９工程を示す概略断面図である。
【図１８１】従来の第１の半導体記憶装置の製造方法の
第１０工程を示す概略断面図である。
第１０工程を示す概略断面図である。
【図１８２】従来の第１の半導体記憶装置の製造方法の
第１１工程を示す概略断面図である。
第１１工程を示す概略断面図である。
【図１８３】従来の第１の半導体記憶装置の製造方法の
第１２工程を示す概略断面図である。
第１２工程を示す概略断面図である。
【図１８４】従来の第１の半導体記憶装置の製造方法の
第１３工程を示す概略断面図である。
第１３工程を示す概略断面図である。
【図１８５】従来の第２の半導体記憶装置の構成を概略
的に示す断面図である。
的に示す断面図である。
【図１８６】従来の第２の半導体記憶装置の製造方法の
第１工程を示す概略断面図である。
第１工程を示す概略断面図である。
【図１８７】従来の第２の半導体記憶装置の製造方法の
第２工程を示す概略断面図である。
第２工程を示す概略断面図である。
【図１８８】従来の第２の半導体記憶装置の製造方法の
第３工程を示す概略断面図である。
第３工程を示す概略断面図である。
【図１８９】従来の第２の半導体記憶装置の製造方法の
第４工程を示す概略断面図である。
第４工程を示す概略断面図である。
【図１９０】従来の第２の半導体記憶装置の製造方法の
第５工程を示す概略断面図である。
第５工程を示す概略断面図である。
【図１９１】従来の第２の半導体記憶装置の製造方法の
第６工程を示す概略断面図である。
第６工程を示す概略断面図である。
【図１９２】従来の第３の半導体記憶装置の構成を概略
的に示す断面図である。
的に示す断面図である。
【図１９３】従来の第３の半導体記憶装置の製造方法の
第１工程を示す概略断面図である。
第１工程を示す概略断面図である。
【図１９４】従来の第３の半導体記憶装置の製造方法の
第２工程を示す概略断面図である。
第２工程を示す概略断面図である。
【図１９５】従来の第３の半導体記憶装置の製造方法の
第３工程を示す概略断面図である。
第３工程を示す概略断面図である。
【図１９６】従来の第３の半導体記憶装置の製造方法の
第４工程を示す概略断面図である。
第４工程を示す概略断面図である。
【図１９７】従来の第３の半導体記憶装置の製造方法の
第５工程を示す概略断面図である。
第５工程を示す概略断面図である。
【図１９８】従来の第３の半導体記憶装置の製造方法の
第６工程を示す概略断面図である。
第６工程を示す概略断面図である。
【図１９９】図１６９に示す構造のワード線とレジスト
の開口部との関係を示す平面図である。
の開口部との関係を示す平面図である。
【図２００】ワード線とレジストの開口部とが平面的に
見て一部重なり合っている状態を示す平面図である。
見て一部重なり合っている状態を示す平面図である。
【図２０１】図２００に示す状態で半導体装置を製造す
る場合の第１工程を示す断面構造図である。
る場合の第１工程を示す断面構造図である。
【図２０２】図２００に示す状態で半導体装置を製造す
る場合の第２工程を示す断面構造図である。
る場合の第２工程を示す断面構造図である。
【図２０３】図２００に示す状態で半導体装置を製造す
る場合の第３工程を示す断面構造図である。
る場合の第３工程を示す断面構造図である。
【図２０４】公報に記載された半導体装置の製造方法の
第１工程を示す概略構造図である。
第１工程を示す概略構造図である。
【図２０５】公報に記載された半導体装置の製造方法の
第２工程を示す概略構造図である。
第２工程を示す概略構造図である。
【図２０６】公報に記載された半導体装置の製造方法の
第３工程を示す概略構造図である。
第３工程を示す概略構造図である。
【図２０７】公報に記載された半導体装置の製造方法の
第４工程を示す概略構造図である。
第４工程を示す概略構造図である。
【図２０８】公報に記載の技術の問題点を説明するため
の断面構造図である。
の断面構造図である。
【図２０９】公報に記載の技術の問題点を説明するため
の断面構造図である。
の断面構造図である。
【図２１０】キャパシタの下部電極層とワード線が接し
て形成される様子の第１工程を示す概略断面図である。
て形成される様子の第１工程を示す概略断面図である。
【図２１１】キャパシタの下部電極層とワード線が接し
て形成される様子の第２工程を示す概略断面図である。
て形成される様子の第２工程を示す概略断面図である。
【図２１２】キャパシタの下部電極層とワード線が接し
て形成される様子の第３工程を示す概略断面図である。
て形成される様子の第３工程を示す概略断面図である。
【図２１３】残渣が残った状態を概略的に示す平面図
（ａ）、（ａ）のＲ−Ｒ線に沿う概略断面図（ｂ）であ
る。
（ａ）、（ａ）のＲ−Ｒ線に沿う概略断面図（ｂ）であ
る。
１：半導体基板（シリコン基板） ２：フィールド酸化膜 ３ａ、３ｂ、３ｃ：不純物領域 ４ａ、４ｂ、４ｃ：不純物領域 ５：ゲート酸化膜 ６：ゲート電極 ７：絶縁膜 ８：層間酸化膜（ＴＥＯＳ膜） ８ａ、８ｂ、８ｃ、８ｄ：開口 ９：レジスト １０：ＴＥＯＳ膜（シリコン酸化膜） １１、１１ａ、１１ｂ：コンタクトホール １２：ビット線 １３、１３ａ、１３ｂ：コンタクトホール １００１ シリコン基板 １００５ ゲート酸化膜 １００７ ゲート電極 １００９ ソース・ドレイン拡散領域 １０１０ トランスファゲートトランジスタ １０２０、１１２０、１２２０ キャパシタ １０２３、１１２３、１２２３ 下部電極層 １０２３ａ、１１２３ａ、１２２３ａ 第１の部分 １０２３ｂ、１１２３ｂ、１２２３ｂ 第２の部分 １０２３ｃ、１１２３ｃ、１２２３ｃ 第３の部分 １０２５、１１２５、１２２５ キャパシタ誘電体膜 １０２７、１１２７、１２２７ 上部電極層 １０３５、１１３５、１２３５ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 21/302 Ｊ (72)発明者 笠岡 竜雄 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 赤澤 守昭 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 小川 敏明 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭60−160653（ＪＰ，Ａ) 特開 平４−336464（ＪＰ，Ａ) 特開 平３−178129（ＪＰ，Ａ) 特開 平４−158569（ＪＰ，Ａ) 特開 平５−343636（ＪＰ，Ａ) 特開 平６−53412（ＪＰ，Ａ) 特開 平４−79321（ＪＰ，Ａ) 特開 平３−148120（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 H01L 21/283 H01L 21/3065 H01L 21/768 H01L 21/8242 H01L 27/108
Claims (14)
- 【請求項１】 半導体基板の上に第１の膜を形成する工
程と、 前記第１の膜の一部表面を露出する開口を有するエッチ
ングマスクを、前記第１の膜の上に形成する工程と、 前記エッチングマスクを用いて前記第１の膜を選択的に
エッチングすることにより、前記第１の膜からなる側壁
と底壁とを有する第１の孔を形成する工程と、 前記エッチングマスクを除去する工程と、 前記第１の孔の側壁と底壁とを含む前記第１の膜の上
に、前記第１の膜と同一のエッチングガスでエッチング
可能な第２の膜を形成することにより、前記第２の膜か
らなる側壁と底壁とを有し、かつ前記第１の孔の径より
も小さい径を有する第２の孔を形成する工程と、 前記第１および第２の膜を異方的にエッチングすること
により、前記第２の孔の側壁と整合する側壁を有する第
３の孔を形成する工程とを備えた、半導体装置の製造方
法。 - 【請求項２】 前記第１および第２の膜の異方性エッチ
ングをＣＦ系ガスにＣＯガスを加えたガスで行なう、請
求項１に記載の半導体装置の製造方法。 - 【請求項３】 半導体基板の上に第１の膜を形成する工
程と、 前記第１の膜の一部表面を露出する開口を有するエッチ
ングマスクを前記第１の膜の上に形成する工程と、 前記エッチングマスクを用いて前記第１の膜を選択的に
異方的にエッチングすることにより、前記第１の膜から
なる側壁と底壁とを有し、前記半導体基板に向かうにし
たがって径が小さくなる第１の孔を形成する工程と、 前記エッチングマスクを除去する工程と、 前記第１の膜を異方的にエッチングすることにより、前
記第１の孔の側壁と整合する側壁を有する第２の孔を形
成する工程とを備えた、半導体装置の製造方法。 - 【請求項４】 前記第２の孔を形成する際の前記異方性
エッチングを、ＣＦ系ガスにＣＯガスを加えたガスで行
なう、請求項３に記載の半導体装置の製造方法。 - 【請求項５】 半導体基板の主表面に接するように絶縁
膜を形成する工程と、 前記絶縁膜の上に、前記絶縁膜と被エッチング特性の異
なる材料からなる第１の膜を形成する工程と、 前記第１の膜の上に、前記第１の膜と被エッチング特性
の異なる材料からなる第２の膜を形成する工程と、 前記第２の膜を選択的にエッチングすることにより、前
記第１の膜の表面を露出し、前記第２の膜からなる側壁
を有する第１の孔を形成する工程と、 前記第１の孔の側壁を含む前記第２の膜の上に、前記第
２の膜と同等の被エッチング特性を有する材料からなる
結晶粒界のない第３の膜を形成する工程と、 前記第３の膜を異方的にエッチングすることにより、前
記第１の孔の側壁上に側壁層を形成する工程と、 前記第２の膜および前記側壁層をマスクとして、前記第
１の膜を異方的にエッチングすることにより、前記絶縁
膜の表面を露出し、前記第１の孔よりも小さい径を有す
る第２の孔を形成する工程と、 前記第１の膜をマスクとして、前記絶縁膜を異方的にエ
ッチングすることにより、前記絶縁膜に前記第２の孔と
連通し、前記半導体基板の主表面に達する第３の孔を形
成する工程とを備え、 前記第３の孔を形成する工程の後さらに、 前記第３の孔がレジストで埋まるように、前記第１の膜
の上に前記レジストを形成する工程と、 前記第３の孔に埋め込まれた前記レジストを残して、前
記レジストをエッチングし、前記第１の膜を露出させる
工程と、 前記第３の孔に埋め込まれた前記レジストをマスクとし
て、前記第１の膜をエッチング除去する工程と、 前記レジストを除去する工程とを含む、半導体装置の製
造方法。 - 【請求項６】 半導体基板の主表面に接するように絶縁
膜を形成する工程と、 前記絶縁膜の上に、前記絶縁膜と被エッチング特性の異
なる材料からなる第１の膜を形成する工程と、 前記第１の膜の上に、前記第１の膜と被エッチング特性
の異なる材料からなる第２の膜を形成する工程と、 前記第２の膜を選択的にエッチングすることにより、前
記第１の膜の表面を露出し、前記第２の膜からなる側壁
を有する第１の孔を形成する工程と、 前記第１の孔の側壁を含む前記第２の膜の上に、前記第
２の膜と同等の被エッチング特性を有する材料からなる
結晶粒界のない第３の膜を形成する工程と、 前記第３の膜を異方的にエッチングすることにより、前
記第１の孔の側壁上に側壁層を形成する工程と、 前記第２の膜および前記側壁層をマスクとして、前記第
１の膜を異方的にエッチングすることにより、前記絶縁
膜の表面を露出し、前記第１の孔よりも小さい径を有す
る第２の孔を形成する工程と、 前記第１の膜をマスクとして、前記絶縁膜を異方的にエ
ッチングすることにより、前記絶縁膜に前記第２の孔と
連通し、前記半導体基板の主表面に達する第３の孔を形
成する工程とを備え、 前記第３の孔を形成する工程の後さらに、 前記第３の孔が導電膜で埋まるように、前記第１の膜の
上に前記導電膜を形成する工程と、 前記第３の孔に埋め込まれた前記導電膜を残して、前記
導電膜および前記第１の膜をエッチングし、前記絶縁膜
を露出させる工程と、 前記絶縁膜の上に、前記第３の孔に埋め込まれた前記導
電膜と接続した配線膜を形成する工程とを含む、半導体
装置の製造方法。 - 【請求項７】 半導体基板の主表面に接するように絶縁
膜を形成する工程と、 前記絶縁膜の上に、前記絶縁膜と被エッチング特性の異
なる材料からなる第１の膜を形成する工程と、 前記第１の膜の上に、前記第１の膜と被エッチング特性
の異なる材料からなる第２の膜を形成する工程と、 前記第２の膜を選択的にエッチングすることにより、前
記第１の膜の表面を露出し、前記第２の膜からなる側壁
を有する第１の孔を形成する工程と、 前記第１の孔の側壁を含む前記第２の膜の上に、前記第
２の膜と同等の被エッチング特性を有する材料からなる
結晶粒界のない第３の膜を形成する工程と、 前記第３の膜を異方的にエッチングすることにより、前
記第１の孔の側壁上に側壁層を形成する工程と、 前記第２の膜および前記側壁層をマスクとして、前記第
１の膜を異方的にエッチングすることにより、前記絶縁
膜の表面を露出し、前記第１の孔よりも小さい径を有す
る第２の孔を形成する工程と、 前記第１の膜をマスクとして、前記絶縁膜を異方的にエ
ッチングすることにより、前記絶縁膜に前記第２の孔と
連通し、前記半導体基板の主表面に達する第３の孔を形
成する工程とを備え、 前記第１の膜は導電性部材からなり、 前記第３の孔を形成する工程の後さらに、 前記第３の孔が導電膜で埋まるように、前記第１の膜の
上に前記導電膜を形成する工程と、 前記第３の孔に埋め込まれた前記導電膜を前記第１の膜
と接するように残して、前記導電膜をエッチングし、前
記第１の膜を露出させる工程と、 露出した前記第１の膜をパターニングし、配線膜を形成
する工程とを含む、半導体装置の製造方法。 - 【請求項８】 半導体基板の主表面に接するように絶縁
膜を形成する工程と、 前記絶縁膜の上に、前記絶縁膜と被エッチング特性の異
なる材料からなる第１の膜を形成する工程と、 前記第１の膜の上に、前記第１の膜と被エッチング特性
の異なる材料からなる第２の膜を形成する工程と、 前記第２の膜を選択的にエッチングすることにより、前
記第１の膜の表面を露出し、前記第２の膜からなる側壁
を有する第１の孔を形成する工程と、 前記第１の孔の側壁を含む前記第２の膜の上に、前記第
２の膜と同等の被エッチング特性を有する材料からなる
結晶粒界のない第３の膜を形成する工程と、 前記第３の膜を異方的にエッチングすることにより、前
記第１の孔の側壁上に側壁層を形成する工程と、 前記第２の膜および前記側壁層をマスクとして、前記第
１の膜を異方的にエッチングすることにより、前記絶縁
膜の表面を露出し、前記第１の孔よりも小さい径を有す
る第２の孔を形成する工程と、 前記第１の膜をマスクとして、前記絶縁膜を異方的にエ
ッチングすることにより、前記絶縁膜に前記第２の孔と
連通し、前記半導体基板の主表面に達する第３の孔を形
成する工程とを備え、 前記第３の孔を形成する工程の後さらに、 前記第３の孔がアモルファスシリコン膜で埋まるよう
に、前記第１の膜の上に前記アモルファスシリコン膜を
形成する工程と、 前記アモルファスシリコン膜を熱酸化し、前記第１の膜
の上の前記アモルファスシリコン膜をシリコン酸化膜に
し、前記第３の孔に埋め込まれた前記アモルファスシリ
コン膜を多結晶シリコン膜にする工程と、 前記第３の孔に埋め込まれた前記多結晶シリコン膜をマ
スクとして、前記シリコン酸化膜、前記第１の膜を順に
エッチング除去する工程と、 前記絶縁膜の上に、前記第３の孔に埋め込まれた前記多
結晶シリコン膜と接続された配線膜を形成する工程とを
含む、半導体装置の製造方法。 - 【請求項９】 半導体基板の主表面に、ソース／ドレイ
ン領域をなす１対の不純物領域を有するＭＯＳトランジ
スタを形成する工程と、 前記ＭＯＳトランジスタを覆うように、前記半導体基板
の主表面上に絶縁膜を形成する工程と、 前記絶縁膜と被エッチング特性の異なる材料からなる第
１の膜を、前記絶縁膜上に形成する工程と、 前記不純物領域の上方に第１の孔を有し、かつ前記第１
の膜と被エッチング特性の異なる材料からなる第２の膜
を、前記第１の膜上に形成する工程と、 前記第１の孔の側壁を含む前記第２の膜上に、前記第２
の膜と同等の被エッチング特性を有する材料からなる結
晶粒界のない第３の膜を形成する工程と、 前記第３の膜を異方的にエッチングすることにより、前
記第１の孔の側壁上に側壁層を形成する工程と、 前記第２の膜および前記側壁層をマスクとして、前記第
１の膜を異方的にエッチングすることにより、前記絶縁
膜の表面を露出し、前記第１の孔よりも小さい径を有す
る第２の孔を形成する工程と、 前記第１の膜をマスクとして、前記絶縁膜を異方的にエ
ッチングすることにより、前記絶縁膜に前記第２の孔と
連通し、かつ前記不純物領域を露出させる第３の孔を形
成し、前記第２の膜および前記側壁層を除去する工程
と、 前記絶縁膜上に前記第３の孔を介して前記不純物領域と
接続されているストレージノードを形成する工程と、 前記ストレージノード上にキャパシタ誘電体膜を形成す
る工程と、 前記キャパシタ誘電体膜上にセルプレートを形成する工
程とを備え、 前記ストレージノードを形成する工程は、 前記第３の孔がレジストで埋まるように、前記第１の膜
上に前記レジストを形成する工程と、 前記第３の孔に埋め込まれた前記レジストを残して前記
レジストをエッチングし、前記第１の膜を露出させる工
程と、 前記第３の孔に埋め込まれた前記レジストをマスクとし
て、前記第１の膜をエッチング除去する工程と、 前記レジストを除去する工程と、 前記絶縁膜上に前記第３の孔を介して前記不純物領域と
接続されている前記ストレージノードを形成する工程と
を含む、半導体記憶装置の製造方法。 - 【請求項１０】 半導体基板の主表面に、ソース／ドレ
イン領域をなす１対の不純物領域を有するＭＯＳトラン
ジスタを形成する工程と、 前記ＭＯＳトランジスタを覆うように、前記半導体基板
の主表面上に絶縁膜を形成する工程と、 前記絶縁膜と被エッチング特性の異なる材料からなる第
１の膜を、前記絶縁膜上に形成する工程と、 前記不純物領域の上方に第１の孔を有し、かつ前記第１
の膜と被エッチング特性の異なる材料からなる第２の膜
を、前記第１の膜上に形成する工程と、 前記第１の孔の側壁を含む前記第２の膜上に、前記第２
の膜と同等の被エッチング特性を有する材料からなる結
晶粒界のない第３の膜を形成する工程と、 前記第３の膜を異方的にエッチングすることにより、前
記第１の孔の側壁上に側壁層を形成する工程と、 前記第２の膜および前記側壁層をマスクとして、前記第
１の膜を異方的にエッチングすることにより、前記絶縁
膜の表面を露出し、前記第１の孔よりも小さい径を有す
る第２の孔を形成する工程と、 前記第１の膜をマスクとして、前記絶縁膜を異方的にエ
ッチングすることにより、前記絶縁膜に前記第２の孔と
連通し、かつ前記不純物領域を露出させる第３の孔を形
成し、前記第２の膜および前記側壁層を除去する工程
と、 前記絶縁膜上に前記第３の孔を介して前記不純物領域と
接続されているストレージノードを形成する工程と、 前記ストレージノード上にキャパシタ誘電体膜を形成す
る工程と、 前記キャパシタ誘電体膜上にセルプレートを形成する工
程とを備え、 前記ストレージノードを形成する工程は、 前記第３の孔が導電膜で埋まるように、前記第１の膜上
に前記第３の孔を介して前記不純物領域と接続されてい
る前記導電膜を形成する工程と、 前記第３の孔に形成された前記導電膜を残して、前記導
電膜および前記第１の膜をエッチングする工程と、 前記絶縁膜上に前記第３の孔に形成された前記導電膜と
接続する前記ストレージノードを形成する工程とを含
む、半導体記憶装置の製造方法。 - 【請求項１１】 半導体基板の主表面に、ソース／ドレ
イン領域をなす１対の不純物領域を有するＭＯＳトラン
ジスタを形成する工程と、 前記ＭＯＳトランジスタを覆うように、前記半導体基板
の主表面上に絶縁膜を形成する工程と、 前記絶縁膜と被エッチング特性の異なる材料からなる第
１の膜を、前記絶縁膜上に形成する工程と、 前記不純物領域の上方に第１の孔を有し、かつ前記第１
の膜と被エッチング特性の異なる材料からなる第２の膜
を、前記第１の膜上に形成する工程と、 前記第１の孔の側壁を含む前記第２の膜上に、前記第２
の膜と同等の被エッチング特性を有する材料からなる結
晶粒界のない第３の膜を形成する工程と、 前記第３の膜を異方的にエッチングすることにより、前
記第１の孔の側壁上に側壁層を形成する工程と、 前記第２の膜および前記側壁層をマスクとして、前記第
１の膜を異方的にエッチングすることにより、前記絶縁
膜の表面を露出し、前記第１の孔よりも小さい径を有す
る第２の孔を形成する工程と、 前記第１の膜をマスクとして、前記絶縁膜を異方的にエ
ッチングすることにより、前記絶縁膜に前記第２の孔と
連通し、かつ前記不純物領域を露出させる第３の孔を形
成し、前記第２の膜および前記側壁層を除去する工程
と、 前記絶縁膜上に前記第３の孔を介して前記不純物領域と
接続されているストレージノードを形成する工程と、 前記ストレージノード上にキャパシタ誘電体膜を形成す
る工程と、 前記キャパシタ誘電体膜上にセルプレートを形成する工
程とを備え、 前記第１の膜は導電性部材からなり、 前記ストレージノードを形成する工程は、 前記第３の孔が導電膜で埋まるように、前記第１の膜上
に前記第３の孔を介して前記不純物領域と接続されてい
る前記導電膜を形成する工程と、 前記第３の孔に形成された前記導電膜を残して、前記導
電膜をエッチングし、前記第１の膜を露出させる工程
と、 前記第１の膜をパターニングし、前記ストレージノード
を形成する工程とを含む、半導体記憶装置の製造方法。 - 【請求項１２】 半導体基板の主表面に、ソース／ドレ
イン領域をなす１対の不純物領域を有するＭＯＳトラン
ジスタを形成する工程と、 前記ＭＯＳトランジスタを覆うように、前記半導体基板
の主表面上に絶縁膜を形成する工程と、 前記絶縁膜と被エッチング特性の異なる材料からなる第
１の膜を、前記絶縁膜上に形成する工程と、 前記不純物領域の上方に第１の孔を有し、かつ前記第１
の膜と被エッチング特性の異なる材料からなる第２の膜
を、前記第１の膜上に形成する工程と、 前記第１の孔の側壁を含む前記第２の膜上に、前記第２
の膜と同等の被エッチング特性を有する材料からなる結
晶粒界のない第３の膜を形成する工程と、 前記第３の膜を異方的にエッチングすることにより、前
記第１の孔の側壁上に側壁層を形成する工程と、 前記第２の膜および前記側壁層をマスクとして、前記第
１の膜を異方的にエッチングすることにより、前記絶縁
膜の表面を露出し、前記第１の孔よりも小さい径を有す
る第２の孔を形成する工程と、 前記第１の膜をマスクとして、前記絶縁膜を異方的にエ
ッチングすることにより、前記絶縁膜に前記第２の孔と
連通し、かつ前記不純物領域を露出させる第３の孔を形
成し、前記第２の膜および前記側壁層を除去する工程
と、 前記絶縁膜上に前記第３の孔を介して前記不純物領域と
接続されているストレージノードを形成する工程と、 前記ストレージノード上にキャパシタ誘電体膜を形成す
る工程と、 前記キャパシタ誘電体膜上にセルプレートを形成する工
程とを備え、 前記ストレージノードを形成する工程は、 前記第３の孔がアモルファスシリコン膜で埋まるよう
に、前記第１の膜上に前記第３の孔を介して前記不純物
領域と接続されている前記アモルファスシリコン膜を形
成する工程と、 前記アモルファスシリコン膜を熱酸化し、前記第１の膜
上の前記アモルファスシリコン膜をシリコン酸化膜に
し、前記第３の孔に形成された前記アモルファスシリコ
ン膜を多結晶シリコン膜にする工程と、 前記第３の孔に埋め込まれた前記多結晶シリコン膜をマ
スクとして、前記シリコン酸化膜および前記第１の膜を
順にエッチングする工程と、 前記絶縁膜上に前記第３の孔に埋め込まれた前記多結晶
シリコン膜と接続された前記ストレージノードを形成す
る工程とを含む、半導体記憶装置の製造方法。 - 【請求項１３】 半導体基板の主表面にソース／ドレイ
ン領域をなす１対の不純物領域を有するＭＯＳトランジ
スタを形成する工程と、 前記ＭＯＳトランジスタを覆うように、前記半導体基板
の主表面上に絶縁膜を形成する工程と、 前記絶縁膜と被エッチング特性の異なる材料からなる第
１の導電膜と、この第１の導電膜とは被エッチング特性
の異なる材料からなる第１の被覆膜とを順に積層して形
成し、前記第１の導電膜と前記第１の被覆膜とに第１の
孔を形成する工程と、 前記第１の孔の側壁上と前記第１の被覆膜上とに、前記
第１の被覆膜とは被エッチング特性の異なる材料でアモ
ルファスシリコンからなる第２の導電膜を形成する工程
と、 前記第２の導電膜を異方的にエッチングすることによ
り、前記第１の導電膜と接するように前記第１の孔の側
壁上に側壁層を形成する工程と、 前記側壁層をマスクとして前記絶縁膜を異方的にエッチ
ングすることにより、前記絶縁膜に前記不純物領域を露
出させ、前記第１の孔よりも小さい径を有する第２の孔
を形成し、前記第１の被覆膜を除去する工程と、 前記第１の導電膜と前記側壁層との表面に接するよう
に、かつ前記第２の孔を介して前記不純物領域と接続さ
れるように第３の導電膜を形成する工程と、 前記第１の導電膜と前記側壁層と前記第３の導電膜とを
有するストレージノードの表面を覆うようにキャパシタ
誘電体膜を形成する工程と、 前記キャパシタ誘電体膜上にセルプレートを形成する工
程とを備えた、半導体記憶装置の製造方法。 - 【請求項１４】 半導体基板の主表面にソース／ドレイ
ン領域をなす１対の不純物領域を有するＭＯＳトランジ
スタを形成する工程と、 前記ＭＯＳトランジスタを覆うように前記半導体基板の
主表面上に、その上部表面が平坦となるように第１の絶
縁膜を形成する工程と、 前記第１の絶縁膜の上部表面上に所定の厚みを有する第
２の絶縁膜を介在して、第１の導電膜を形成する工程
と、 前記第１の導電膜上に所定の厚みを有する第３の絶縁膜
を介在して、第２の導電膜を形成する工程と、 前記不純物領域の上方に第１の孔を有する第１の被覆膜
を前記第２の導電膜上に形成する工程と、 前記第１の孔の側壁上と前記第１の被覆膜上とに結晶粒
界のない第２の被覆膜を形成する工程と、 前記第２の被覆膜を異方的にエッチングすることによ
り、前記第１の孔の側壁上に側壁層を形成する工程と、 前記第１の被覆膜と前記側壁層とをマスクとして前記第
２の導電膜を異方的にエッチングすることにより、前記
第３の絶縁膜の表面を露出し、前記第１の孔よりも小さ
い径を有する第２の孔を形成する工程と、 前記第３の絶縁膜と前記第１の導電膜と前記第２の絶縁
膜と前記第１の絶縁膜とを順に異方的にエッチングする
ことにより、前記第２の孔に連通し、かつ前記不純物領
域を露出する第３の孔を形成し、前記第１の被覆膜と前
記側壁層とを除去する工程と、 前記第２の導電膜の上部表面と前記第１の導電膜とに接
するように、かつ前記第２および第３の孔を介して前記
不純物領域と接続されるように第３の導電膜を形成する
工程と、 前記第１、第２および第３の導電膜をパターニングして
ストレージノードを形成する工程と、 前記第２および第３の絶縁膜を除去する工程と、 前記ストレージノードの表面を覆うようにキャパシタ誘
電体膜を形成する工程と、 前記キャパシタ誘電体膜上にセルプレートを形成する工
程とを備えた、半導体記憶装置の製造方法。
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