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JPH0955479A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number
JPH0955479A
JPH0955479A JP7208037A JP20803795A JPH0955479A JP H0955479 A JPH0955479 A JP H0955479A JP 7208037 A JP7208037 A JP 7208037A JP 20803795 A JP20803795 A JP 20803795A JP H0955479 A JPH0955479 A JP H0955479A
Authority
JP
Japan
Prior art keywords
insulating film
film
forming
connection hole
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7208037A
Other languages
English (en)
Inventor
Toshihiro Sekiguchi
敏宏 関口
Hideo Aoki
英雄 青木
Yoshitaka Tadaki
芳隆 只木
Keizo Kawakita
惠三 川北
Jun Murata
純 村田
Katsuo Yuhara
克夫 湯原
Michio Nishimura
美智夫 西村
Kazuhiko Saito
和彦 斉藤
Minoru Otsuka
実 大塚
Masayuki Yasuda
正之 保田
Toshiyuki Kaeriyama
敏之 帰山
Seishiyu Chiyou
成洙 趙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Texas Instruments Japan Ltd
Original Assignee
Hitachi Ltd
Texas Instruments Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Texas Instruments Japan Ltd filed Critical Hitachi Ltd
Priority to JP7208037A priority Critical patent/JPH0955479A/ja
Priority to TW084109019A priority patent/TW275711B/zh
Priority to KR1019960033141A priority patent/KR100445843B1/ko
Publication of JPH0955479A publication Critical patent/JPH0955479A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 ＣＯＢ構造を有するＤＲＡＭにおけるビッ
ト線用の接続孔およびキャパシタ用の接続孔の合わせ余
裕を小さくする。 【構成】 ＣＯＢ構造を有するＤＲＡＭの製造方法にお
いて、ワード線ＷＬおよびビット線ＢＬをキャップ絶縁
膜７ａ, １１ａおよびサイドウォール７ｂ, １１ｂで被
覆しておいて、それらによって接続孔９ａ1,９ｂ1,９ｂ
2 を自己整合的に規定した状態で穿孔する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、ＤＲＡＭ（DynamicRandom Acce
ss Memory）を有する半導体集積回路装置の製造方法に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】大容量メモリを代表する半導体メモリと
してＤＲＡＭがある。このＤＲＡＭのメモリ容量は益々
増大する傾向にあり、それに伴ってＤＲＡＭのメモリセ
ルの集積度を向上させる観点からメモリセルの専有面積
も縮小せざるを得ない方向に進んでいる。
【０００３】しかし、ＤＲＡＭのメモリセルにおける情
報蓄積用容量素子（キャパシタ）の蓄積容量値は、ＤＲ
ＡＭの動作マージンやソフトエラー等を考慮する観点等
から世代によらず一定量が必要であり、一般に比例縮小
できないことが知られている。
【０００４】そこで、限られた小さな占有面積内に必要
な蓄積容量を確保できるようなキャパシタ構造の開発が
進められており、そのようなキャパシタ構造として、二
層に重ねられたポリシリコンからなる電極間に容量絶縁
膜を介してなる、いわゆるスタックトキャパシタ等のよ
うな立体的なキャパシタ構造が採用されている。
【０００５】スタックトキャパシタは、キャパシタ電極
をメモリセルの選択ＭＯＳ・ＦＥＴ（Metal Oxide Semi
conductor Field Effect Transistor ）の上層に配置す
る構造が一般的であり、この場合、小さな占有面積で大
きな蓄積容量を確保できるとともに、キャパシタ構成部
に拡散層が必要ないためソフトエラーの発生率も大幅に
低減でき、必要とする蓄積容量が小さくて済むという特
徴がある。
【０００６】このようなスタックトキャパシタ構造にも
種々のものがあるが、その中でもそのキャパシタをビッ
ト線の上方に配置する、いわゆるキャパシタ・オーバー
・ビットライン(Capacitor Over Bitline; 以下、ＣＯ
Ｂと略す）構造は、蓄積電極（ストレージノード）の下
地段差がビット線によって平坦化されるので、キャパシ
タを形成する際のプロセス上の負担が小さくなるという
特徴がある。また、ビット線がキャパシタでシールドさ
れるので、高い信号対雑音（Ｓ／Ｎ）比が得られるとい
う特徴がある。なお、ＣＯＢ構造のメモリセルを有する
ＤＲＡＭについては、特開平７−１２２６５４号公報な
どに記載がある。
【０００７】
【発明が解決しようとする課題】ところが、このような
ＣＯＢ構造を有するＤＲＡＭにおいては、以下の問題が
あることを本発明者は見い出した。
【０００８】すなわち、ビット線用の接続孔およびキャ
パシタ用の接続孔は、それらを形成する際の位置ずれを
考慮して、それぞれワード線およびビット線に対して合
わせ余裕を必要とするために、メモリセルのセルサイズ
を充分に小さくすることができないという問題である。
【０００９】このような合わせ余裕の問題は、フォトリ
ソグラフィの合わせ精度技術の進歩に依存してきたが、
高集積化のためには高度な合わせ技術や工程管理が必要
であるとともに、転写パターンの解像度を上げるべく位
相シフト技術等のような高度で高価なフォトリソグラフ
ィ技術を導入する必要が生じる。しかも、それらの技術
を新たに半導体集積回路装置の製造工程に導入するには
時間や手間がかかり、半導体集積回路装置の開発期間が
長くなるという問題がある。
【００１０】また、接続孔を穿孔するための位相シフト
技術として、例えばエッジ強調形やハーフトーン形があ
る。エッジ強調形は、転写パターンのための光透過領域
（以下、主パターンという）の周辺に実際には転写され
ない補助の光透過領域（以下、補助パターンという）を
配置し、主パターンと補助パターンとを透過した各々の
光に位相差を生じさせることで、マスクを透過した光の
像におけるエッジを強調する技術である。また、ハーフ
トーン形は、マスク上の不透明部分をわずかに透過性を
持たせることで、マスクを透過する光に位相差を生じさ
せ、その光の像のエッジを強調する技術である。
【００１１】ところが、エッジ強調形の場合、接続孔の
径や隣接間隔が縮小されるにつれて、充分な露光強度比
を得るための補助パターンの設計や適切な配置が困難に
なる。特に、ＤＲＡＭのメモリセル領域においては、接
続孔が高密度に配置され、その隣接間隔が益々縮小され
る傾向にあるため、上記した補助パターンの配置が困難
な状況にあり、微細化に限界がある。また、ハーフトー
ン形の場合は、実際に開口する接続孔の開口径よりも大
きなパターンをマスク上に形成する必要があるので、隣
接する接続孔の配置に制限が生じ、微細化に限界があ
る。
【００１２】本発明の目的は、ＣＯＢ構造を有するＤＲ
ＡＭにおけるビット線用の接続孔およびキャパシタ用の
接続孔の合わせ余裕を小さくすることのできる技術を提
供することにある。
【００１３】また、本発明の他の目的は、ＣＯＢ構造を
有するＤＲＡＭにおけるメモリセルサイズを縮小するこ
とのできる技術を提供することにある。
【００１４】また、本発明の他の目的は、高度なリソグ
ラフィ技術や高度な合わせ技術を導入しないでもＣＯＢ
構造を有するＤＲＡＭにおけるメモリセルサイズを縮小
することのできる技術を提供することにある。
【００１５】また、本発明の他の目的は、ＣＯＢ構造を
有するＤＲＡＭを備える半導体集積回路装置の開発期間
を短縮することのできる技術を提供することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１８】本発明の半導体集積回路装置の製造方法
は、半導体基板上に形成したメモリセル選択ＭＩＳＦＥ
Ｔのゲート電極を構成するワード線と、前記ワード線の
上層に前記ワード線の延在方向に直交するように延在さ
れて配置されたビット線とを備え、前記ビット線の上層
に情報蓄積用のキャパシタを設けてなるキャパシタ・オ
ーバー・ビットライン構造のメモリセルを備えたＤＲＡ
Ｍを有する半導体集積回路装置の製造方法であって、以
下の工程を有するものである。
【００１９】（ａ）前記ワード線の上面および側面を窒
化シリコンからなる第１キャップ絶縁膜および第１側壁
絶縁膜によって被覆する工程。
【００２０】（ｂ）前記半導体基板上に、前記窒化シリ
コンよりもエッチング速度の速い材料からなる上面の平
坦な第１絶縁膜を形成して、前記第１キャップ絶縁膜お
よび第１側壁絶縁膜を被覆する工程。
【００２１】（ｃ）前記第１絶縁膜の上面に、その第１
絶縁膜よりもエッチング速度の遅い材料からなる第１マ
スク膜を堆積した後、その第１マスク膜のうち、互いに
隣接するワード線間に位置する第１キャパシタ用接続孔
形成領域を開口する工程。
【００２２】（ｄ）前記第１マスク膜の開口領域から露
出する第１絶縁膜部分をエッチング除去することによ
り、前記メモリセル選択ＭＩＳＦＥＴの一方の半導体領
域が露出するような第１キャパシタ用接続孔を、前記第
１キャップ絶縁膜および第１側壁絶縁膜によって自己整
合的に規定した状態で穿孔する工程。
【００２３】（ｅ）前記第１キャパシタ用接続孔を形成
した後の半導体基板上に、第１導体膜を堆積した後、そ
の第１導体膜をエッチバックすることにより、前記第１
キャパシタ用接続孔内に第１導体膜を埋め込む工程。
【００２４】（ｆ）前記第１導体膜の埋め込み工程後、
前記第１絶縁膜上に第２絶縁膜を堆積する工程。
【００２５】（ｇ）前記第２絶縁膜上に、前記第１絶縁
膜および前記第２絶縁膜よりもエッチング速度の遅い材
料からなる第２マスク膜を堆積した後、その第２マスク
膜のうち、互いに隣接するワード線間に位置するビット
線用接続孔形成領域を開口する工程。
【００２６】（ｈ）前記第２マスク膜の開口領域から露
出する第２絶縁膜および第１絶縁膜をエッチング除去す
ることにより、前記メモリセル選択ＭＩＳＦＥＴの他方
の半導体領域が露出するようなビット線接続孔を、前記
第１キャップ絶縁膜および第１側壁絶縁膜によって自己
整合的に規定した状態で穿孔する工程。
【００２７】（ｉ）前記ビット線用接続孔を形成した後
の半導体基板上に、第２導体膜を堆積した後、その第２
導体膜をパターニングすることにより、前記ビット線を
形成する工程。
【００２８】また、本発明の半導体集積回路装置の製造
方法は、前記第１キャップ絶縁膜および前記第１側壁絶
縁膜を、周辺回路用のＭＩＳＦＥＴのゲート電極の上面
および側面に形成されるキャップ絶縁膜および側壁絶縁
膜と同時に形成するものである。
【００２９】また、本発明の半導体集積回路装置の製造
方法は、半導体基板上に形成したメモリセル選択ＭＩＳ
ＦＥＴのゲート電極を構成するワード線と、前記ワード
線の上層に前記ワード線の延在方向に直交するように延
在されて配置されたビット線とを備え、前記ビット線の
上層に情報蓄積用のキャパシタを設けてなるキャパシタ
・オーバー・ビットライン構造のメモリセルを備えたＤ
ＲＡＭを有する半導体集積回路装置の製造方法であっ
て、以下の工程を有するものである。
【００３０】（ａ）前記ワード線の上面および側面を窒
化シリコンからなる第１キャップ絶縁膜および第１側壁
絶縁膜によって被覆する工程。
【００３１】（ｂ）前記半導体基板上に、前記窒化シリ
コンよりもエッチング速度の速い材料からなる上面の平
坦な第１絶縁膜を形成して、前記第１キャップ絶縁膜お
よび第１側壁絶縁膜を被覆する工程。
【００３２】（ｃ）前記第１絶縁膜の上面に、その第１
絶縁膜よりもエッチング速度の遅い材料からなる第１マ
スク膜を堆積した後、その第１マスク膜のうち、互いに
隣接するワード線間に位置する第１キャパシタ用接続孔
形成領域を開口する工程。
【００３３】（ｄ）前記第１マスク膜の開口領域から露
出する第１絶縁膜部分をエッチング除去することによ
り、前記メモリセル選択ＭＩＳＦＥＴの一方の半導体領
域が露出するような第１キャパシタ用接続孔を、前記第
１キャップ絶縁膜および第１側壁絶縁膜によって自己整
合的に規定した状態で穿孔する工程。
【００３４】（ｅ）前記第１キャパシタ用接続孔を形成
した後の半導体基板上に、第１導体膜を堆積した後、そ
の第１導体膜をエッチバックすることにより、前記第１
キャパシタ用接続孔内に第１導体膜を埋め込む工程。
【００３５】（ｆ）前記第１導体膜の埋め込み工程後、
前記第１絶縁膜上に第２絶縁膜を堆積する工程。
【００３６】（ｇ）前記第２絶縁膜上に、前記第１絶縁
膜および前記第２絶縁膜よりもエッチング速度の遅い材
料からなる第２マスク膜を堆積した後、その第２マスク
膜のうち、互いに隣接するワード線間に位置するビット
線用接続孔形成領域を開口する工程。
【００３７】（ｈ）前記第２マスク膜の開口領域から露
出する第２絶縁膜および第１絶縁膜をエッチング除去す
ることにより、前記メモリセル選択ＭＩＳＦＥＴの他方
の半導体領域が露出するようなビット線接続孔を、前記
第１キャップ絶縁膜および第１側壁絶縁膜によって自己
整合的に規定した状態で穿孔する工程。
【００３８】（ｉ）前記ビット線用接続孔を形成した後
の半導体基板上に、第２導体膜を堆積した後、その第２
導体膜をパターニングすることにより、前記ビット線を
形成する工程。
【００３９】（ｊ）前記ビット線の上面および側面を窒
化シリコンからなる第２キャップ絶縁膜および第２側壁
絶縁膜によって被覆する工程。
【００４０】（ｋ）前記第２絶縁膜上に、前記窒化シリ
コンよりもエッチング速度の速い材料からなる上面の平
坦な第３絶縁膜を堆積して前記第２キャップ絶縁膜およ
び第２側壁絶縁膜を被覆する工程。
【００４１】（ｌ）前記第３絶縁膜の上面に、その第３
絶縁膜よりもエッチング速度の遅い材料からなる第３マ
スク膜を堆積した後、その第３マスク膜のうち、第１キ
ャパシタ用接続孔形成領域を開口する工程。
【００４２】（ｍ）前記第３マスク膜の開口領域から露
出する第３絶縁膜および第２絶縁膜部分をエッチング除
去することにより、前記第１キャパシタ用接続孔内に埋
め込まれた第１導体膜が露出するような第２キャパシタ
用接続孔を、前記第２キャップ絶縁膜および第２側壁絶
縁膜によって自己整合的に規定した状態で穿孔する工
程。
【００４３】（ｎ）前記第２キャパシタ用接続孔を形成
した後の半導体基板上に、第３導体膜を堆積した後、そ
の第３導体膜をパターニングすることにより、前記情報
蓄積用のキャパシタにおける第１電極の一部を形成する
工程。
【００４４】
【作用】上記した本発明によれば、キャパシタ用接続孔
およびビット線用接続孔を自己整合的に形成することが
できる。また、それらの接続孔を形成する際の下地絶縁
膜を平坦にするので、接続孔パターン転写時のフォトリ
ソグラフィ技術におけるフォーカスマージンを充分に確
保することができる。
【００４５】これらにより、それらの接続孔の位置合わ
せ余裕を小さくすることができるので、高度なリソグラ
フィ技術や高度な合わせ技術を導入しないでもメモリセ
ルサイズを縮小することが可能となる。
【００４６】また、高度なリソグラフィ技術や高度な合
わせ技術を導入しないで今までの技術でメモリセルサイ
ズを縮小することができるので、新しい技術導入作業が
不要となり、ＤＲＡＭを有する半導体集積回路装置の開
発期間を短縮することが可能となる。
【００４７】また、キャパシタ用接続孔およびビット線
用接続孔の位置合わせ精度を向上させることができるの
で、それら接続孔での接続不良等を低減することがで
き、ＤＲＡＭを有する半導体集積回路装置の歩留まりお
よび信頼性を向上させることが可能となる。
【００４８】また、本発明によれば、第１キャップ絶縁
膜および第１側壁絶縁膜をＤＲＡＭの周辺回路を構成す
るＭＩＳＦＥＴのゲート電極を被覆するキャップ絶縁膜
および側壁絶縁膜の形成工程と同時に形成することによ
り、製造工程の大幅な増大を招くこともない。
【００４９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００５０】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置のメモリセル領域の要部断面図、
図２は図１の半導体集積回路装置の周辺回路領域の要部
断面図、図３は図１の半導体集積回路装置のメモリセル
領域の要部平面図、図４は図１の半導体集積回路装置の
メモリセル領域の要部平面図、図５〜図２１および図２
３〜図３２は図１の半導体集積回路装置の製造工程中に
おける要部断面図、図２２は図１の半導体集積回路装置
の図２１の製造工程中における要部平面図である。
【００５１】本実施例１の半導体集積回路装置は、例え
ば６４ＭビットＤＲＡＭである。ただし、本発明は、６
４ＭビットＤＲＡＭに適用することに限定されるもので
はなく種々適用可能である。
【００５２】このＤＲＡＭを図１〜図４によって説明す
る。なお、図１は図４のＩーＩ線の断面図を示してい
る。
【００５３】ＤＲＡＭを構成する半導体基板１ｓは、例
えばｐ- 形のシリコン（Ｓｉ）単結晶からなり、その上
部には、例えば二酸化シリコン（ＳｉＯ2)からなる素子
分離用のフィールド絶縁膜２が形成されている。
【００５４】メモリセル領域Ｍにおける半導体基板１ｓ
の上部には、ｐウエル３ｐが形成されている。このｐウ
エル３ｐには、例えばｐ形不純物のホウ素が導入されて
いる。そして、このｐウエル３ｐ上には、メモリセルＭ
Ｃが形成されている。このメモリセルＭＣは、１つのメ
モリセル選択ＭＯＳ・ＦＥＴ（以下、選択ＭＯＳとい
う）４と１つのキャパシタ５とから構成されている。こ
の１個のメモリセルＭＣのサイズは、例えば1.１５μｍ
2 程度である。
【００５５】選択ＭＯＳ４は、半導体基板１ｓの上部に
互いに離間して形成された一対の半導体領域４ａ, ４ｂ
と、半導体基板１ｓ上に形成されたゲート絶縁膜４ｃ
と、ゲート絶縁膜４ｃ上に形成されたゲート電極４ｄと
を有している。
【００５６】半導体領域４ａ, ４ｂは、選択ＭＯＳ４の
ソース領域およびドレイン領域を形成するための領域で
あり、この半導体領域４ａ, ４ｂには、例えばｎ形不純
物のリンまたはヒ素（Ａｓ）が導入されている。なお、
この半導体領域４ａ, ４ｂの間に選択ＭＯＳ４のチャネ
ル領域が形成されている。
【００５７】この半導体領域４ａ, ４ｂおよび２個のチ
ャネル領域からなる１個の活性領域は、その平面形状が
フィールド絶縁膜２によって囲まれて規定されており、
半導体領域４ａを中心にして左右対称の形状に形成され
ている（図３参照）。
【００５８】なお、選択ＭＯＳ４のゲート電極４ｄ下の
チャネル領域は、平面で見たときに屈折した上辺と下辺
とを有しているが、その屈折角度は１３５°以上に設計
されているので、チャネル領域の上辺と下辺でほぼ同じ
バーズビークの伸びおよびフィールド絶縁膜２の端部の
形状が得られるようになっている。
【００５９】これにより、本実施例１によれば、選択Ｍ
ＯＳ４のチャネル領域の表面に段差が形成され難くなる
ので、チャネル領域の全面にほぼ同じ深さに不純物をイ
オン注入により導入することが可能となっている。この
ため、均一な不純物濃度分布を有するチャネル領域を得
ることができるので、選択ＭＯＳ４のしきい値電圧の変
動を防ぐことが可能となっている。
【００６０】ゲート絶縁膜４ｃは、例えばＳｉＯ2 から
なる。また、ゲート電極４ｄは、例えば低抵抗ポリシリ
コン膜からなる導体膜４ｄ1 上に、例えばタングステン
シリサイド（ＷＳｉ2)からなる導体膜４ｄ2 を堆積して
形成されている。この導体膜４ｄ2 により、ゲート電極
４ｄの低抵抗化を図っている。ただし、ゲート電極４ｄ
は、低抵抗ポリシリコンの単体膜で形成しても良し、タ
ングステン等のような所定の金属でも良い。
【００６１】このゲート電極４ｄは、ワード線ＷＬの一
部でもある。ワード線ＷＬは、上記した活性領域が延在
する方向に対して直交する方向に延在しており、選択Ｍ
ＯＳ４のしきい値電圧を得るために必要な一定の幅（Ｌ
ｇ）を有している（図３参照）。この互いに隣接するワ
ード線ＷＬの間隔は、例えば0.６７μｍ程度である。
【００６２】なお、 Ｌｇの寸法を有するワード線ＷＬ
の領域は、少なくとも製造プロセスにおけるマスク合わ
せ余裕寸法に相当する分、活性領域の幅よりも広く設け
られている。
【００６３】このゲート電極４ｄ（ワード線ＷＬ）の上
面および側面は、絶縁膜６ａ, ６ｂを介してキャップ絶
縁膜（第１キャップ絶縁膜）７ａおよびサイドウォール
（第１側壁絶縁膜）７ｂによって被覆されている。これ
らのキャップ絶縁膜７ａおよびサイドウォール７ｂは、
層間絶縁膜８ａ〜８ｃによって被覆されている。そし
て、層間絶縁膜８ａ〜８ｃには、半導体基板１ｓの上層
部の半導体領域４ａが露出するような接続孔９ａ1 が形
成され、層間絶縁膜８ａ, ８ｂには、半導体基板１ｓの
上層部の半導体領域４ｂが露出するような接続孔９ｂ1
が形成されている。これら接続孔９ａ1,９ｂ1 の直径
は、例えば0.３６μｍ程度である。
【００６４】絶縁膜６ａ, ６ｂは、例えばＳｉＯ2 から
なる。また、本実施例１においては、キャップ絶縁膜７
ａおよびサイドウォール７ｂが、例えば窒化シリコンか
らなる。
【００６５】絶縁膜６ａ, ６ｂは、例えば次の２つの機
能を有している。すなわち、第１は、キャップ絶縁膜７
ａおよびサイドウォール７ｂを形成する際にその成膜処
理装置内が導体膜４ｄ2 の構成金属元素で汚染されるの
を防止する機能である。第２は、半導体集積回路装置の
製造工程における熱処理等に際し、熱膨張差に起因して
キャップ絶縁膜７ａおよびサイドウォール７ｂに加わる
ストレスを緩和する機能である。
【００６６】キャップ絶縁膜７ａおよびサイドウォール
７ｂは、層間絶縁膜８ａ, ８ｂに接続孔９ａ1,９ｂ１を
形成する際にエッチングストッパとして機能し、互いに
隣接するワード線ＷＬ間に接続孔９ａ1,９ｂ１を自己整
合的に形成するための膜として機能している。すなわ
ち、キャップ絶縁膜７ａおよびサイドウォール７ｂは、
ワード線ＷＬの幅方向における接続孔９ａ1,９ｂ１の寸
法を規定している。
【００６７】このため、例えば接続孔９ａ1,９ｂ１がワ
ード線ＷＬの幅方向（図３の左右方向）に多少ずれたと
しても、キャップ絶縁膜７ａおよびサイドウォール７ｂ
がエッチングストッパとして機能するので、その接続孔
９ａ1,９ｂ１からワード線ＷＬの一部が露出するような
こともない。したがって、接続孔９ａ1,９ｂ1 の位置合
わせ余裕を小さくすることができる。
【００６８】なお、接続孔９ａ1,９ｂ１がワード線ＷＬ
の長手方向（図３の上下方向）にずれたとしても、ここ
では層間絶縁膜８ａ, ８ｂの厚さがある程度確保されて
いるので、接続孔９ａ1,９ｂ1 から半導体基板１ｓの上
面が露出することもない。
【００６９】層間絶縁膜８ａは、例えばＳｉＯ2 からな
り、層間絶縁膜８ｂは、例えばＢＰＳＧ（Boro Phospho
Silicate Glass)からなる。この層間絶縁膜８ａは、そ
の上層の層間絶縁膜８ｂ中のホウ素またはリンが下層の
半導体基板１ｓに拡散するのを防止する機能を有してい
る。
【００７０】また、層間絶縁膜８ｂは、配線層の下地を
平坦にする機能を有している。これにより、フォトリソ
グラフィのマージンを確保することができ、接続孔９ａ
1,９ｂ1 や配線のパターン転写精度を向上させることが
できるようになっている。
【００７１】層間絶縁膜８ｂ上には、例えばＳｉＯ2 か
らなる層間絶縁膜８ｃが形成されている。この層間絶縁
膜８ｃは、後述するビット線形成工程時等において、層
間絶縁膜８ｂからキャップ絶縁膜７ａの一部が露出して
いると、その露出部分がエッチングされてワード線ＷＬ
が露出してしまう場合があるので、それを防止するため
の膜である。したがって、そのような問題が生じない場
合には、設けなくても良い。
【００７２】層間絶縁膜８ｃ上には、ビット線ＢＬが形
成されている。このビット線ＢＬは、例えば低抵抗ポリ
シリコンからなる導体膜（第２導体膜）ＢＬ1 の上層
に、例えばＷＳｉ2 からなる導体膜（第２導体膜）ＢＬ
2 が堆積されてなり、接続孔９ａ1 を介して半導体領域
４ａと電気的に接続されている。この互いに隣接するビ
ット線ＢＬの間隔は、例えば0.８６μｍ程度である。
【００７３】導体膜ＢＬ1 と層間絶縁膜８ｃとの間に
は、接続孔９ａ1 を形成する際にエッチングマスクとな
ったマスク膜（第２マスク膜）１０ｂが残されている。
このマスク膜１０ｂは、接続孔９ａ1 形成時におけるエ
ッチング選択比を高くするための膜で、例えば低抵抗ポ
リシリコンからなり、ビット線ＢＬの一部でもある。
【００７４】このビット線ＢＬは、上記したワード線Ｗ
Ｌと直交するように配置されている（図４参照）。ビッ
ト線ＢＬの中心線は、ビット線用の接続孔９ａ1 の中心
に必ずしも一致させる必要はないが、この場合、ビット
線ＢＬはキャパシタ用の接続孔９ｂ1,９ｂ2 を完全に囲
むための突出部を必要とする。
【００７５】なお、ビット線ＢＬに上記突出部を形成す
ると、隣接するビット線ＢＬと突出部との短絡不良が生
じる可能性があるため、その突出部に隣接するビット線
ＢＬ部分を突出部から離れるように少し屈曲してある。
【００７６】ビット線ＢＬの上面および側面は、絶縁膜
６ｃ, ６ｄを介してキャップ絶縁膜（第２キャップ絶縁
膜）１１ａおよびサイドウォール（第２側壁絶縁膜）１
１ｂによって被覆されている。このキャップ絶縁膜１１
ａおよびサイドウォール１１ｂは、層間絶縁膜８ｃ等に
接続孔９ｂ2 を形成する際にエッチングストッパとして
機能し、互いに隣接するビット線ＢＬ間に接続孔９ｂ2
を自己整合的に形成するための膜として機能している。
すなわち、キャップ絶縁膜１１ａおよびサイドウォール
１１ｂは、ビット線ＢＬの幅方向における接続孔９ｂ1,
９ｂ2 の寸法を規定している。
【００７７】したがって、例えば接続孔９ｂ1,９ｂ2 が
ビット線ＢＬの幅方向（図４の上下方向）に多少ずれた
としても、キャップ絶縁膜１１ａおよびサイドウォール
１１ｂがエッチングストッパとして機能するので、その
接続孔９ｂ1,９ｂ2 が素子分離領域に入り込み過ぎるこ
ともない。このため、接続孔９ｂ1,９ｂ2 の位置合わせ
余裕を小さくすることができる。
【００７８】さらに、このキャップ絶縁膜１１ａおよび
サイドウォール１１ｂは、絶縁膜１２によって被覆され
ている。この絶縁膜１２は、キャパシタ５を形成した後
の下地の絶縁膜を除去する際にエッチングストッパとし
て機能する膜であり、例えば窒化シリコンからなる。
【００７９】この絶縁膜１２の厚さは、例えば１００〜
５００Å、好ましくは２５０Å程度に設定されている。
これ以上厚いと、ダングリングボンドを終端するための
最終的な水素アニール処理時に、水素が窒化シリコン膜
で捕縛されてしまい、充分な終端効果が得られなくなっ
てしまうからである。
【００８０】このビット線ＢＬの上層には、例えば円筒
形のキャパシタ５が形成されている。すなわち、本実施
例１のＤＲＡＭは、ＣＯＢ構造となっている。キャパシ
タ５は、第１電極（第３導体膜）５ａ表面にキャパシタ
絶縁膜５ｂを介して第２電極５ｃが被覆され構成されて
いる。すなわち、本実施例１では、第１電極５ａの下面
側およびキャパシタ５の軸部側面にも容量部が形成され
ており、これにより大きな容量を確保することが可能と
なっている。
【００８１】第１電極５ａは、例えば低抵抗ポリシリコ
ンからなり、接続孔９ｂ1 内に埋め込まれた導体膜（第
１導体膜）１３を通じて選択ＭＯＳ４の一方の半導体領
域４ｂと電気的に接続されている。導体膜１３は、例え
ば低抵抗ポリシリコンからなる。
【００８２】キャパシタ絶縁膜５ｂは、例えば窒化シリ
コン膜上にＳｉＯ2 膜が堆積されて形成されている。ま
た、第２電極５ｃは、例えば低抵抗ポリシリコンからな
り、所定の配線と電気的に接続されている。
【００８３】なお、キャパシタ５の第１電極５ａの下部
のマスク膜（第３マスク膜）１０ｃは、接続孔９ｂ2 を
穿孔する際にマスクとして用いた膜である。このマスク
膜１０ｃは、例えば低抵抗ポリシリコンからなり、キャ
パシタ５の第１電極５ａの一部となっている。
【００８４】一方、周辺回路領域Ｐにおける半導体基板
１ｓの上部には、ｐウエル３ｐおよびｎウエル３ｎが形
成されている。このｐウエル３ｐには、例えばｐ形不純
物のホウ素が導入されている。また、ｎウエル３ｎに
は、例えばｎ形不純物のリンまたはＡｓが導入されてい
る。そして、このｐウエル３ｐ上およびｎウエル３ｎ上
には、 例えばｎＭＯＳ１４およびｐＭＯＳ１５が形成
されている。
【００８５】これらのｎＭＯＳ１４およびｐＭＯＳ１５
によって、ＤＲＡＭのセンスアンプ回路、カラムデコー
ダ回路、カラムドライバ回路、ロウデコーダ回路、ロウ
ドライバ回路、Ｉ／Ｏセレクタ回路、データ入力バッフ
ァ回路、データ出力バッファ回路および電源回路等のよ
うな周辺回路が形成されている。
【００８６】ｎＭＯＳ１４は、ｐウエル３ｐの上部に互
いに離間して形成された一対の半導体領域１４ａ, １４
ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１４
ｃと、ゲート絶縁膜１４ｃ上に形成されたゲート電極１
４ｄとを有している。
【００８７】半導体領域１４ａ, １４ｂは、ｎＭＯＳ１
４のソース領域およびドレイン領域を形成するための領
域であり、この半導体領域１４ａ, １４ｂには、例えば
ｎ形不純物のリンまたはＡｓが導入されている。なお、
この半導体領域１４ａ, １４ｂの間にｎＭＯＳ１４のチ
ャネル領域が形成されている。
【００８８】ゲート絶縁膜１４ｃは、例えばＳｉＯ2 か
らなる。また、ゲート電極１４ｄは、例えば低抵抗ポリ
シリコンからなる導体膜１４ｄ1 上にＷＳｉ2 からなる
導体膜１４ｄ2 が堆積されてなる。ただし、ゲート電極
１４ｄは、例えば低抵抗ポリシリコンの単体膜で形成し
ても良いし、金属で形成しても良い。
【００８９】ゲート電極１４ｄの上面および側面には、
絶縁膜６ａ, ６ｂを介してキャップ絶縁膜７ａおよびサ
イドウォール７ｂが形成されている。絶縁膜６ａ, ６ｂ
は、上記したメモリセル領域Ｍの絶縁膜６ａ, ６ｂと同
一の機能を有しており、例えばＳｉＯ2 からなる。
【００９０】また、キャップ絶縁膜７ａおよびサイドウ
ォール７ｂは、例えば窒化シリコンからなる。ただし、
この場合のサイドウォール７ｂは、主としてＬＤＤ（Li
ghtly Doped Drain)構造を構成するための膜である。
【００９１】ｐＭＯＳ１５は、ｎウエル３ｎの上部に互
いに離間して形成された一対の半導体領域１５ａ, １５
ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１５
ｃと、ゲート絶縁膜１５ｃ上に形成されたゲート電極１
５ｄとを有している。
【００９２】半導体領域１５ａ, １５ｂは、ｐＭＯＳ１
５のソース領域およびドレイン領域を形成するための領
域であり、この半導体領域１５ａ, １５ｂには、例えば
ｐ形不純物のホウ素が導入されている。なお、この半導
体領域１５ａ, １５ｂの間にｐＭＯＳ１５のチャネル領
域が形成されている。
【００９３】ゲート絶縁膜１５ｃは、例えばＳｉＯ2 か
らなる。また、ゲート電極１５ｄは、例えば低抵抗ポリ
シリコンからなる導体膜１５ｄ1 上にＷＳｉ2 からなる
導体膜１５ｄ2 が堆積されてなる。ただし、ゲート電極
１５ｄは、例えば低抵抗ポリシリコンの単体膜で形成し
ても良いし、金属で形成しても良い。
【００９４】ゲート電極１５ｄの上面および側面には、
絶縁膜６ａ, ６ｂを介してキャップ絶縁膜７ａおよびサ
イドウォール７ｂが形成されている。絶縁膜６ａ, ６ｂ
は、上記したメモリセル領域Ｍの絶縁膜６ａ, ６ｂと同
一の機能を有しており、例えばＳｉＯ2 からなる。
【００９５】また、キャップ絶縁膜７ａおよびサイドウ
ォール７ｂは、例えば窒化シリコンからなる。ただし、
この場合のサイドウォール７ｂは、主としてＬＤＤ構造
を構成するための膜である。
【００９６】このｎＭＯＳ１４およびｐＭＯＳ１５は、
上記した層間絶縁膜８ａ〜８ｃによって被覆されてお
り、その層間絶縁膜８ｃ上には、上記した絶縁膜１２が
堆積されている。さらに、このようなメモリセル領域Ｍ
および周辺回路領域Ｐにおいて、絶縁膜１２上には、層
間絶縁膜８ｄが形成されており、これによってキャパシ
タ５の第２電極５ｂが被覆されている。
【００９７】層間絶縁膜８ｄは、例えばＳｉＯ2 からな
る絶縁膜８ｄ1 上に、例えばＢＰＳＧからなる絶縁膜８
ｄ2 が堆積されて形成されている。絶縁膜８ｄ1 は、そ
の上層の絶縁膜８ｄ2 中のホウ素またはリンがキャパシ
タ５の第２電極５ｃ側等に拡散するのを防止する機能を
有している。
【００９８】次に、本実施例１の半導体集積回路装置の
製造方法を図５〜図３２によって説明する。
【００９９】まず、図５に示すように、ｐ- 形Ｓｉ単結
晶からなる半導体基板１ｓの表面に熱酸化処理を施し
て、例えば厚さ１３５Å程度のＳｉＯ2 からなる絶縁膜
１６を形成した後、その上面に、例えば厚さ１４００Å
程度の窒化シリコンからなる絶縁膜１７をＣＶＤ法等に
より堆積する。
【０１００】続いて、絶縁膜１７のうち、素子分離領域
に位置する部分をフォトリソグラフィ技術およびドライ
エッチング技術によって除去した後、このパターニング
された絶縁膜１７をマスクにして選択酸化処理を施すこ
とにより、図６に示すように、半導体基板１ｓの主面に
素子分離用のフィールド絶縁膜２を形成する。このフィ
ールド絶縁膜２は、例えばＳｉＯ2 からなり、その膜厚
は約４０００Åである。
【０１０１】その後、絶縁膜１７を熱リン酸溶液等によ
り除去した後、フォトレジストをマスクにして、例えば
ｐ形不純物のホウ素をイオン注入により半導体基板１ｓ
の所定位置に導入し、そのフォトレジストを除去した後
に、半導体基板１ｓに熱拡散処理を施すことによりｐウ
エル３ｐを形成する。
【０１０２】また、フォトレジストをマスクにして、例
えばｎ形不純物のリンをイオン注入により半導体基板１
ｓの所定位置に導入し、そのフォトレジストを除去した
後に、半導体基板１ｓに熱拡散処理を施すことによりｎ
ウエル３ｎを形成する。
【０１０３】次いで、半導体基板１ｓの表面の絶縁膜１
６をフッ酸溶液でエッチング除去した後に、半導体基板
１ｓの表面に、例えば厚さ約１００Å程度のＳｉＯ2 か
らなる絶縁膜（図示せず）を形成する。
【０１０４】その後、チャネル領域での不純物濃度を最
適化することで、各ＭＯＳのしきい値電圧を得るため
に、活性領域の主面に、所定の不純物をイオン注入す
る。
【０１０５】次いで、図７に示すように、半導体基板１
ｓの表面の絶縁膜をフッ酸溶液でエッチング除去した後
に、半導体基板１ｓの表面に選択ＭＯＳのゲート絶縁膜
４ｃおよび周辺回路を構成するＭＯＳのゲート絶縁膜１
４ｃ, １５ｃを形成する。このゲート絶縁膜４ｃは、例
えば熱酸化法で形成され、その膜厚は約９０Åである。
【０１０６】続いて、図８に示すように、半導体基板１
の上面に、例えばリンが導入された低抵抗ポリシリコン
からなる導体膜１８ｄ1 およびＷＳｉ2 からなる導体膜
１８ｄ2 を順次堆積する。この導体膜１８ｄ1,１８ｄ2
は、例えばＣＶＤ法で形成され、これらの膜厚は、例え
ばそれぞれ７００Åおよび１５００Åである。
【０１０７】その後、上層の導体膜１８ｄ2 上に、例え
ばＳｉＯ2 からなる絶縁膜６ａおよび窒化シリコンから
なるキャップ絶縁膜７ａを順次堆積する。この絶縁膜６
ａおよびキャップ絶縁膜７ａは、例えばＣＶＤ法で形成
される。
【０１０８】絶縁膜６ａは、キャップ絶縁膜７ａ形成に
際してその成膜装置内が導体膜１８ｄ2 の構成金属で汚
染されるのを防止するとともに、熱処理等に際してキャ
ップ絶縁膜７ａに加わる応力を緩和するための膜であ
り、その厚さは、例えば１００〜５００Å程度である。
【０１０９】また、キャップ絶縁膜７ａは、後述する接
続孔形成工程に際して、エッチングストッパとして機能
する膜であり、その厚さは、例えば２０００Å程度であ
る。
【０１１０】次いで、図９に示すように、フォトレジス
トをマスクにして、そのフォトレジストから露出するキ
ャップ絶縁膜７ａ、絶縁膜６ａおよび導体膜１８ｄ2,１
８ｄ1 を順次エッチング除去することにより、メモリセ
ル領域Ｍおよび周辺回路領域Ｐにゲート電極４ｄ（ワー
ド線ＷＬ）, １４ｄ, １５ｄを形成する。
【０１１１】続いて、上記したフォトレジストを除去し
た後、半導体基板１ｓに熱酸化処理を施すことにより、
ゲート電極４ｄ, １４ｄ, １５ｄの側面に、例えばＳｉ
Ｏ2からなる薄い絶縁膜６ｂを形成する。
【０１１２】その後、図１０に示すように、周辺回路領
域ＰのｎＭＯＳ形成領域およびｐＭＯＳ形成領域にそれ
ぞれｎ形不純物のリンおよびｐ形不純物のホウ素をゲー
ト電極１４ｄ, １５ｄをマスクとしてイオン注入するこ
とにより、低不純物濃度の半導体領域１４ａ1,１４ｂ1,
１５ａ1,１５ｂ1 を形成する。
【０１１３】次いで、メモリセル領域Ｍの選択ＭＯＳ形
成領域にｎ形不純物のリンをゲート電極４ｄをマスクと
してイオン注入し、このｎ形不純物を引き伸ばし拡散す
ることにより、選択ＭＯＳ４のソース領域およびドレイ
ン領域を構成する半導体領域４ａ, ４ｂを形成する。半
導体領域４ａ, ４ｂは、それぞれ後にビット線およびキ
ャパシタが接続される。
【０１１４】続いて、半導体基板１ｓ上に、例えば窒化
シリコンからなる絶縁膜をＣＶＤ法により堆積した後、
その絶縁膜をＲＩＥ（Reactive Ion Etching）等のよう
な異方性ドライエッチング法によってエッチバックする
ことにより、選択ＭＯＳ４のゲート電極４ｄの側面にサ
イドウォール７ｂを形成する。
【０１１５】なお、このようなサイドウォール７ｂを形
成した後、ｐウエル３ｐの主面に、上記したｎ形不純物
のリンよりも高濃度にヒ素（Ａｓ）をイオン注入するこ
とにより、選択ＭＯＳ４のソース領域およびドレイン領
域をＬＤＤ（Lightly DopedDrain)構造としても良い。
【０１１６】その後、周辺回路領域ＰのｎＭＯＳ形成領
域およびｐＭＯＳ形成領域にそれぞれｎ形不純物のリン
およびｐ形不純物のホウ素をサイドウォール７ｂをマス
クとしてイオン注入することにより、高不純物濃度の半
導体領域１４ａ2,１４ｂ2,１５ａ2,１５ｂ2 を形成す
る。これにより、周辺回路領域ＰのｎＭＯＳ１４および
ｐＭＯＳ１５の半導体領域１４ａ, １４ｂ, １５ａ, １
５ｂを形成する。
【０１１７】次いで、図１１に示すように、半導体基板
１ｓ上に、例えばＳｉＯ2 からなる層間絶縁膜８ａをＣ
ＶＤ法等で堆積した後、その層間絶縁膜８ａ上に、例え
ばＢＰＳＧ等からなる層間絶縁膜８ｂをＣＶＤ法等によ
って堆積する。
【０１１８】続いて、その層間絶縁膜８ｂの上面を化学
的機械研磨（Chemical MechanicalPolishing ；ＣＭ
Ｐ）法によって平坦化した後、その層間絶縁膜８ｂ上
に、例えばリンが導入された低抵抗ポリシリコンからな
るマスク膜（第１マスク膜）１０ａをＣＶＤ法等によっ
て堆積する。
【０１１９】その後、フォトレジストをマスクにして、
マスク膜１０ａをドライエッチング法等によってパター
ニングすることにより、選択ＭＯＳ４の一方の半導体領
域４ｂの上方が開口するようなマスク膜１０ａのパター
ンを形成する。
【０１２０】この際、本実施例１においては、マスク膜
１０ａの下地の層間絶縁膜８ｂの上面を平坦にしている
ので、充分なフォトリソグラフィマージンを確保するこ
とができ、良好なパターン転写が可能である。なお、周
辺回路領域Ｐにおいては、層間絶縁膜８ｂ上面の全面が
マスク膜１０ａによって覆われている。
【０１２１】ここで、マスク膜１０ａとして低抵抗ポリ
シリコンを用いたのは、以下の理由からである。第１
に、後述するキャパシタ５用の接続孔形成工程に際し
て、窒化シリコン膜とのエッチング選択比を高くできる
からである。第２に、その接続孔内に導体膜を埋め込ん
だ後、その導体膜のエッチバック処理に際して下層のマ
スク膜１０ａも同時に除去してしまうことができるから
である。
【０１２２】ただし、マスク膜１０ａの構成材料は、ポ
リシリコンに限定されるものではなく種々変更可能であ
り、例えば窒化シリコンでも良い。
【０１２３】次いで、そのマスク膜１０ａをエッチング
マスクとして、マスク膜１０ａから露出する層間絶縁膜
８ａ, ８ｂを、例えばドライエッチング法によって除去
することにより、図１２に示すように、選択ＭＯＳ４の
半導体領域４ｂが露出するような接続孔（第１キャパシ
タ用接続孔）９ｂ1 を形成する。接続孔９ｂ1 の直径
は、例えば0.３６μｍ程度である。
【０１２４】この際、本実施例１においては、キャップ
絶縁膜７ａおよびサイドウォール７ｂを窒化シリコンで
形成しているので、ドライエッチング処理における窒化
シリコンに対する選択比を高く設定することで、キャッ
プ絶縁膜７ａおよびサイドウォール７ｂがエッチングス
トッパとなり、微細な接続孔９ｂ1 を自己整合的に高い
位置合わせ精度で形成することができる。
【０１２５】例えばマスク膜１０ａの開口部の位置が多
少ワード線ＷＬの幅方向（図１２の左右方向）にずれた
としても、キャップ絶縁膜７ａおよびサイドウォール７
ｂが窒化シリコンからなりエッチングストッパとして機
能するようになっているので、そのマスク膜をエッチン
グマスクとして形成した接続孔からワード線ＷＬの一部
が露出することもない。
【０１２６】また、マスク膜１０ａの開口部の位置がワ
ード線ＷＬの延在する方向にずれたとしても、その場合
は、下層のフィールド絶縁膜２の厚さが充分厚いので、
そのマスク膜をエッチングマスクとして形成した接続孔
が半導体基板１ｓの上部にまで到達することもない。
【０１２７】したがって、本実施例１においては、位置
合わせずれを考慮して多めに確保していた接続孔９ｂ1
の位置合わせ余裕を小さくすることができるので、メモ
リセル領域Ｍの面積を縮小することが可能になってい
る。
【０１２８】この際のドライエッチング条件は、例えば
以下の通りである。選択比は、例えば１０〜１５程度で
ある。反応ガスは、例えばＣ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａ
ｒガスで、それぞれ例えば３／５／２００／５５０sccm
程度である。圧力は、例えば１００mTorr 程度、高周波
電力（ＲＦ Ｐｏｗｅｒ）は、例えば１０００watts程
度である。処理温度は、上部電極／壁面／下部電極にお
いてそれぞれ、例えば２０／６０／−１０℃程度であ
る。
【０１２９】続いて、図１３に示すように、半導体基板
１ｓ上に、例えばリンが導入された低抵抗ポリシリコン
からなる導体膜１３をＣＶＤ法等によって堆積した後、
その導体膜１３をドライエッチング法等によってエッチ
バックすることにより、図１４に示すように、接続孔９
ｂ1 内のみに導体膜１３を埋め込む。このエッチバック
処理の際に、下層のマスク膜１０ａ（図１３参照）も除
去してしまう。
【０１３０】その後、図１５に示すように、半導体基板
１ｓ上に、例えばＳｉＯ2 からなる層間絶縁膜８ｃをＣ
ＶＤ法等によって堆積する。この層間絶縁膜８ｃの厚さ
は、例えば５００〜１０００Å程度である。
【０１３１】次いで、その層間絶縁膜８ｃ上に、例えば
低抵抗ポリシリコンからなるマスク膜１０ｂをＣＶＤ法
等によって堆積する。このマスク膜１０ｂの厚さは、例
えば３０００〜６０００Å程度である。
【０１３２】続いて、フォトレジストをマスクとして、
そのマスク膜１０ｂをドライエッチング処理によってパ
ターニングすることにより、マスク膜１０ｂにおいて半
導体領域４ａの上方を開口した後、その開口部から露出
する領域の層間絶縁膜８ａ〜８ｃをドライエッチング処
理によってエッチング除去する。
【０１３３】これにより、図１６に示すように、選択Ｍ
ＯＳ４の半導体領域４ａが露出するような接続孔９ａ1
を穿孔する。この接続孔９ａ1 の直径は、例えば0.３６
μｍ程度である。
【０１３４】この際、本実施例１においては、キャップ
絶縁膜７ａおよびサイドウォール７ｂを窒化シリコンで
形成しているので、ドライエッチング処理における窒化
シリコンに対する選択比を高く設定することで、キャッ
プ絶縁膜７ａおよびサイドウォール７ｂがエッチングス
トッパとなり、微細な接続孔９ａ1 を自己整合的に高い
位置合わせ精度で形成することができる。
【０１３５】例えばマスク膜１０ｂの開口部の位置が多
少ワード線ＷＬの幅方向（図１６の左右方向）にずれた
としても、キャップ絶縁膜７ａおよびサイドウォール７
ｂが窒化シリコンからなりエッチングストッパとして機
能するようになっているので、そのマスク膜をエッチン
グマスクとして形成した接続孔からワード線ＷＬの一部
が露出することもない。
【０１３６】また、マスク膜１０ｂの開口部の位置がワ
ード線ＷＬの延在する方向にずれたとしても、その場合
は、下層のフィールド絶縁膜２の厚さが充分厚いので、
そのマスク膜をエッチングマスクとして形成した接続孔
が半導体基板１ｓの上部にまで到達することもない。
【０１３７】したがって、本実施例１においては、位置
合わせずれを考慮して多めに確保していた接続孔９ａ1
の位置合わせ余裕を小さくすることができるので、メモ
リセル領域Ｍの面積を縮小することが可能になってい
る。
【０１３８】この際のドライエッチング条件は、例えば
以下の通りである。選択比は、例えば１０〜１５程度で
ある。反応ガスは、例えばＣ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａ
ｒガスで、それぞれ例えば３／５／２００／５５０sccm
程度である。圧力は、例えば１００mTorr 程度、高周波
電力（ＲＦ Ｐｏｗｅｒ）は、例えば１０００watts程
度である。処理温度は、上部電極／壁面／下部電極にお
いてそれぞれ、例えば２０／６０／−１０℃程度であ
る。
【０１３９】例えば以下の通りである。選択比は、例え
ば１０〜１５である。
【０１４０】その後、図１７に示すように、半導体基板
１ｓ上に、例えばリンが導入された低抵抗ポリシリコン
からなる導体膜ＢＬ1 およびＷｓｉ2 からなる導体膜Ｂ
Ｌ2をＣＶＤ法等によって順次堆積し、続いて、その導
体膜ＢＬ2 上にＳｉＯ2 からなる絶縁膜６ｃおよび窒化
シリコンからなるキャップ絶縁膜１１ａをＣＶＤ法等に
よって順次堆積する。このキャップ絶縁膜１１ａの厚さ
は、例えば２０００Å程度である。
【０１４１】次いで、キャップ絶縁膜１１ａ上に、ビッ
ト線形成領域を被覆するようなフォトレジスト１９ａを
形成した後、そのフォトレジスト１９ａをエッチングマ
スクとして、そのマスクから露出するキャップ絶縁膜１
１ａ、絶縁膜６ｃ、導体膜ＢＬ2,ＢＬ1 およびマスク膜
１０ｂを順次エッチング除去する。
【０１４２】これにより、図１８に示すように、導体膜
ＢＬ1,ＢＬ2 、マスク膜１０ｂからなるビット線ＢＬを
形成する。ビット線ＢＬは、接続孔９ａ1 を通じて選択
ＭＯＳ４の一方の半導体領域４ａと電気的に接続されて
いる。
【０１４３】続いて、フォトレジスト１９ａ（図１７参
照）を除去した後、半導体基板１に対して熱酸化処理を
施すことによリ、図１９に示すように、ビット線ＢＬを
構成する導体膜ＢＬ1,ＢＬ2 およびマスク膜１０ｂの側
面に、例えばＳｉＯ2 からなる薄い絶縁膜６ｄを形成す
る。
【０１４４】その後、半導体基板１ｓ上に、例えば窒化
シリコンからなる絶縁膜をＣＶＤ法で堆積した後、その
絶縁膜をＲＩＥ等の異方性ドライエッチング法でエッチ
ング除去することにより、ビット線ＢＬの側面にサイド
ウォール１１ｂを形成する。
【０１４５】次いで、半導体基板１ｓ上に、例えば厚さ
１００〜５００Å程度、好ましくは２５０Å程度の窒化
シリコン等からなる絶縁膜１２をＣＶＤ法で堆積する。
この絶縁膜１２は、後述するキャパシタ形成処理後の下
地絶縁膜のウエットエッチング除去工程におけるエッチ
ングストッパとしての機能を有している。
【０１４６】続いて、図２０に示すように、半導体基板
１ｓ上に、例えばＳｉＯ2 からなる絶縁膜２０をＣＶＤ
法で堆積した後、その絶縁膜２０の上面を、例えばＣＭ
Ｐ法によって平坦化する。
【０１４７】その後、半導体基板１ｓ上に、例えばリン
が導入された低抵抗ポリシリコンからなるマスク膜１０
ｃをＣＶＤ法で堆積する。この場合のマスク膜１０ｃの
厚さは、例えば５００〜２０００Å程度である。
【０１４８】次いで、このマスク膜１０ｃにおいてキャ
パシタ用接続部形成領域をフォトリソグラフィ技術およ
びドライエッチング技術によって開口した後、そのマス
ク膜１０ｃをエッチングマスクとして、そのマスク膜１
０ｃから露出する領域の絶縁膜２０、絶縁膜１２および
層間絶縁膜８ｂをエッチング除去することにより、図２
１に示すように、導体膜１３に達するような接続孔９ｂ
2 を形成する。この接続孔９ａ2 の直径は、例えば0.３
６μｍ程度である。
【０１４９】この際、本実施例１においては、ビット線
ＢＬを被覆するキャップ絶縁膜１１ａおよびサイドウォ
ール１１ｂを窒化シリコンで形成しているので、ドライ
エッチング処理における窒化シリコンに対する選択比を
高く設定することで、キャップ絶縁膜１１ａおよびサイ
ドウォール１１ｂがエッチングストッパとなり、微細な
接続孔（第２キャパシタ用接続孔）９ｂ２を自己整合的
に高い位置合わせ精度で形成することができる。
【０１５０】ここで、この段階におけるメモリセル領域
Ｍの要部平面図を図２２に示し、そのXXIII ーXXIII 線
およびXXIVーXXIV線の断面図を図２３および図２４に示
す。
【０１５１】本実施例１の場合、例えばマスク膜１０ｃ
（図２１参照）の開口部の位置が多少ビット線ＢＬの幅
方向（図２２の上下方向）にずれたとしても、図２４か
ら判るように、キャップ絶縁膜１１ａおよびサイドウォ
ール１１ｂが窒化シリコンからなりエッチングストッパ
として機能するので、そのマスク膜をエッチングマスク
として形成した接続孔からビット線ＢＬの一部が露出す
ることもない。
【０１５２】また、マスク膜１０ｃ（図２１参照）の開
口部の位置がビット線ＢＬの延在する方向（図２２の左
右方向）にずれたとしても、その場合は、図２３から判
るように、下層のワード線ＷＬを被覆するキャップ絶縁
膜７ａおよびサイドウォール７ｂが窒化シリコンからな
りエッチングストッパとして機能するので、そのマスク
膜をエッチングマスクとして形成した接続孔からワード
線ＷＬが露出してしまうこともない。
【０１５３】すなわち、本実施例１においては、図２２
に示すように、キャパシタ用の接続孔９ｂ1,９ｂ2 は、
ワード線ＷＬとビット線ＢＬで囲まれた領域Ａの範囲内
に位置決めされて形成されるようになっている。なお、
図２２の領域Ｂは、素子分離領域との合わせを考慮した
合わせ余裕範囲等のような他の合わせ余裕を考慮した接
続孔９ｂ1,９ｂ2 の形成範囲を示している。
【０１５４】この際のドライエッチング条件は、例えば
以下の通りである。選択比は、例えば１０〜１５程度で
ある。反応ガスは、例えばＣ4 Ｆ8 ／ＣＦ4 ／ＣＯ／Ａ
ｒガスで、それぞれ例えば３／５／２００／５５０sccm
程度である。圧力は、例えば１００mTorr 程度、高周波
電力（ＲＦ Ｐｏｗｅｒ）は、例えば１０００watts程
度である。処理温度は、上部電極／壁面／下部電極にお
いてそれぞれ、例えば２０／６０／−１０℃程度であ
る。
【０１５５】次いで、マスク膜１０ｃ上に、例えばリン
が導入された低抵抗ポリシリコンからなる厚さ５００〜
１０００Å程度の導体膜を堆積した後、その上面に、例
えばＳｉＯ2 からなる厚さ３０００〜６０００Å程度の
絶縁膜をプラズマＣＶＤ法等によって堆積する。
【０１５６】なお、この導体膜は接続孔９ｂ1,９ｂ2 内
にも堆積されて、導体膜１３を通じて選択ＭＯＳ４の他
方の半導体領域４ｂと電気的に接続されている。
【０１５７】また、この導体膜上の絶縁膜は、下層のＢ
ＰＳＧからなる絶縁膜２０よりもウエットエッチング処
理におけるエッチレートの高い絶縁膜で形成されてい
る。これは、この絶縁膜のエッチングレートが絶縁膜２
０よりも低いと、後の工程でその絶縁膜と絶縁膜２０と
を同時に除去する際に、その絶縁膜が第１電極５ａの中
央の狭い窪みの中にも埋設されていることから、その絶
縁膜が充分除去されないうちに、絶縁膜２０が除去され
てしまい、下層の素子に悪影響を与える場合があるから
である。
【０１５８】続いて、その絶縁膜、導体膜およびマスク
膜１０ｃにおいて、フォトレジストから露出する部分を
ドライエッチング法等によってエッチング除去すること
により、図２５に示すように、キャパシタの第１電極５
ａの下部５ａ1 および絶縁膜２１を形成する。
【０１５９】その後、半導体基板１ｓ上に、低抵抗ポリ
シリコンからなる導体膜をＣＶＤ法で堆積した後、その
導体膜をＲＩＥなどの異方性ドライエッチング法によっ
てエッチバックすることにより、図２６に示すように、
絶縁膜２１の側面にキャパシタの第１電極５ａの側部５
ａ2 を形成する。
【０１６０】次いで、例えばフッ酸溶液を用いたウエッ
トエッチングにより、絶縁膜２０,２１を除去すること
により、図２７に示すように、円筒形のキャパシタの第
１電極５ａを形成する。この際、層間絶縁膜８ｃ上に形
成された絶縁膜１２がウエットエッチングのストッパと
して機能するため、その下層の層間絶縁膜８c は除去さ
れない。
【０１６１】続いて、図２８に示すように、半導体基板
１ｓ上に窒化シリコン膜（図示せず）をＣＶＤ法で堆積
した後、その窒化シリコン膜に対して酸化処理を施すこ
とにより、窒化シリコン膜の表面にＳｉＯ2 膜を形成し
て、窒化シリコン膜およびＳｉＯ2 膜からなるキャパシ
タ絶縁膜５ｂを形成する。
【０１６２】その後、半導体基板１ｓ上に、例えば低抵
抗ポリシリコンからなる導体膜をＣＶＤ法で堆積し、こ
の導体膜をフォトレジストをマスクにしてエッチングす
ることにより、キャパシタ５の第２電極５ｃを形成し、
キャパシタ５を形成する。
【０１６３】次いで、半導体基板１ｓ上に、例えばＳｉ
Ｏ2 からなる絶縁膜８ｄ1 をＣＶＤ法等によって堆積し
た後、その絶縁膜８ｄ1 上に、例えばＢＰＳＧ等からな
る絶縁膜８ｄ2 を堆積し、この絶縁膜８ｄ2 の上面を、
例えばＣＭＰ法によって平坦化する。
【０１６４】続いて、配線形成工程に移行する。この配
線形成工程を図２９〜図３２によって説明する。なお、
図２９〜図３２は配線形成工程を説明するために、図５
〜図２８とは異なる部分の断面を示しているが、同じＤ
ＲＡＭの要部断面図である。
【０１６５】まず、図２９に示すように、半導体基板１
ｓ上に、例えばＳｉＯ2 からなる層間絶縁膜８ｅをＣＶ
Ｄ法等によって堆積する。これにより、キャパシタ５を
被覆する。
【０１６６】続いて、その層間絶縁膜８ｅに、フォトレ
ジストをマスクとして、キャパシタ５の第２電極５ｃの
パッド部が露出するような接続孔２２ａを形成するとと
もに、周辺回路領域ＰにおけるＭＯＳ・ＦＥＴ２３の一
方の半導体領域２３ａが露出するような接続孔２２ｂを
ドライエッチング処理によって形成する。
【０１６７】その後、半導体基板１ｓ上に、例えばチタ
ン（Ｔｉ）からなる導体膜をスパッタリング法等によっ
て堆積した後、その上面に、例えばタングステン等から
なる導体膜をＣＶＤ法等によって堆積し、さらに、その
上面に、例えば窒化チタン（ＴｉＮ）等からなる導体膜
をスパッタリング法等によって堆積する。
【０１６８】次いで、その積層導体膜を、フォトレジス
トをマスクとしてドライエッチング法等によってパター
ニングすることにより、図３０に示すように、第１層配
線２４ａを形成する。
【０１６９】続いて、半導体基板１ｓ上に、例えばＳｉ
Ｏ2 からなる層間絶縁膜８ｆをＣＶＤ法等によって堆積
して第１層配線２４ａを被覆した後、その層間絶縁膜８
ｆにフォトレジストをマスクにしてドライエッチング処
理を施すことにより、第１層配線２４ａの一部が露出す
るような接続孔２２ｃを形成する。
【０１７０】その後、図３１に示すように、層間絶縁膜
８ｆ上に第２層配線２４ｂを形成する。この第２層配線
２４ｂは、例えば次のようにして形成されている。
【０１７１】まず、例えばタングステン等からなる導体
膜をＣＶＤ法等によって堆積した後、その上面に、例え
ばアルミニウム（Ａｌ）等からなる導体膜をスパッタリ
ング法によって堆積し、さらに、その上面に、例えばＴ
ｉＮ等からなる導体膜をスパッタリング法によって堆積
する。その後、その積層導体膜を第１層配線２４ａと同
様にパターニングすることによって形成する。
【０１７２】次いで、層間絶縁膜８ｆ上に、例えばＳｉ
Ｏ2 からなる層間絶縁膜８ｇをＣＶＤ法等によって堆積
して第２層配線２４ｂを被覆した後、その層間絶縁膜８
ｇにフォトレジストをマスクにしてドライエッチング処
理を施すことにより、第２層配線２４ｂが露出するよう
な接続孔２２ｄを形成する。
【０１７３】続いて、図３２に示すように、層間絶縁膜
８ｇ上に第３層配線２４ｃを形成する。第３層配線２４
ｃは第２層配線２４ｂと同一材料で同一方法で形成され
ている。
【０１７４】最後に、半導体基板１ｓ上に、例えばＳｉ
Ｏ2 からなる表面保護膜２５をＣＶＤ法等によって堆積
し、第３層配線２４ｃを被覆することにより、本実施例
１のＤＲＡＭのウエハプロセスを終了する。
【０１７５】このように、本実施例１によれば、以下の
効果を得ることが可能となる。
【０１７６】(1).ビット線接続用の接続孔９ａ1 および
キャパシタ接続用の接続孔９ｂ1,９ｂ2 を自己整合的に
形成することができるので、それらの接続孔９ａ1,９ｂ
1,９ｂ2 と各層とのフォトリソグラフィでの合わせを不
要にすることが可能となる。
【０１７７】(2).ビット線接続用の接続孔９ａ1 および
キャパシタ接続用の接続孔９ｂ1,９ｂ2 を形成する際の
下地絶縁膜の上面を平坦にすることができるので、それ
らの接続孔９ａ1,９ｂ1,９ｂ2 を形成するためのフォト
リソグラフィでのマージンを向上させることができ、パ
ターン転写精度を向上させることが可能となる。
【０１７８】(3).上記(1),(2) により、ビット線接続用
の接続孔９ａ1 およびキャパシタ接続用の接続孔９ｂ1,
９ｂ2 の位置合わせ余裕を小さくすることができるの
で、メモリセルＭＣのサイズを縮小することができる。
このため、半導体チップのサイズを縮小することが可能
となる。
【０１７９】(4).上記(1),(2) により、ビット線接続用
の接続孔９ａ1 およびキャパシタ接続用の接続孔９ｂ1,
９ｂ2 での接続不良を低減することができるので、ＤＲ
ＡＭの歩留まりおよび信頼性を向上させることが可能と
なる。
【０１８０】(5).上記(1),(2) により、ビット線接続用
の接続孔９ａ1 およびキャパシタ接続用の接続孔９ｂ1,
９ｂ2 を形成するのに、高度な合わせ技術や工程管理が
必要ない。また、転写パターンの解像度を上げるべく位
相シフト技術等のような高度で高価なフォトリソグラフ
ィ技術を導入する必要もない。
【０１８１】(6).メモリセル領域Ｍのキャップ絶縁膜７
ａおよびサイドウォール７ｂは、周辺回路領域ＰのＭＯ
Ｓ・ＦＥＴのＬＤＤ構造を構成するためのキャップ絶縁
膜７ａおよびサイドウォール７ｂと同時に形成できるの
で、製造工程の大幅な増大を招かない。
【０１８２】(7).上記(5),(6) により、ＤＲＡＭを有す
る半導体集積回路装置の開発期間を短縮することが可能
となる。
【０１８３】（実施例２）図３３は本発明の他の実施例
である半導体集積回路装置のメモリセル領域の要部断面
図である。
【０１８４】図３３に示す本実施例２の半導体集積回路
装置は、キャパシタ５用の接続孔９ｂ1 内に前記実施例
１で示した埋め込み用の導体膜が設けられていない場合
を示している。
【０１８５】この場合の接続孔９ｂ1 は、例えば次のよ
うに形成する。まず、前記実施例１と同様に、ビット線
ＢＬおよびこれを被覆する絶縁膜６ｃ, ６ｄ、キャップ
絶縁膜１１ａ、サイドウォール１１ｂおよび絶縁膜１２
を形成する。
【０１８６】続いて、その絶縁膜１２上に、絶縁膜で被
覆した後、その絶縁膜の上面を平坦化する。その後、そ
の絶縁膜上に、例えば低抵抗ポリシリコンからなるマス
ク膜１０ｂを形成し、これをマスクとして、その絶縁
膜、絶縁膜１２および層間絶縁膜８ａ〜８ｃに、半導体
基板１ｓ上の半導体領域４ｂが露出するような接続孔９
ｂ1 をドライエッチング法によって穿孔する。
【０１８７】この際、本実施例２においても、ワード線
ＷＬを被覆するキャップ絶縁膜７ａおよびサイドウォー
ル７ｂと、ビット線ＢＬを被覆するキャップ絶縁膜１１
ａおよびサイドウォール１１ｂを窒化シリコンで形成す
ることにより、接続孔９ｂ1を自己整合的に形成するこ
とができる。
【０１８８】したがって、本実施例２でも前記実施例１
と同じ効果を得ることが可能となっている。
【０１８９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１, ２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０１９０】例えば前記実施例１, ２においては、メモ
リセルのキャパシタを円筒形とした場合について説明し
たが、これに限定されるものではなく種々変更可能であ
り、例えばフィン形としても良い。
【０１９１】また、前記実施例１, ２においては、ビッ
ト線を低抵抗ポリシリコン上にシリサイド層を設けて構
成した場合について説明したが、これに限定されるもの
ではなく、例えばシリサイド層のみで形成しても良い。
この場合、ビット線ＢＬを薄くすることが可能となる。
【０１９２】また、前記実施例１，２においては、ワー
ド線およびビット線の両方を窒化シリコンからなるキャ
ップ絶縁膜およびサイドウォールで被覆した場合につい
て説明したが、これに限定されるものではなく種々変更
可能であり、例えばワード線のみを窒化シリコンからな
るキャップ絶縁膜およびサイドウォールで被覆しても良
いし、ビット線のみを窒化シリコンからなるキャップ絶
縁膜およびサイドウォールで被覆しても良い。
【０１９３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく種々適用可能であり、例えばＳＲＡＭ、
ＲＯＭ、論理回路または半導体メモリ回路と論理回路と
を同一半導体基板上に設けた他の半導体集積回路装置等
に適用できる。
【０１９４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１９５】(1).キャパシタ用接続孔およびビット線用
接続孔を自己整合的に形成することができる。
【０１９６】(2).キャパシタ用接続孔およびビット線用
接続孔を形成する際の下地絶縁膜を平坦にするので、接
続孔パターン転写時のフォトリソグラフィ技術における
フォーカスマージンを充分に確保することができる。
【０１９７】(3).上記(1),(2) により、キャパシタ用接
続孔およびビット線用接続孔の位置合わせ余裕を小さく
することができるので、高度なリソグラフィ技術や高度
な合わせ技術を導入しないでもメモリセルサイズを縮小
することが可能となる。
【０１９８】(4).上記(1),(2) により、高度なリソグラ
フィ技術や高度な合わせ技術を導入しないで今までの技
術でメモリセルサイズを縮小することができるので、新
しい技術導入作業が不要となり、ＤＲＡＭを有する半導
体集積回路装置の開発期間を短縮することが可能とな
る。
【０１９９】(5).上記(1),(2) により、キャパシタ用接
続孔およびビット線用接続孔の位置合わせ精度を向上さ
せることができるので、それら接続孔での接続不良等を
低減することができ、ＤＲＡＭを有する半導体集積回路
装置の歩留まりおよび信頼性を向上させることが可能と
なる。
【０２００】(6).第１キャップ絶縁膜および第１側壁絶
縁膜をＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴのゲ
ート電極を被覆するキャップ絶縁膜および側壁絶縁膜の
形成工程と同時に形成することにより、製造工程の大幅
な増大を招くこともなく、上記した(1) 〜(4) の効果を
得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
メモリセル領域の要部断面図である。
【図２】図１の半導体集積回路装置の周辺回路領域の要
部断面図である。
【図３】図１の半導体集積回路装置のメモリセル領域の
要部平面図である。
【図４】図１の半導体集積回路装置のメモリセル領域の
要部平面図である。
【図５】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。
【図８】図１の半導体集積回路装置の図７に続く製造工
程中における要部断面図である。
【図９】図１の半導体集積回路装置の図８に続く製造工
程中における要部断面図である。
【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における要部断面図である。
【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。
【図１２】図１の半導体集積回路装置の図１１に続く製
造工程中における要部断面図である。
【図１３】図１の半導体集積回路装置の図１２に続く製
造工程中における要部断面図である。
【図１４】図１の半導体集積回路装置の図１３に続く製
造工程中における要部断面図である。
【図１５】図１の半導体集積回路装置の図１４に続く製
造工程中における要部断面図である。
【図１６】図１の半導体集積回路装置の図１５に続く製
造工程中における要部断面図である。
【図１７】図１の半導体集積回路装置の図１６に続く製
造工程中における要部断面図である。
【図１８】図１の半導体集積回路装置の図１７に続く製
造工程中における要部断面図である。
【図１９】図１の半導体集積回路装置の図１８に続く製
造工程中における要部断面図である。
【図２０】図１の半導体集積回路装置の図１９に続く製
造工程中における要部断面図である。
【図２１】図１の半導体集積回路装置の図２０に続く製
造工程中における要部断面図である。
【図２２】図１の半導体集積回路装置の図２１の製造工
程中における要部平面図である。
【図２３】図２２のXXIII ーXXIII 線の断面図である。
【図２４】図２２のXXIVーXXIV線の断面図である。
【図２５】図１の半導体集積回路装置の図２１に続く製
造工程中における要部断面図である。
【図２６】図１の半導体集積回路装置の図２５に続く製
造工程中における要部断面図である。
【図２７】図１の半導体集積回路装置の図２６に続く製
造工程中における要部断面図である。
【図２８】図１の半導体集積回路装置の図２７に続く製
造工程中における要部断面図である。
【図２９】図１の半導体集積回路装置の図２８に続く製
造工程中における要部断面図である。
【図３０】図１の半導体集積回路装置の図２９に続く製
造工程中における要部断面図である。
【図３１】図１の半導体集積回路装置の図３０に続く製
造工程中における要部断面図である。
【図３２】図１の半導体集積回路装置の図３１に続く製
造工程中における要部断面図である。
【図３３】本発明の他の実施例である半導体集積回路装
置のメモリセル領域の要部断面図である。
【符号の説明】
１ｓ 半導体基板 ２ フィールド絶縁膜 ３ｐ ｐウエル ３ｎ ｎウエル ４ メモリセル選択ＭＯＳ・ＦＥＴ ４ａ, ４ｂ 半導体領域 ４ｃ ゲート絶縁膜 ４ｄ ゲート電極 ４ｄ1,４ｄ2 導体膜 ５ キャパシタ ５ａ 第１電極（第３導体膜） ５ｂ キャパシタ絶縁膜 ５ｃ 第２電極 ６ａ〜６ｄ 絶縁膜 ７ａ キャップ絶縁膜（第１キャップ絶縁膜） ７ｂ サイドウォール（第１側壁絶縁膜） ８ａ〜８ｇ 層間絶縁膜 ８ｄ1,８ｄ2 絶縁膜 ９ａ1 接続孔 ９ｂ1 接続孔（第１キャパシタ用接続孔） ９ｂ2 接続孔（第２キャパシタ用接続孔） １０ａ マスク膜（第１マスク膜） １０ｂ マスク膜（第２マスク膜） １０ｃ マスク膜（第３マスク膜） １１ａ キャップ絶縁膜（第２キャップ絶縁膜） １１ｂ サイドウォール（第２側壁絶縁膜） １２ 絶縁膜 １３ 導体膜（第１導体膜） １４ ｎチャネル形のＭＯＳ・ＦＥＴ １５ ｐチャネル形のＭＯＳ・ＦＥＴ １６ 絶縁膜 １７ 絶縁膜 １８ｄ1,１８ｄ2 導体膜 １９ａ フォトレジスト ２０ 絶縁膜 ２１ 絶縁膜 ２２ａ〜２２ｄ 接続孔 ２３ ＭＯＳ・ＦＥＴ ２３ａ 半導体領域 ２４ａ 第１層配線 ２４ｂ 第２層配線 ２４ｃ 第３層配線 ２５ 表面保護膜 Ｍ メモリセル領域 Ｐ 周辺回路領域 ＭＣ メモリセル ＷＬ ワード線 ＢＬ ビット線 ＢＬ1,ＢＬ2 導体膜（第２導体膜）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 英雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 只木 芳隆 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 川北 惠三 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 村田 純 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 湯原 克夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 西村 美智夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 斉藤 和彦 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 大塚 実 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 保田 正之 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 帰山 敏之 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 趙 成洙 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に配線層を有する半導体集
    積回路装置の製造方法であって、以下の工程を有するこ
    とを特徴とする半導体集積回路装置の製造方法。 （ａ）半導体基板上に互いに隣接する複数の配線を形成
    する工程。 （ｂ）前記配線の上面および側面を窒化シリコンからな
    るキャップ絶縁膜および側壁絶縁膜によって被覆する工
    程。 （ｃ）前記半導体基板上に、前記窒化シリコンよりもエ
    ッチング速度の速い材料からなる上面の平坦な絶縁膜を
    形成して、前記キャップ絶縁膜および側壁絶縁膜を被覆
    する工程。 （ｄ）前記絶縁膜の上面に、その絶縁膜よりもエッチン
    グ速度の遅い材料からなるマスク膜を堆積した後、その
    マスク膜のうち、前記互いに隣接する複数の配線間に位
    置する接続孔形成領域を開口する工程。 （ｅ）前記マスク膜の開口領域から露出する前記絶縁膜
    をエッチング除去することにより、前記キャップ絶縁膜
    および側壁絶縁膜によって自己整合的に規定される接続
    孔を形成する工程。
  2. 【請求項２】 半導体基板上に配線層を有する半導体集
    積回路装置の製造方法であって、以下の工程を有するこ
    とを特徴とする半導体集積回路装置の製造方法。 （ａ）半導体基板上に互いに隣接する複数の配線を形成
    する工程。 （ｂ）前記配線の上面および側面を窒化シリコンからな
    るキャップ絶縁膜および側壁絶縁膜によって被覆する工
    程。 （ｃ）前記半導体基板上に、前記窒化シリコンよりもエ
    ッチング速度の速い材料からなる上面の平坦な絶縁膜を
    形成して、前記キャップ絶縁膜および側壁絶縁膜を被覆
    する工程。 （ｄ）前記絶縁膜の上面に、その絶縁膜よりもエッチン
    グ速度の遅い材料からなるマスク膜を堆積した後、その
    マスク膜のうち、前記互いに隣接する複数の配線間に位
    置する接続孔形成領域を開口する工程。 （ｅ）前記マスク膜の開口領域から露出する絶縁膜をエ
    ッチング除去することにより、前記キャップ絶縁膜およ
    び側壁絶縁膜によって自己整合的に規定される接続孔を
    形成する工程。 （ｆ）前記接続孔を形成した後の半導体基板上に、導体
    膜を堆積した後、その導体膜をエッチバックすることに
    より、前記接続孔内に導体膜を埋め込む工程。
  3. 【請求項３】 請求項２記載の半導体集積回路装置の製
    造方法において、前記マスク膜および前記導体膜が低抵
    抗ポリシリコンからなることを特徴とする半導体集積回
    路装置の製造方法。
  4. 【請求項４】 半導体基板上に形成したメモリセル選択
    ＭＩＳＦＥＴのゲート電極を構成するワード線と、前記
    ワード線の上層に前記ワード線の延在方向に直交するよ
    うに延在されて配置されたビット線とを備え、前記ビッ
    ト線の上層に情報蓄積用のキャパシタを設けてなるキャ
    パシタ・オーバー・ビットライン構造のメモリセルを備
    えたＤＲＡＭを有する半導体集積回路装置の製造方法で
    あって、以下の工程を有することを特徴とする半導体集
    積回路装置の製造方法。 （ａ）前記ワード線の上面および側面を窒化シリコンか
    らなる第１キャップ絶縁膜および第１側壁絶縁膜によっ
    て被覆する工程。 （ｂ）前記半導体基板上に、前記窒化シリコンよりもエ
    ッチング速度の速い材料からなる上面の平坦な第１絶縁
    膜を形成して、前記第１キャップ絶縁膜および第１側壁
    絶縁膜を被覆する工程。 （ｃ）前記第１絶縁膜の上面に、その第１絶縁膜よりも
    エッチング速度の遅い材料からなる第１マスク膜を堆積
    した後、その第１マスク膜のうち、互いに隣接するワー
    ド線間に位置する第１キャパシタ用接続孔形成領域を開
    口する工程。 （ｄ）前記第１マスク膜の開口領域から露出する第１絶
    縁膜部分をエッチング除去することにより、前記メモリ
    セル選択ＭＩＳＦＥＴの一方の半導体領域が露出するよ
    うな第１キャパシタ用接続孔を、前記第１キャップ絶縁
    膜および第１側壁絶縁膜によって自己整合的に規定した
    状態で穿孔する工程。 （ｅ）前記第１キャパシタ用接続孔を形成した後の半導
    体基板上に、第１導体膜を堆積した後、その第１導体膜
    をエッチバックすることにより、前記第１キャパシタ用
    接続孔内に第１導体膜を埋め込む工程。
  5. 【請求項５】 半導体基板上に形成したメモリセル選択
    ＭＩＳＦＥＴのゲート電極を構成するワード線と、前記
    ワード線の上層に前記ワード線の延在方向に直交するよ
    うに延在されて配置されたビット線とを備え、前記ビッ
    ト線の上層に情報蓄積用のキャパシタを設けてなるキャ
    パシタ・オーバー・ビットライン構造のメモリセルを備
    えたＤＲＡＭを有する半導体集積回路装置の製造方法で
    あって、以下の工程を有することを特徴とする半導体集
    積回路装置の製造方法。 （ａ）前記ワード線の上面および側面を窒化シリコンか
    らなる第１キャップ絶縁膜および第１側壁絶縁膜によっ
    て被覆する工程。 （ｂ）前記半導体基板上に、前記窒化シリコンよりもエ
    ッチング速度の速い材料からなる上面の平坦な第１絶縁
    膜を形成して、前記第１キャップ絶縁膜および第１側壁
    絶縁膜を被覆する工程。 （ｃ）前記第１絶縁膜の上面に、その第１絶縁膜よりも
    エッチング速度の遅い材料からなる第２マスク膜を堆積
    した後、その第２マスク膜のうち、互いに隣接するワー
    ド線間に位置するビット線用接続孔の形成領域を開口す
    る工程。 （ｄ）前記第２マスク膜の開口領域から露出する第１絶
    縁膜部分をエッチング除去することにより、前記メモリ
    セル選択ＭＩＳＦＥＴの一方の半導体領域が露出するよ
    うなビット線用接続孔を、前記第１キャップ絶縁膜およ
    び第１側壁絶縁膜によって自己整合的に規定した状態で
    穿孔する工程。 （ｅ）前記ビット線用接続孔を形成した後の半導体基板
    上に、第２導体膜を堆積した後、その第２導体膜をパタ
    ーニングすることにより、前記ビット線を形成する工
    程。
  6. 【請求項６】 半導体基板上に形成したメモリセル選択
    ＭＩＳＦＥＴのゲート電極を構成するワード線と、前記
    ワード線の上層に前記ワード線の延在方向に直交するよ
    うに延在されて配置されたビット線とを備え、前記ビッ
    ト線の上層に情報蓄積用のキャパシタを設けてなるキャ
    パシタ・オーバー・ビットライン構造のメモリセルを備
    えたＤＲＡＭを有する半導体集積回路装置の製造方法で
    あって、以下の工程を有することを特徴とする半導体集
    積回路装置の製造方法。 （ａ）前記ワード線の上面および側面を窒化シリコンか
    らなる第１キャップ絶縁膜および第１側壁絶縁膜によっ
    て被覆する工程。 （ｂ）前記半導体基板上に、前記窒化シリコンよりもエ
    ッチング速度の速い材料からなる上面の平坦な第１絶縁
    膜を形成して、前記第１キャップ絶縁膜および第１側壁
    絶縁膜を被覆する工程。 （ｃ）前記第１絶縁膜の上面に、その第１絶縁膜よりも
    エッチング速度の遅い材料からなる第１マスク膜を堆積
    した後、その第１マスク膜のうち、互いに隣接するワー
    ド線間に位置する第１キャパシタ用接続孔形成領域を開
    口する工程。 （ｄ）前記第１マスク膜の開口領域から露出する第１絶
    縁膜部分をエッチング除去することにより、前記メモリ
    セル選択ＭＩＳＦＥＴの一方の半導体領域が露出するよ
    うな第１キャパシタ用接続孔を、前記第１キャップ絶縁
    膜および第１側壁絶縁膜によって自己整合的に規定した
    状態で穿孔する工程。 （ｅ）前記第１キャパシタ用接続孔を形成した後の半導
    体基板上に、第１導体膜を堆積した後、その第１導体膜
    をエッチバックすることにより、前記第１キャパシタ用
    接続孔内に第１導体膜を埋め込む工程。 （ｆ）前記第１導体膜の埋め込み工程後、前記第１絶縁
    膜上に第２絶縁膜を堆積する工程。 （ｇ）前記第２絶縁膜上に、前記第１絶縁膜および前記
    第２絶縁膜よりもエッチング速度の遅い材料からなる第
    ２マスク膜を堆積した後、その第２マスク膜のうち、互
    いに隣接するワード線間に位置するビット線用接続孔形
    成領域を開口する工程。 （ｈ）前記第２マスク膜の開口領域から露出する第２絶
    縁膜および第１絶縁膜をエッチング除去することによ
    り、前記メモリセル選択ＭＩＳＦＥＴの他方の半導体領
    域が露出するようなビット線接続孔を、前記第１キャッ
    プ絶縁膜および第１側壁絶縁膜によって自己整合的に規
    定した状態で穿孔する工程。 （ｉ）前記ビット線用接続孔を形成した後の半導体基板
    上に、第２導体膜を堆積した後、その第２導体膜をパタ
    ーニングすることにより、前記ビット線を形成する工
    程。
  7. 【請求項７】 請求項６記載の半導体集積回路装置の製
    造方法において、前記第１キャップ絶縁膜および前記第
    １側壁絶縁膜を、周辺回路用のＭＩＳＦＥＴのゲート電
    極の上面および側面に形成されるキャップ絶縁膜および
    側壁絶縁膜と同時に形成することを特徴とする半導体集
    積回路装置の製造方法。
  8. 【請求項８】 請求項６記載の半導体集積回路装置の製
    造方法において、前記第１マスク膜、前記第２マスク
    膜、前記第１導体膜および前記第２導体膜が低抵抗ポリ
    シリコンからなることを特徴とする半導体集積回路装置
    の製造方法。
  9. 【請求項９】 半導体基板上に形成したメモリセル選択
    ＭＩＳＦＥＴのゲート電極を構成するワード線と、前記
    ワード線の上層に前記ワード線の延在方向に直交するよ
    うに延在されて配置されたビット線とを備え、前記ビッ
    ト線の上層に情報蓄積用のキャパシタを設けてなるキャ
    パシタ・オーバー・ビットライン構造のメモリセルを備
    えたＤＲＡＭを有する半導体集積回路装置の製造方法で
    あって、以下の工程を有することを特徴とする半導体集
    積回路装置の製造方法。 （ａ）前記ワード線の上面および側面を窒化シリコンか
    らなる第１キャップ絶縁膜および第１側壁絶縁膜によっ
    て被覆する工程。 （ｂ）前記半導体基板上に、前記窒化シリコンよりもエ
    ッチング速度の速い材料からなる上面の平坦な第１絶縁
    膜を形成して、前記第１キャップ絶縁膜および第１側壁
    絶縁膜を被覆する工程。 （ｃ）前記第１絶縁膜の上面に、その第１絶縁膜よりも
    エッチング速度の遅い材料からなる第１マスク膜を堆積
    した後、その第１マスク膜のうち、互いに隣接するワー
    ド線間に位置する第１キャパシタ用接続孔形成領域を開
    口する工程。 （ｄ）前記第１マスク膜の開口領域から露出する第１絶
    縁膜部分をエッチング除去することにより、前記メモリ
    セル選択ＭＩＳＦＥＴの一方の半導体領域が露出するよ
    うな第１キャパシタ用接続孔を、前記第１キャップ絶縁
    膜および第１側壁絶縁膜によって自己整合的に規定した
    状態で穿孔する工程。 （ｅ）前記第１キャパシタ用接続孔を形成した後の半導
    体基板上に、第１導体膜を堆積した後、その第１導体膜
    をエッチバックすることにより、前記第１キャパシタ用
    接続孔内に第１導体膜を埋め込む工程。 （ｆ）前記第１導体膜の埋め込み工程後、前記第１絶縁
    膜上に第２絶縁膜を堆積する工程。 （ｇ）前記第２絶縁膜上に、前記第１絶縁膜および前記
    第２絶縁膜よりもエッチング速度の遅い材料からなる第
    ２マスク膜を堆積した後、その第２マスク膜のうち、互
    いに隣接するワード線間に位置するビット線用接続孔形
    成領域を開口する工程。 （ｈ）前記第２マスク膜の開口領域から露出する第２絶
    縁膜および第１絶縁膜をエッチング除去することによ
    り、前記メモリセル選択ＭＩＳＦＥＴの他方の半導体領
    域が露出するようなビット線接続孔を、前記第１キャッ
    プ絶縁膜および第１側壁絶縁膜によって自己整合的に規
    定した状態で穿孔する工程。 （ｉ）前記ビット線用接続孔を形成した後の半導体基板
    上に、第２導体膜を堆積した後、その第２導体膜をパタ
    ーニングすることにより、前記ビット線を形成する工
    程。 （ｊ）前記ビット線の上面および側面を窒化シリコンか
    らなる第２キャップ絶縁膜および第２側壁絶縁膜によっ
    て被覆する工程。 （ｋ）前記第２絶縁膜上に、前記窒化シリコンよりもエ
    ッチング速度の速い材料からなる上面の平坦な第３絶縁
    膜を堆積して前記第２キャップ絶縁膜および第２側壁絶
    縁膜を被覆する工程。 （ｌ）前記第３絶縁膜の上面に、その第３絶縁膜よりも
    エッチング速度の遅い材料からなる第３マスク膜を堆積
    した後、その第３マスク膜のうち、第１キャパシタ用接
    続孔形成領域を開口する工程。 （ｍ）前記第３マスク膜の開口領域から露出する第３絶
    縁膜および第２絶縁膜部分をエッチング除去することに
    より、前記第１キャパシタ用接続孔内に埋め込まれた第
    １導体膜が露出するような第２キャパシタ用接続孔を、
    前記第２キャップ絶縁膜および第２側壁絶縁膜によって
    自己整合的に規定した状態で穿孔する工程。 （ｎ）前記第２キャパシタ用接続孔を形成した後の半導
    体基板上に、第３導体膜を堆積した後、その第３導体膜
    をパターニングすることにより、前記情報蓄積用のキャ
    パシタにおける第１電極の一部を形成する工程。
  10. 【請求項１０】 請求項９記載の半導体集積回路装置の
    製造方法において、前記第１キャップ絶縁膜および前記
    第１側壁絶縁膜を、周辺回路用のＭＩＳＦＥＴのゲート
    電極の上面および側面に形成されるキャップ絶縁膜およ
    び側壁絶縁膜と同時に形成することを特徴とする半導体
    集積回路装置の製造方法。
  11. 【請求項１１】 請求項９記載の半導体集積回路装置の
    製造方法において、前記第１マスク膜、前記第２マスク
    膜、前記第３マスク膜、前記第１導体膜、前記第２導体
    膜および前記第３導体膜が低抵抗ポリシリコンからなる
    ことを特徴とする半導体集積回路装置の製造方法。
  12. 【請求項１２】 半導体基板上に形成したメモリセル選
    択ＭＩＳＦＥＴのゲート電極を構成するワード線と、前
    記ワード線の上層に前記ワード線の延在方向に直交する
    ように延在されて配置されたビット線とを備え、前記ビ
    ット線の上層に情報蓄積用のキャパシタを設けてなるキ
    ャパシタ・オーバー・ビットライン構造のメモリセルを
    備えたＤＲＡＭを有する半導体集積回路装置の製造方法
    であって、以下の工程を有することを特徴とする半導体
    集積回路装置の製造方法。 （ａ）前記ワード線の上面および側面を窒化シリコンか
    らなる第１キャップ絶縁膜および第１側壁絶縁膜によっ
    て被覆する工程。 （ｂ）前記半導体基板上に、前記窒化シリコンよりもエ
    ッチング速度の速い材料からなる上面の平坦な第１絶縁
    膜を形成して、前記第１キャップ絶縁膜および第１側壁
    絶縁膜を被覆する工程。 （ｃ）前記第１絶縁膜の上面に、その第１絶縁膜よりも
    エッチング速度の遅い材料からなる第２マスク膜を堆積
    した後、その第２マスク膜のうち、互いに隣接するワー
    ド線間に位置するビット線用接続孔形成領域を開口する
    工程。 （ｄ）前記第２マスク膜の開口領域から露出する第１絶
    縁膜部分をエッチング除去することにより、前記メモリ
    セル選択ＭＩＳＦＥＴの一方の半導体領域が露出するよ
    うなビット線用接続孔を、前記第１キャップ絶縁膜およ
    び第１側壁絶縁膜によって自己整合的に規定した状態で
    穿孔する工程。 （ｅ）前記ビット線用接続孔を形成した後の半導体基板
    上に、第２導体膜を堆積した後、その第２導体膜をパタ
    ーニングすることにより、前記ビット線を形成する工
    程。 （ｆ）前記ビット線の上面および側面を窒化シリコンか
    らなる第２キャップ絶縁膜および第２側壁絶縁膜によっ
    て被覆する工程。 （ｇ）前記第１絶縁膜上に、前記窒化シリコンよりもエ
    ッチング速度の速い材料からなる上面の平坦な第３絶縁
    膜を堆積して、前記第２キャップ絶縁膜および第２側壁
    絶縁膜を被覆する工程。 （ｈ）前記第３絶縁膜の上面に、前記第３絶縁膜よりも
    エッチング速度の遅い材料からなる第３マスク膜を堆積
    した後、その第３マスク膜のうち、互いに隣接するワー
    ド線間および互いに隣接するビット線間に位置する第１
    キャパシタ用接続孔形成領域を開口する工程。 （ｉ）前記第３マスク膜の開口領域から露出する第１絶
    縁膜および第３絶縁膜部分をエッチング除去することに
    より、前記メモリセル選択ＭＩＳＦＥＴの他方の半導体
    領域が露出するような第１キャパシタ用接続孔を、前記
    第１キャップ絶縁膜、前記第１側壁絶縁膜、前記第２キ
    ャップ絶縁膜および第２側壁絶縁膜によって自己整合的
    に規定した状態で穿孔する工程。 （ｊ）前記第１キャパシタ用接続孔を形成した後の半導
    体基板上に、第３導体膜を堆積した後、その第３導体膜
    をパターニングすることにより、前記情報蓄積用のキャ
    パシタにおける第１電極の一部を形成する工程。
  13. 【請求項１３】 請求項１２記載の半導体集積回路装置
    の製造方法において、前記第１キャップ絶縁膜および前
    記第１側壁絶縁膜を、周辺回路用のＭＩＳＦＥＴのゲー
    ト電極の上面および側面に形成されるキャップ絶縁膜お
    よび側壁絶縁膜と同時に形成することを特徴とする半導
    体集積回路装置の製造方法。
  14. 【請求項１４】 請求項１２記載の半導体集積回路装置
    の製造方法において、前記第２マスク膜、前記第３マス
    ク膜、前記第２導体膜および前記第３導体膜が低抵抗ポ
    リシリコンからなることを特徴とする半導体集積回路装
    置の製造方法。
  15. 【請求項１５】 半導体基板上に形成したメモリセル選
    択ＭＩＳＦＥＴのゲート電極を構成するワード線と、前
    記ワード線の上層に前記ワード線の延在方向に直交する
    ように延在されて配置されたビット線とを備え、前記ビ
    ット線の上層に情報蓄積用のキャパシタを設けてなるキ
    ャパシタ・オーバー・ビットライン構造のメモリセルを
    備えたＤＲＡＭを有する半導体集積回路装置の製造方法
    であって、以下の工程を有することを特徴とする半導体
    集積回路装置の製造方法。 （ａ）前記ビット線の上面および側面を窒化シリコンか
    らなる第２キャップ絶縁膜および第２側壁絶縁膜によっ
    て被覆する工程。 （ｂ）前記半導体基板上に、前記窒化シリコンよりもエ
    ッチング速度の速い材料からなる上面の平坦な絶縁膜を
    形成して、前記第２キャップ絶縁膜および第２側壁絶縁
    膜を被覆する工程。 （ｃ）前記絶縁膜の上面に、その絶縁膜よりもエッチン
    グ速度の遅い材料からなるマスク膜を堆積した後、その
    マスク膜のうち、互いに隣接するビット線間に位置する
    第１キャパシタ用接続孔形成領域を開口する工程。 （ｄ）前記マスク膜の開口領域から露出する絶縁膜部分
    をエッチング除去することにより、前記メモリセル選択
    ＭＩＳＦＥＴの一方の半導体領域が露出するような第１
    キャパシタ用接続孔を、前記第２キャップ絶縁膜および
    第２側壁絶縁膜によって自己整合的に規定した状態で穿
    孔する工程。 （ｅ）前記第１キャパシタ用接続孔を形成した後の半導
    体基板上に、導体膜を堆積した後、その導体膜をパター
    ニングすることにより、前記情報蓄積用のキャパシタに
    おける第１電極の一部を形成する工程。
  16. 【請求項１６】 半導体基板上に形成したメモリセル選
    択ＭＩＳＦＥＴのゲート電極を構成するワード線と、前
    記ワード線の上層に前記ワード線の延在方向に直交する
    ように延在されて配置されたビット線とを備え、前記ビ
    ット線の上層に情報蓄積用のキャパシタを設けてなるキ
    ャパシタ・オーバー・ビットライン構造のメモリセルを
    備えたＤＲＡＭを有する半導体集積回路装置であって、
    以下の構成を有することを特徴とする半導体集積回路装
    置。 （ａ）前記ワード線の上面および側面を被覆する窒化シ
    リコンからなる第１キャップ絶縁膜および第１側壁絶縁
    膜。 （ｂ）前記ビット線の上面および側面を被覆する窒化シ
    リコンからなる第２キャップ絶縁膜および第２側壁絶縁
    膜。 （ｃ）前記第１キャップ絶縁膜および前記第１側壁絶縁
    膜を被覆する上面が平坦な第１絶縁膜。 （ｄ）前記第１キャップ絶縁膜および第１側壁絶縁膜に
    よって自己整合的に規定された状態で、前記メモリセル
    選択ＭＩＳＦＥＴの一方の半導体領域が露出するように
    穿孔された第１接続孔。 （ｅ）前記第１接続孔内に埋め込まれた第１導体膜。 （ｆ）前記第２キャップ絶縁膜および第２側壁絶縁膜に
    よって自己整合的に規定された状態で、前記第１導体膜
    の上面が露出するように穿孔された第２接続孔。 （ｇ）前記第２接続孔内に前記第１導体膜と電気的に接
    続された状態で形成された第２導体膜。
  17. 【請求項１７】 請求項１６記載の半導体集積回路装置
    において、前記第１導体膜および第２導体膜は、前記メ
    モリセルの情報蓄積用のキャパシタにおける下部電極の
    一部であることを特徴とする半導体集積回路装置。
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