JP2008227524A - 半導体装置の製造方法およびｄｒａｍの製造方法 - Google Patents

Abstract

【課題】側壁絶縁膜を有するゲート電極と、ゲート電極に対向するオーミック電極との間のリーク電流を抑圧することのできる半導体装置の提供。
【解決手段】基板１上にゲート絶縁膜２Ｂを介してゲート電極３を形成する工程と、前記基板中に拡散領域１Ｂを形成する工程と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、前記ゲート電極上に絶縁膜を堆積する工程と、前記絶縁膜に前記拡散領域表面を露出するコンタクトホール５Ａを形成する工程と、前記露出した拡散領域表面をＨＦ溶液により処理する工程と、前記コンタクトホールを埋めるように電極を形成する工程と、前記拡散領域と前記電極を介して蓄積電極８Ａと電気的に接続されたメモリセルキャパシタを形成する工程と、を有し、前記側壁絶縁膜表面と前記ゲート電極側壁面との間に窒化膜９を形成する工程を含み、前記側壁絶縁膜と前記窒化膜と前記絶縁膜が前記コンタクトホールの側壁面に露出させる。
【選択図】図１

Description

本発明は一般に半導体装置に関し、特に微細化した半導体記憶装置およびその製造方法に関する。

素子微細化技術の進歩に伴い、半導体集積回路装置、特に記憶集積回路装置の集積密度は年々向上しており、今日では、最小線幅が０．３μｍ以下の、いわゆるサブハーフミクロンデバイスが精力的に研究されている。

情報を電荷の形で素子中のキャパシタに蓄積するＤＲＡＭでは、かかる素子の非常な微細化はキャパシタ容量の減少をもたらすため、キャパシタ中での情報の保持、あるいは読み書き動作が不安定になりやすい。このため、微細化されたキャパシタを有するＤＲＡＭの動作を安定させるため、多大の努力がなされている。同様な問題は、情報をフローティングゲート中に蓄積する、いわゆるフラッシュメモリにおいても生じる。

図１４（Ａ）〜図１５（Ｆ）は従来のＤＲＡＭの製造工程を示す。

図１４（Ａ）を参照するに、典型的にはｐ型にドープされたＳｉ基板１上には、ＳｉＯ₂よりなるフィールド酸化膜２Ａで画成され、同じくＳｉＯ₂よりなる熱酸化膜２Ｂに覆われた活性領域が形成され、さらにポリシリコンよりなるワード線ＷＬが、前記フィールド酸化膜２Ａあるいは熱酸化膜２Ｂで覆われた基板１上を延在する。ワード線ＷＬは、前記活性領域上では熱酸化膜２Ｂ上を延在し、メモリセルトランジスタのゲート電極を形成する。これに伴い、前記熱酸化膜２Ｂは、メモリセルトランジスタのゲート絶縁膜を形成する。

さらに、図１４（Ａ）の工程では、前記ゲート電極３を自己整合マスクに、Ｐ⁺のイオン注入を行い、前記基板１中、ゲート電極３の両側に、前記メモリセルトランジスタの拡散領域１Ａ，１Ｂを形成する。

次に、図１４（Ｂ）の工程において、ＳｉＯ₂よりなる酸化膜４が図１４（Ａ）の構造上に、前記ゲート電極３を覆うように、高温ＣＶＤ法により堆積され、さらに前記図１４（Ｃ）の工程で、前記酸化膜４に前記基板１の主面に対して実質的に垂直に作用する異方性エッチングを、ＲＩＥ法により実行し、前記ゲート電極３の側壁を覆う側壁酸化膜４Ａ，４Ｂを形成する。図１４（Ｃ）の工程では、図示は省略するが、さらに前記ゲート電極３および側壁酸化膜４Ａ，４Ｂを自己整合マスクにＰ⁺のイオン注入を実行し、いわゆるＬＤＤ（lightly doped drain）構造を形成してもよい。

さらに、図１５（Ｄ）の工程で、前記図１４（Ｃ）の構造上にＢＰＳＧ（borophosphosilicate）よりなる層間絶縁膜５を堆積した後、前記拡散領域１Ａを露出するコンタクトホール５Ａを形成し、さらに前記コンタクトホール５Ａを介して前記拡散領域１Ａとコンタクトする電極６を形成する。ただし、電極６は、ビット線の一部を構成する。

さらに、図１５（Ｅ）の工程で、前記図１５（Ｄ）の構造上にＢＰＳＧよりなる別の層間絶縁膜７を堆積し、さらに前記層間絶縁膜７および５を貫通して、前記拡散領域１Ｂを露出するコンタクトホール７Ａを形成する。

最後に、図１５（Ｆ）の工程で、前記コンタクトホール７Ａを埋めるようにポリシリコンよりなる蓄積電極パターン８Ａを形成し、さらにその上にＳｉＮ膜の両側に酸化膜を形成したいわゆるＯＮＯ構造を有する誘電体膜８Ｂを形成する。さらに前記誘電体膜８Ｂ上にポリシリコンよりなる対向電極８Ｃを形成する。前記電極パターン８Ａ，誘電体膜８Ｂおよび対向電極８Ｃは、情報を電荷の形で蓄積するメモリセルキャパシタ８を形成する。

かかる構成のＤＲＡＭにおいて素子の微細化を進めた場合、典型的には最小線幅が０．３μｍ以下になった場合に前記蓄積電極８Ａとゲート電極３との間にリーク電流が流れる場合があることが発見された。蓄積電極８Ａは、先にも述べたように情報を電荷の形で蓄積するメモリキャパシタ８の一部を構成するため、電極８Ａに生じるリーク電流は、ＤＲＡＭの動作、特にデータ保持特性に深刻な影響を与える。

図１６（Ａ）は、図１５（Ｆ）のＤＲＡＭの一部を拡大して示す。

図１６（Ａ）を参照するに、前記ゲート電極３上には、ゲート電極３のパターニングの際に使われた反射防止膜３Ａが残っており、また側壁酸化膜４Ａ，４Ｂを覆うようにＣＶＤ酸化膜５Ｂが、前記層間絶縁膜５との間に形成されている。また、前記コンタクトホール５Ａは、ゲート電極３との距離を確保するため、頂部から底部に向かって径が減少するテーパ形状に形成されている。

しかし、このような構造のＤＲＡＭにおいて、前記コンタクトホール５Ａを、図１６（Ａ）に示すような理想的な整合状態で形成することは、特に最小線幅が０．３μｍ以下の超微細化された半導体装置では困難で、実際には図１６（Ｂ）に示すように、コンタクトホール５Ａの位置が、理想的な位置からずれてしまうことも多い。このような場合、コンタクトホール５Ａを埋める蓄積電極８Ａとゲート電極３とは接近し、このために蓄積電極８Ａからゲート電極３に流れるリーク電流が発生するものと考えられる。リーク電流経路の詳細は、現状ではまだよくわかっていない。このリーク電流の問題は、後で説明するように、特に前記蓄積電極８Ａを形成するに当たり、前記拡散領域１Ｂの表面から自然酸化膜を除去するために、緩衝ＨＦ水溶液によるエッチングを行った場合に顕著になる。

そこで、本発明は、上記の課題を解決した新規な半導体装置およびその製造方法を提供することを概括的課題とする。

本発明のより具体的な課題は、ゲート電極を有する半導体装置において、前記ゲート電極への、対向する電極からのリーク電流を実質的に除去することのできる半導体装置およびその製造方法を提供することにある。

本発明は上記の課題を、基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記基板中に、前記ゲート電極に隣接して拡散領域を形成する工程と、前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、前記側壁絶縁膜を形成されたゲート電極上に、絶縁膜を堆積する工程と、前記絶縁膜に、前記ゲート電極に隣接して前記拡散領域表面を露出するコンタクトホールを形成する工程と、前記コンタクトホールに露出した拡散領域表面をＨＦ溶液により処理する工程と、前記コンタクトホールを埋めるように電極を形成する工程と、前記拡散領域と、前記電極を介して蓄積電極と電気的に接続されたメモリセルキャパシタを形成する工程と、を有し、前記側壁絶縁膜表面と前記ゲート電極側壁面との間に窒化膜を形成する工程を含み、前記側壁絶縁膜と前記窒化膜と前記絶縁膜が前記コンタクトホールの側壁面に露出していることを特徴とする半導体装置の製造方法により解決する。

また本発明は上記の課題を、基板上にゲート電極を形成する工程と、前記基板中に、前記ゲート電極に接して一対の拡散領域を形成する工程と、前記ゲート電極の側壁面に側壁絶縁膜を形成する工程と、前記側壁絶縁膜が形成されたゲート電極上に、層間絶縁膜を堆積する工程と、前記層間絶縁膜に、前記一対の拡散領域の一方を露出する第１のコンタクトホールを形成する工程と、前記第１のコンタクトホールに露出した前記一対の拡散領域の一方の表面をＨＦ溶液により処理する工程と、前記第１のコンタクトホールを埋めるように電極を形成する工程と、前記層間絶縁膜上に、前記一対の拡散領域の一方と前記第１のコンタクトホールを埋める電極を介して電気的に接続されたメモリセルキャパシタの蓄積電極を形成する工程と、を有し、少なくとも前記第１のコンタクトホールと対向する側において、前記側壁絶縁膜表面と前記ゲート電極側壁面との間に窒化膜を形成する工程とを含み、前記側壁絶縁膜と前記窒化膜と前記層間絶縁膜が前記第１のコンタクトホールの側壁面に露出していることを特徴とするＤＲＡＭの製造方法により、解決する。

［作用］
図１は、本発明の原理を説明する図である。ただし、図１中、先に説明した部分には対応する参照符号を付し、説明を省略する。

図１を参照するに、本発明では、前記ゲート電極３の上面（より正確には反射防止膜３Ａ）および前記ゲート電極の側壁面を覆うようにＳｉＮ膜９が形成され、前記側壁酸化膜４Ｂは、前記ＳｉＮ膜９上に形成される。さらに、前記ＳｉＮ膜９は、前記ゲート電極３の側壁面からコンタクトホール５Ａに向かって、前記ゲート絶縁膜２Ｂの延長上に形成された熱酸化膜上を延在する。

かかる構成により、前記コンタクトホール５Ａを埋める蓄積電極８Ａとゲート電極３との間のリーク電流が、効率的に抑圧される。

図２（Ａ）は、Ｓｉ基板１１上に形成されたキャパシタのリーク電流について実験した結果を示す。

図２（Ａ）を参照するに、Ｓｉ基板１１上には厚いＳｉＯ₂膜１２が、例えばウェット酸化法により形成されており、前記ＳｉＯ₂膜１２上には第１のポリシリコン電極パターン１３が形成される。さらに、前記ＳｉＯ₂膜１２上には、前記ポリシリコン電極パターン１３を覆うように、ＳｉＯ₂膜１４が高温ＣＶＤ法により、５０ｎｍの厚さに堆積され、さらにその上に第２のポリシリコン電極パターン１５が堆積される。

図２（Ｂ）は、図２（Ａ）の構造についてリーク電流特性を調べた結果を示す。ただし、図２（Ｂ）中、横軸はリーク電流を、また縦軸は各リーク電流における試料の個体数の割合を示す。

図２（Ｂ）中、●は図２（Ａ）の構造において、前記第２のポリシリコン電極パターン１５を前記ＳｉＯ₂膜１４の堆積直後に形成した場合の結果を、また○は、同じく図２（Ａ）の構造において、前記電極パターン１５を形成するに先立って、前記ＳｉＯ₂膜１４を緩衝ＨＦ水溶液で処理した場合の結果を示す。

図２（Ｂ）を参照するに、ＳｉＯ₂膜１４の形成直後に電極パターン１５を形成した場合には、ほとんどの試料でリーク電流が１０^-7Ａ以下であるのに対し、ＳｉＯ₂膜１４を緩衝ＨＦ水溶液で処理した場合には、ＳｉＯ₂膜の厚さは５０ｎｍから４８ｎｍまで４％だけしか減少しないにもかかわらず、１０^-7アンペア以上のリーク電流を示す試料の割合は大きく増大しているのがわかる。

先に説明した図１６（Ａ），（Ｂ）あるいは図１の構造では、前記蓄積電極８Ａを形成するに先立ち、前記コンタクトホール５Ａにより露出された拡散領域１Ｂの表面から自然酸化膜を除去するため、一般にかかる緩衝ＨＦ水溶液により、かかる拡散領域表面を処理することが行われるが、このような処理を行った場合、電極８Ａと電極３との間のリーク電流特性が必然的に劣化することは、図２（Ｂ）の結果からも裏付けられる。

これに対し、図３（Ａ）の構造では、前記ＳｉＯ₂膜１４と上側のポリシリコン電極パターン１５との間に、高温ＣＶＤ法で形成したＳｉＯ₂膜１６とＳｉＮ膜１７とを積層した積層構造を介在させている。ただし、図３（Ａ）の構造は、前記ＳｉＮ膜１７の形成の後、前記ポリシリコン電極パターン１５の形成の前に、緩衝ＨＦ水溶液によるエッチング処理を行っている。

図３（Ｂ）は、図３（Ａ）の構造のリーク電流特性を示す。ただし、図３（Ｂ）中、×はＳｉＯ₂膜１６の厚さを１０ｎｍ、ＳｉＮ膜１７の厚さを６ｎｍとした場合、＋はＳｉＯ₂膜１６およびＳｉＮ膜１７の厚さをいずれも１０ｎｍとした場合を示す。さらに、○は、ＳｉＯ₂膜１６およびＳｉＮ膜１７を設けなかった場合、換言すると図２（Ａ）の構造に突いての結果を示す。

図３（Ｂ）を参照するに、ＳｉＯ₂膜１２上にＳｉＮ膜１７を形成することにより、ＳｉＮ膜１７を形成しなかった場合よりも、リーク電流特性は著しく向上していることが明らかである。

すなわち、図３（Ｂ）の結果は、図１の構造において、ＳｉＮ膜９を形成することにより、電極８Ａと電極３との間のリーク電流が効果的に抑圧されることを示している。

図４は、本発明のさらに別の原理を示す。ただし、図４中、先に説明した部分には同一の参照符号を付し、説明を省略する。

図４を参照するに、図示の構造では、図１６（Ａ）あるいは（Ｂ）の構造において、前記側壁酸化膜４Ｂの外側に別の側壁酸化膜４Ｃが形成されている。側壁酸化膜４Ｃは、側壁酸化膜４Ｂと同様にＳｉＯ₂層を前記ゲート電極３および側壁酸化膜４Ｂを覆うように高温ＣＶＤ法で形成し、形成されたＳｉＯ₂層に対して基板主面に対して実質的に垂直に作用する異方性エッチングを行うことによって形成されるが、その際、前記ＳｉＯ₂層の堆積に先立って既に形成されている側壁酸化膜４Ｂの表面を、前記ＳｉＯ₂層の堆積温度と実質的に同じ温度でＮ₂Ｏにより処理し、前記表面に図４中に斜線で示したように、Ｎをドープした領域を形成する。

このように、側壁酸化膜を多層構造に形成することによっても、前記電極８Ａと電極３との間のリーク電流を抑圧することが可能である。かかる多層構造は、側壁酸化膜４Ｂおよび４Ｃよりなる２層構造に限定されるものではなく、より多数の層を積層するものであってもよい。

本発明の特徴によれば、
基板と、基板上に形成されたゲート電極と、ゲート電極側壁面を覆う側壁絶縁膜と、前記基板中に、前記ゲート電極に隣接して形成された拡散領域と、前記拡散領域上に形成されたオーミック電極とよりなる半導体装置において、前記側壁絶縁膜表面と前記ゲート電極側壁面との間に、前記ゲート電極表面のうち前記オーミック電極と対向する部分を少なくとも覆うように、ＳｉＮあるいはＳｉＯＮ等の窒化膜を形成することにより、前記オーミック電極とゲート電極との間のリーク電流を効果的に抑圧することが可能になり、ＤＲＡＭあるいはフラッシュメモリのデータ保持特性が向上する。

［第１実施例］
図５（Ａ）〜図６（Ｇ）は、本発明の第１実施例によるＤＲＡＭの製造方法を示す。

図５（Ａ）を参照するに、典型的にはｐ型にドープされたＳｉ基板２１上には、ＳｉＯ₂よりなるフィールド酸化膜２２Ａで画成され、同じくＳｉＯ₂よりなる熱酸化膜２２Ｂに覆われた活性領域が形成され、さらにポリシリコンよりなるワード線ＷＬが、前記フィールド酸化膜２２Ａあるいは熱酸化膜２２Ｂで覆われた基板２１上を延在する。ワード線ＷＬは、前記活性領域上では熱酸化膜２２Ｂ上を延在し、メモリセルトランジスタのゲート電極２３を形成する。これに伴い、前記熱酸化膜２２Ｂは、メモリセルトランジスタのゲート絶縁膜を形成する。

さらに、図５（Ａ）の工程では、前記ゲート電極２３を自己整合マスクに、Ｐ⁺のイオン注入を行い、前記基板１中、ゲート電極２３の両側に、前記メモリセルトランジスタの拡散領域２１Ａ，２１Ｂを形成する。

次に、図５（Ｂ）の工程において、前記図５（Ａ）の構造上に、ＳｉＮ膜２４を例えばＣＶＤ法により、ＳｉＮ膜２４がゲート電極２３の上面および側壁面を覆うように、典型的には約３０ｎｍの厚さに堆積し、さらに図５（Ｃ）の工程で前記ＳｉＮ膜２４を覆うようにＳｉＯ₂膜２５を、高温ＣＶＤ法により形成する。

次に、図５（Ｄ）の工程で、前記ＳｉＯ₂膜２５に対して、前記基板主面に実質的に垂直に作用する異方性エッチングを行い、側壁酸化膜２５Ａおよび２５Ｂを、前記ゲート電極２３の両側壁面上に、ＳｉＮ膜２４を介して形成する。さらに、図５（Ｄ）の工程では、前記ゲート電極２３およびかかる側壁酸化膜２５Ａ，２５Ｂをマスクに、Ｐ⁺のイオン注入を行い、前記拡散領域２１Ａおよび２１Ｂに部分的に重なるように、より深い拡散領域２１Ｃおよび２１Ｄをそれぞれ形成する。拡散領域２１Ａと２１Ｃ、あるいは拡散領域２１Ｂと２１Ｄは、いわゆるＬＤＤ（lightly doped drain）構造を形成する。

次に、図６（Ｅ）の工程において、前記図６（Ｄ）の構造上にＢＰＳＧよりなる層間絶縁膜２６をＣＶＤ法により堆積し、さらに前記層間絶縁膜２６中に前記拡散領域２１Ａおよび２１Ｃを露出するコンタクトホール２６Ａを形成する。さらに、緩衝ＨＦ水溶液により露出した拡散領域表面から自然酸化膜を除去した後、前記層間絶縁膜２６上に、前記コンタクトホール２６Ａを埋めるように、ビット線ＢＬの一部をなすオーミック電極２７を形成する。

さらに、図６（Ｆ）の工程において、前記図６（Ｅ）の構造上に、ＢＰＳＧよりなる第２の層間絶縁膜２８を、ＣＶＤ法により堆積し、さらに前記層間絶縁膜２６，２８を貫通して、前記拡散領域２１Ｂ（および２１Ｄ）を露出するコンタクトホール２８Ａを形成する。

さらに、図６（Ｇ）の工程において、前記コンタクトホール２８Ａにより露出した拡散領域表面の自然酸化膜を緩衝ＨＦ水溶液によるエッチングにより除去した後、前記コンタクトホール２８Ａを埋めるように、メモリセルキャパシタの蓄積電極を構成するポリシリコン電極２９を前記拡散領域２１Ｂ，２１Ｄにコンタクトして形成し、さらにその上にＳｉＮよりなるキャパシタ誘電体膜３０を形成し、さらにその上に対向電極を構成するポリシリコン電極３１を形成する。前記キャパシタ誘電体膜３０は、ＳｉＮ膜の上下面にＳｉＯ₂膜を形成した、いわゆるＯＮＯ構造を有するものであるのが好ましい。

かかる構造では、コンタクトホール２８Ａを埋めるポリシリコン電極２９とゲート電極２３との間にＳｉＮ膜２４が介在するため、前記ビット線電極２７あるいは蓄積電極２９を形成する際に、露出した拡散領域表面から自然酸化膜を緩衝ＨＦ水溶液によりエッチング除去した場合にも、電極２９と２３との間におけるリーク電流が効果的に抑圧される。図３（Ｂ）の関係を参照。その際、ＳｉＮ膜２４は厚さが薄く、またゲート絶縁膜２２Ｂの延長部を形成する熱酸化膜上を延在するため、半導体装置の動作に重要な拡散領域に歪みを及ぼすことはなく、ＳｉＮ膜を形成することによる半導体装置の性能の低下は生じない。

本実施例は、また前記側壁酸化膜２５Ａ，２５Ｂにより、コンタクトホール２８Ａを自己整合的に形成するいわゆる自己整合コンタクト構造を有するＤＲＡＭ（例えば特開平８−２７４２７８号を参照）に対しても有効である。

［第２実施例］
図７（Ａ）〜図８（Ｇ）は、本発明の第２実施例による、フラッシュメモリの製造方法を示す。

図７（Ａ）を参照するに、典型的にはｐ型にドープされたＳｉ基板４１上には、ＳｉＯ₂よりなるフィールド酸化膜４２Ａで画成され、同じくＳｉＯ₂よりなる熱酸化膜４２Ｂに覆われた活性領域が形成され、図７（Ｂ）の工程において、前記熱酸化膜４２Ｂ上にポリシリコンパターン４３を、前記活性領域を覆うように形成する。前記熱酸化膜４２Ｂは、形成されるフラッシュメモリのトンネル酸化膜として機能し、一方前記ポリシリコンパターン４３はフローティングゲートの一部を構成する。

さらに、図７（Ｃ）の工程において、前記ポリシリコンパターン４３の上面および側壁面を覆うように、ＳｉＯＮよりなる誘電体膜４４が堆積され、さらに前記誘電体膜上に、前記ポリシリコンパターン４３を覆うようにポリシリコン膜４５およびＷＳｉ膜４６が順次堆積され、さらに図７（Ｄ）の工程でパターニングを行うことにより、各々ポリシリコン層４３、ＳｉＯＮ層４４、ポリシリコン層４５およびＷＳｉ層４６よりなるゲート電極構造Ｇ1，Ｇ2が形成される。ただし、前記ゲート電極構造Ｇ1，Ｇ2において、前記ポリシリコン層４３は先にも説明したようにフローティングゲート電極を形成し、またポリシリコン層４５およびＷＳｉ層４６は制御電極を形成する。

さらに、図７（Ｃ）の工程では、前記ゲート電極構造Ｇ1およびＧ2をマスクに前記基板４１中にＰ⁺あるいはＡｓ⁺のイオン注入を実行することにより、基板４１中に拡散領域４１Ａ，４１Ｂ，４１Ｃを形成する。

次に、図８（Ｅ）の工程で、前記図７（Ｄ）の構造上にＳｉＯ₂膜４７およびＳｉＮ膜４８を、高温ＣＶＤ法により形成する。ただし、前記ＳｉＯ₂膜４７およびＳｉＮ膜４８は、前記ゲート電極構造Ｇ₁およびＧ₂の各々の頂面および両側壁面を、連続して覆う。

次に、図７（Ｆ）の工程で、前記図７（Ｅ）の構造上に、ＢＰＳＧよりなる層間絶縁膜４９を、前記ゲート電極構造Ｇ1およびＧ2を埋めるように堆積し、さらに前記層間絶縁膜４９中に、前記拡散領域４１Ａ〜４１Ｃをそれぞれ露出するコンタクトホール４９Ａ〜４９Ｃを形成する。

さらに、前記コンタクトホール４９Ａ〜４９Ｃにより露出された拡散領域４１Ａ〜４１Ｃの表面から緩衝ＨＦ水溶液により自然酸化膜を除去した後、オーミック電極５０Ａ〜５０Ｃを、前記コンタクトホール４９Ａ〜４９Ｃを埋めるように形成する。オーミック電極５０Ａあるいは５０Ｃは例えばビット線ＢＬの一部を形成し、オーミック電極５０Ｂは他のメモリセルトランジスタの対応するオーミック電極と共に、消去電源に接続される。また、ゲート電極構造Ｇ₁，Ｇ₂中のシリサイド層４６が、制御電極の一部として、ワード線に接続される。

かかる構造のフラッシュメモリでは、前記ゲート電極構造Ｇ1，Ｇ2がＳｉＮ膜４８で連続的に覆われるため、フローティングゲート電極４３のすぐ近傍にオーミック電極、例えば電極５０Ａが形成されても、フローティングゲート電極４３から電極５０Ａに電荷がリークすることはなく、安定な情報の保持および書込み／読み出しが可能になる。

［変形例］
図９（Ａ），（Ｂ）は、以上に説明したＳｉＮ膜をリーク電流の抑止に使った実施例の変形例を示す。ただし、図９（Ａ），（Ｂ）中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

図９（Ａ）は図１の構造の一変形例であり、ＳｉＮ膜９が、図１の構造におけるように前記ゲート電極３の側壁面に接して形成されるかわりに、前記側壁酸化膜４Ｂ上に形成されている。かかる構成においても、前記ＳｉＮ膜９は前記ゲート電極３のうち、前記オーミック電極８Ａに対向する側を覆っており、電極８Ａと８との間のリーク電流を効果的に抑圧する。

図９（Ｂ）の変形例では、図６（Ｇ）のＤＲＡＭ構造において、前記ＳｉＮ膜２４を、前記ゲート電極２３の側壁面に接するように形成するかわりに、前記側壁酸化膜２５Ａ，２５Ｂ上を延在するように形成する。かかる構造においても、前記ＳｉＮ膜２４は、ゲート電極２３のうち、前記蓄積電極２９に対向する側を覆い、ゲート電極２３と蓄積電極２９との間のリーク電流を効果的に抑止する。

［第３実施例］
図１０（Ａ）〜図１３（Ｉ）は、本発明の第３実施例によるＤＲＡＭの製造方法を示す。

図１０（Ａ）を参照するに、典型的にはｐ型にドープされたＳｉ基板６１上には、ＳｉＯ₂よりなるフィールド酸化膜６２Ａで画成され、同じくＳｉＯ₂よりなる熱酸化膜６２Ｂに覆われた活性領域が形成され、さらにポリシリコンよりなるワード線ＷＬが、前記フィールド酸化膜６２Ａあるいは熱酸化膜６２Ｂで覆われた基板６１上を延在する。ワード線ＷＬは、前記活性領域上では熱酸化膜６２Ｂ上を延在し、メモリセルトランジスタのゲート電極６３を形成する。これに伴い、前記熱酸化膜６２Ｂは、メモリセルトランジスタのゲート絶縁膜を形成する。

さらに、図１０（Ａ）の工程では、前記ゲート電極６３を自己整合マスクに、Ｐ⁺のイオン注入を行い、前記基板１中、ゲート電極６３の両側に、前記メモリセルトランジスタの拡散領域６１Ａ，６１Ｂを形成する。

次に、図１０（Ｂ）の工程において、前記図１０（Ａ）の構造上に、ＳｉＯ₂膜６４を高温ＣＶＤ法により、ＳｉＯ₂膜６４がゲート電極６３の上面および側壁面を覆うように堆積する。

次に、図１０（Ｃ）の工程で、前記ＳｉＯ₂膜６４に対して、前記基板主面に実質的に垂直に作用する異方性エッチングを行い、側壁酸化膜６４Ａおよび６４Ｂを、前記ゲート電極６３の両側壁面上に形成する。さらに、図１０（Ｃ）の工程では、前記ゲート電極６３およびかかる側壁酸化膜６４Ａ〜６４Ｄをマスクに、Ｐ+あるいはＡｓ⁺のイオン注入を行い、前記拡散領域６１Ａおよび６１Ｂに部分的に重なるように、より深い拡散領域６１Ｃおよび６１Ｄをそれぞれ形成する。拡散領域６１Ａと６１Ｃ、あるいは拡散領域６１Ｂと６１Ｄは、いわゆるＬＤＤ（lightly doped drain）構造を形成する。

図１０（Ｃ）の異方性エッチング工程は、前記ＳｉＯ₂膜６４を堆積したのと同じ堆積装置中において、基板６１を装置外に取り出すことなく実行され、さらに図１１（Ｄ）の工程で、図１０（Ｃ）の構造を、前記堆積装置中において、高温ＣＶＤ法によりＳｉＯ₂膜を形成する際の基板温度でＮ₂Ｏ雰囲気に曝し、側壁酸化膜６４Ａ，６４Ｂの表面にＮをドープする。

さらに、図１１（Ｅ）の工程において、前記図１１（Ｄ）の構造上にＳｉＯ₂膜（図示ぜず）を高温ＣＶＤ法により堆積し、さらにこれを前記基板６１の主面に対して実質的に垂直な方向に異方性エッチングすることにより、前記側壁酸化膜６４Ａ，６４Ｂの外側に別の側壁酸化膜６４Ｃ，６４Ｄをそれぞれ形成する。

図１１（Ｅ）の工程では、さらに前記ゲート電極６３および側壁酸化膜６４Ａ，６４Ｃ，６４Ｂ，６４Ｄをマスクに、Ｐ⁺あるいはＡｓ⁺をイオン注入することにより、前記拡散領域６１Ａに一部重なるように、より深い拡散領域６１Ｃを、また前記拡散領域６１Ｂに一部重なるように、より深い拡散領域６１Ｄを形成する。

次に、図１２（Ｆ）の工程において、前記図１１（Ｅ）の構造上に例えばＢＰＳＧよりなる層間絶縁膜６５をＣＶＤ法により堆積し、前記層間絶縁膜６５中に、前記拡散領域６１Ａおよび６１Ｃを露出するコンタクトホール６５Ａを形成する。さらに、緩衝ＨＦ水溶液により露出した拡散領域表面から自然酸化膜を除去した後、前記層間絶縁膜６５上に、前記コンタクトホール６５Ａを埋めるように、ビット線ＢＬの一部をなすオーミック電極６６を形成する。

次に、図１２（Ｇ）の工程において、前記図１１（Ｅ）の層間絶縁膜６５上に、前記オーミック電極６６を埋めるように、例えばＢＰＳＧよりなる第２の層間絶縁膜６７を堆積し、前記第１および第２の層間絶縁膜６５，６７を貫通して、前記拡散領域６１Ｂおよび６１Ｄを露出するコンタクトホール６７Ａを形成する。

本実施例では、さらに図１３（Ｈ）の工程において、前記コンタクトホール６７Ａを介して、露出された前記拡散領域６１Ｂ，６１Ｄの表面に対して、水素プラズマを使ったドライクリーニングを行い、自然酸化膜を除去する。ドライクリーニングは、例えばＨ₂と酸素原子を含む気体、例えばＨ₂Ｏとの混合ガス中において高周波励起によりプラズマを発生させ、２００°Ｃ程度の温度で実行するのが好ましい。例えば、特開平６−１４０３６８を参照。

ドライクリーニングの後、図１３（Ｉ）の工程において、前記コンタクトホール６７Ａを埋めるように、メモリセルキャパシタの蓄積電極を構成するポリシリコン電極６８を前記拡散領域６１Ｂ，６１Ｄにコンタクトして形成し、さらにその上にＳｉＮよりなるキャパシタ誘電体膜６９を形成し、さらにその上に対向電極を構成するポリシリコン電極７０を形成する。前記キャパシタ誘電体膜６９は、ＳｉＮ膜の上下面にＳｉＯ₂膜を形成した、いわゆるＯＮＯ構造を有するものであるのが好ましい。

本実施例では、前記ゲート電極６３の側壁酸化膜が、層６１Ａあるいは６１Ｂよりなる第１層と、層６１Ｃあるいは６１Ｄよりなる第２層とを含む多層構造を有するため、前記蓄積電極６８とゲート電極６３との間のリーク電流を、窒化膜を使わなくても、効果的に抑圧することができる。先にも説明したように、第１層（層６１Ａまたは６１Ｂ）表面は、第２層（層６１Ｃまたは６１Ｄ）の形成の前にＮ₂Ｏ雰囲気中で、ＳｉＯ₂膜の高温ＣＶＤ法で使われる基板温度と同じ温度でアニールされる。

また、本実施例では、図１３（Ｉ）で説明したように、前記蓄積電極６８を堆積するに先立って、前記露出した拡散領域表面の自然酸化膜を、緩衝ＨＦ水溶液によるエッチングではなく、水素プラズマ中におけるドライクリーニングにより実行している。このため、緩衝ＨＦ水溶液処理を行った場合におけるようなリーク電流特性の劣化が抑制される。

本実施例において、側壁酸化膜の構成は、前記第１層および第２層のみに限定されるものではなく、より多層を含む構造としてもよい。

また、前記ドライクリーニングは、前記図１２（Ｆ）の工程において、前記ビット線電極６６を形成するに先立って、コンタクトホール６５Ａで露出された基板６１表面に対して適用し、拡散領域６１Ａ，６１Ｃの表面から自然酸化膜を除去するようにしてもよい。

以上、本発明を好ましい特徴について説明したが、本発明はかかる実施例に限定されるものではなく、本発明の要旨内において様々な変形・変更が可能である。

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。

本発明の原理を説明する図（その１）である。 （Ａ），（Ｂ）は本発明の原理を説明する図（その２）である。 （Ａ），（Ｂ）は本発明の原理を説明する図（その３）である。 本発明の原理を説明する図（その４）である。 （Ａ）〜（Ｄ）は、本発明の第１実施例によるＤＲＡＭの製造工程を説明する図（その１）である。 （Ｅ）〜（Ｇ）は、本発明の第１実施例によるＤＲＡＭの製造工程を説明する図（その２）である。 （Ａ）〜（Ｄ）は、本発明の第２実施例によるフラッシュメモリの製造工程を説明する図（その１）である。 （Ｅ）〜（Ｇ）は、本発明の第２実施例によるフラッシュメモリの製造工程を説明する図（その２）である。 （Ａ），（Ｂ）は、本発明第１実施例の変形例を示す図である。 （Ａ）〜（Ｃ）は、本発明の第３実施例によるＤＲＡＭの製造工程を説明する図（その１）である。 （Ｄ），（Ｅ）は、本発明の第３実施例によるＤＲＡＭの製造工程を説明する図（その２）である。 （Ｆ），（Ｇ）は、本発明の第３実施例によるＤＲＡＭの製造工程を説明する図（その３）である。 （Ｈ），（Ｉ）は、本発明の第３実施例によるＤＲＡＭの製造工程を説明する図（その４）である。 （Ａ）〜（Ｃ）は、従来のＤＲＡＭの製造工程を説明する図（その１）である。 （Ｄ）〜（Ｆ）は、従来のＤＲＡＭの製造工程を説明する図（その２）である。 （Ａ），（Ｂ）は、従来の半導体装置における問題点を説明する図である。

符号の説明

１，１１，２１，４１，６１ 基板
１Ａ，１Ｂ，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，４１Ａ，４１Ｂ，４１Ｃ，６１Ａ，６１Ｂ，６１Ｃ，６１Ｄ 拡散領域
２Ａ，２２Ａ，４２Ａ，６２Ａ フィールド酸化膜
２Ｂ，２２Ｂ，６２Ｂ ゲート絶縁膜
３，２３，６３ ゲート電極
４，５Ｂ，１４，１６，２５，４７，６４ ＳｉＯ₂膜
４Ａ，４Ｂ，２５Ａ，２５Ｂ，６４Ａ，６４Ｂ，６４Ｃ，６４Ｄ 側壁酸化膜
５，７，２６，２８，４９，６５，６７ 層間絶縁膜
５Ａ，７Ａ，２６Ａ，２８Ａ，４９Ａ，４９Ｂ，４９Ｃ，６５Ａ，６７Ａ コンタクトホール
６，２７，６６ ビット線電極
８Ａ，２９，６８ 蓄積電極
８Ｂ，３０，６９ キャパシタ絶縁膜
８Ｃ，３１，７０ 対向電極
９，１７，２４，４８ 窒化膜
１２ ＳｉＯ₂層
１３，１５ ポリシリコン電極
４２Ｂ トンネル絶縁膜
４２ ポリシリコン層
４４ フローティング絶縁膜
４５ ポリシリコン層
４６ ＷＳｉ制御電極
５０Ａ，５０Ｂ，５０Ｃ オーミック電極
Ｇ₁，Ｇ₂ ゲート電極構造

Claims (19)

1. 基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記基板中に、前記ゲート電極に隣接して拡散領域を形成する工程と、
   前記ゲート電極の側壁に側壁絶縁膜を形成する工程と、
   前記側壁絶縁膜を形成されたゲート電極上に、絶縁膜を堆積する工程と、
   前記絶縁膜に、前記ゲート電極に隣接して前記拡散領域表面を露出するコンタクトホールを形成する工程と、
   前記コンタクトホールに露出した拡散領域表面をＨＦ溶液により処理する工程と、
   前記コンタクトホールを埋めるように電極を形成する工程と、
   前記拡散領域と、前記電極を介して蓄積電極と電気的に接続されたメモリセルキャパシタを形成する工程と、を有し、
   前記側壁絶縁膜表面と前記ゲート電極側壁面との間に窒化膜を形成する工程を含み、
   前記側壁絶縁膜と前記窒化膜と前記絶縁膜が前記コンタクトホールの側壁面に露出していることを特徴とする半導体装置の製造方法。
2. 前記窒化膜を堆積する工程は、前記側壁絶縁膜を堆積する工程に先立って、前記窒化膜が前記ゲート電極側壁に接するように実行されることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記絶縁膜は、ＣＶＤ法によって形成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 前記ゲート絶縁膜が前記ゲート電極の外側にあって、前記拡散領域上に延在部を有し、前記延在部が前記コンタクトホールに露出するように形成され、前記延在部上に前記窒化膜が形成されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
5. 前記ゲート絶縁膜の延在部が熱酸化膜により形成されることを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記窒化膜は、ＳｉＮ膜またはＳｉＯＮ膜よりなることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置の製造方法。
7. 前記側壁絶縁膜は、前記窒化膜と異なるエッチング耐性を持つことを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置の製造方法。
8. 前記絶縁膜は、前記窒化膜と異なるエッチング耐性を持つことを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置の製造方法。
9. 前記コンタクトホールはテーパ形状となるように形成されることを特徴とする請求項１〜８のうち、いずれか一項記載の半導体装置の製造方法。
10. 前記ゲート電極の幅が０．３μｍ以下であることを特徴とする請求項１〜９のうち、いずれか一項記載の半導体装置の製造方法。
11. 前記窒化膜は少なくとも５ｎｍの膜厚を有することを特徴とする請求項１〜１０のうち、いずれか一項記載の半導体装置の製造方法。
12. 基板上にゲート電極を形成する工程と、
    前記基板中に、前記ゲート電極に接して一対の拡散領域を形成する工程と、
    前記ゲート電極の側壁面に側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜が形成されたゲート電極上に、層間絶縁膜を堆積する工程と、
    前記層間絶縁膜に、前記一対の拡散領域の一方を露出する第１のコンタクトホールを形成する工程と、
    前記第１のコンタクトホールに露出した前記一対の拡散領域の一方の表面をＨＦ溶液により処理する工程と、
    前記第１のコンタクトホールを埋めるように電極を形成する工程と、
    前記層間絶縁膜上に、前記一対の拡散領域の一方と前記第１のコンタクトホールを埋める電極を介して電気的に接続されたメモリセルキャパシタの蓄積電極を形成する工程と、を有し、
    少なくとも前記第１のコンタクトホールと対向する側において、前記側壁絶縁膜表面と前記ゲート電極側壁面との間に窒化膜を形成する工程とを含み、
    前記側壁絶縁膜と前記窒化膜と前記層間絶縁膜が前記第１のコンタクトホールの側壁面に露出していることを特徴とするＤＲＡＭの製造方法。
13. 前記窒化膜を形成する工程は、前記側壁絶縁膜を形成する工程に先立って、前記窒化膜が前記ゲート電極側壁面に接するように実行されることを特徴とする請求項１２記載のＤＲＡＭの製造方法。
14. 前記窒化膜は、前記ゲート電極の両側壁面及び上面を覆うように形成されることを特徴とする請求項１２記載のＤＲＡＭの製造方法。
15. 前記ゲート絶縁膜が前記ゲート電極の外側にあって、前記一対の拡散領域の一方の上に延在部を有し、前記延在部が前記第１のコンタクトホールに露出するように形成され、前記延在部上に前記窒化膜が形成されることを特徴とする請求項１２〜１４のうち、いずれか一項記載のＤＲＡＭの製造方法。
16. 前記層間絶縁膜に、前記一対の拡散領域の他方を露出する第２のコンタクトホールを形成する工程と、
    前記第２のコンタクトホールを埋めるように電極を形成する工程と、
    前記層間絶縁膜上に、前記一対の拡散領域の他方と前記第２のコンタクトホールを埋める電極を介して電気的に接続されたビット線を形成することを特徴とする請求項１２〜１５のうち、いずれか一項記載のＤＲＡＭの製造方法。
17. 前記窒化膜はさらに、前記第２のコンタクトホールと対向する側において、前記側壁絶縁膜の表面と前記ゲート電極側壁面との間に形成されることを特徴とする請求項１２〜１６のうち、いずれか一項記載のＤＲＡＭの製造方法。
18. 前記ゲート電極の幅が０．３μｍ以下であることを特徴とする請求項１２〜１８のうち、いずれか一項記載のＤＲＡＭの製造方法。
19. 前記窒化膜は少なくとも６ｎｍの膜厚を有することを特徴とする請求項１２〜１８のうち、いずれか一項記載のＤＲＡＭの製造方法。

Images