JP2009231300A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】ワードライン間に空洞部を有し、制御ゲート電極の側面が空洞部に露出せず、かつワードライン間の耐圧劣化を防止する。
【解決手段】半導体基板１と、前記半導体基板上に所定間隔を空けて形成され、順に積層された第１の絶縁膜２、電荷蓄積層３、第２の絶縁膜４、及び制御ゲート電極５をそれぞれ有する複数のワードラインＷＬと、前記ワードラインの側壁に形成され、高さが前記ワードラインの高さ以上である第３の絶縁膜１１と、前記ワードライン上及び隣接する前記ワードライン間の前記半導体基板上方に形成された第４の絶縁膜１８と、隣接する前記ワードライン間に位置し、上部が前記第４の絶縁膜に覆われた空洞部１９と、を備える。
【選択図】図８

Description

本発明は、半導体記憶装置及びその製造方法に関するものである。

従来の不揮発性半導体記憶装置では、トンネル酸化膜、浮遊ゲート電極、インターポリ絶縁膜、及び制御ゲート電極の積層構造を有するワードラインのワードライン間は酸化膜又は窒化膜により埋め込まれていた。しかし、素子の微細化に伴いワードライン間隔が短くなり、隣接するワードラインの浮遊ゲート電極間に発生する寄生容量による浮遊ゲート電極の閾値電圧のばらつき増大、浮遊ゲート−拡散層間に発生する寄生容量による書き込み速度の低下が問題になっている。また、電極間に印加される高電界により、ワードライン間の埋め込み材が破壊されるという問題があった。

このような問題を解決するため、ワードライン間にエアギャップ（空洞）を設けて寄生容量を低減し、浮遊ゲート電極の閾値電圧のばらつきや書き込み速度の低下を抑制することが提案されている。

例えば、ワードライン及びワードライン間に埋め込み性の悪い酸化膜を堆積し、隣接する浮遊ゲート電極間に空隙を設ける方法が知られている（例えば特許文献１参照）。しかし、この方法では空隙の位置や形状にばらつきが生じ、セル毎の閾値電圧にばらつきが発生して信頼性を低下させるという問題がある。

このような問題を解決する手法として、ワードラインを覆うシリコン窒化膜からなるスペーサを形成し、ワードライン間に所定の高さまでシリコン酸化膜からなる犠牲膜を形成し、この犠牲膜上にシリコン窒化膜からなるミニスペーサを形成し、犠牲膜をシリコン窒化膜との選択比を確保しながら除去し、埋め込み性の悪いカバー膜を堆積することでエアギャップを形成する方法が知られている（例えば特許文献２参照）。

また、ミニスペーサを形成せず、ワードラインとほぼ同じ高さまでワードライン間に犠牲膜を形成し、この犠牲膜を除去し、制御ゲート電極を低抵抗化するためのシリサイド化を行い、埋め込み性の悪いカバー膜を堆積することでエアギャップを形成する方法もある。

しかし、この方法では、制御ゲート電極の側面にカバー膜や側壁膜（スペーサ酸化膜）に覆われずエアギャップにむき出しになる領域が生じ得る。そのため、カバー膜を介したワードライン間の表面リーク等の問題が発生し得る。

また、制御ゲート電極のシリサイド化にニッケルを用いた場合、制御ゲート電極が膨張する。この結果、エアギャップにむき出しになる側壁面が増大して、前述のような表面リーク等の問題が発生し易くなる。さらに、カバー膜が制御ゲート電極間に入り込み、この部分に電界が集中して絶縁破壊を起こし、ワードライン間の耐圧を劣化させるという問題があった。
米国特許出願公開第２００６／０００１０７３号明細書 米国特許出願公開第２００７／００９６２０２号明細書

本発明はワードライン間に空洞部を有し、制御ゲート電極の側面が空洞部に露出せず、かつワードライン間の耐圧劣化を防止する半導体記憶装置及びその製造方法を提供することを目的とする。

本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板上に所定間隔を空けて形成され、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、前記ワードラインの側壁に形成され、高さが前記ワードラインの高さ以上である第３の絶縁膜と、前記ワードライン上及び隣接する前記ワードライン間の前記半導体基板上方に形成された第４の絶縁膜と、隣接する前記ワードライン間に位置し、上部が前記第４の絶縁膜に覆われた空洞部と、を備えるものである。

本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に、所定間隔を空け、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、制御ゲート電極、及び第３の絶縁膜をそれぞれ含む複数のワードラインを形成する工程と、前記ワードライン及び前記半導体基板を覆うように酸化膜を形成する工程と、前記ワードライン間を埋め込むように前記酸化膜上に犠牲膜を形成する工程と、前記第３の絶縁膜の上面が露出するように前記犠牲膜及び前記酸化膜を除去する工程と、前記第３の絶縁膜を除去し、前記制御ゲート電極の上面を露出する工程と、前記制御ゲート電極のシリサイド化を行う工程と、前記ワードライン間の前記犠牲膜を除去する工程と、前記犠牲膜が除去された領域の上方を覆うように第４の絶縁膜を形成する工程と、を備えるものである。

また、本発明の一態様による半導体記憶装置の製造方法は、半導体基板上に、所定間隔を空け、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、ポリシリコン膜を含む制御ゲート電極、及び第３の絶縁膜をそれぞれ有する複数のワードラインを形成する工程と、前記ワードライン及び前記半導体基板を覆うように酸化膜を形成する工程と、前記ワードライン間を埋め込むように前記酸化膜上に犠牲膜を形成する工程と、前記第３の絶縁膜の上面が露出するように前記犠牲膜及び前記酸化膜を除去する工程と、前記第３の絶縁膜を除去し、前記制御ゲート電極の上面を露出する工程と、前記制御ゲート電極の前記ポリシリコン膜の少なくとも上部を除去する工程と、前記第２の絶縁膜上方の前記酸化膜間に金属層を形成する工程と、前記ワードライン間の前記犠牲膜を除去する工程と、前記犠牲膜が除去された領域の上方を覆うように第４の絶縁膜を形成する工程と、を備えるものである。

本発明によれば、制御ゲート電極の側面をワードライン間の空洞部に露出せず、かつワードライン間の耐圧劣化を防止できる。

以下、本発明の実施の形態を図面に基づいて説明する。

（第１の実施形態）図１乃至図８に本発明の第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図を示す。各図において（ａ）はビット線方向に沿ったメモリセルアレイ部の縦断面、（ｂ）はビット線方向に沿ったメモリセルアレイ端部及び選択ゲートトランジスタの縦断面を示す。

図１に示すように、半導体基板１上にシリコン酸化膜からなるトンネル酸化膜２、ポリシリコン膜からなる浮遊ゲート電極３を形成する。

そして、第１の方向（ビット線方向）に沿って所定間隔を空けて浮遊ゲート電極３、トンネル酸化膜２、及び半導体基板１を除去して溝を形成する。この溝にシリコン酸化膜を所定の高さまで埋め込んで素子分離領域（図示せず）を形成する。

そして、浮遊ゲート電極３及び素子分離領域を覆うようにインターポリ絶縁膜４を形成し、インターポリ絶縁膜４上に第１のポリシリコン膜を形成する。選択トランジスタＳＴ及び周辺トランジスタ（図示せず）が形成される領域の第１のポリシリコン膜及びインターポリ絶縁膜４の一部を除去して溝を形成する。この溝を埋め込むように第１のポリシリコン膜上に第２のポリシリコン膜を形成する。

メモリセルアレイ部では制御ゲート電極５は第１のポリシリコン膜及び第２のポリシリコン膜からなる。また、選択ゲートトランジスタＳＴ及び周辺トランジスタではインターポリ絶縁膜４の上下のポリシリコン膜（電極層）が接続されたエッチングインターポリ構造になっている。制御ゲート電極５の膜厚は例えば９５ｎｍである。

そして、制御ゲート電極５上にシリコン窒化膜６を例えば膜厚３０ｎｍで形成する。続いて、第１の方向に直交する第２の方向（ワードライン方向）に沿って所定間隔を空けてシリコン窒化膜６、制御ゲート電極５、インターポリ絶縁膜４、浮遊ゲート電極３、及びトンネル酸化膜２を除去することでワードラインＷＬ及び選択トランジスタＳＴを加工する。選択トランジスタＳＴは複数のワードラインＷＬの両端にそれぞれ１つずつ配置される。

図２に示すように、ワードラインＷＬ、選択トランジスタＳＴ、及び半導体基板１を覆うようにシリコン酸化膜（スペーサ酸化膜）１１をＣＶＤ（Chemical Vapor Deposition）法により形成する。

ここで、シリコン酸化膜１１の膜厚は３ｎｍ以上１５ｎｍ以下となるようにする。表面リークを防止するため、ワードラインＷＬを覆うように必ず酸化膜等を形成する必要があり、シリコン酸化膜１１を形成するのはこのためである。

そして、ワードラインＷＬ間、選択トランジスタＳＴ間、及び選択トランジスタＳＴとこれに隣接するワードラインＷＬ１との間の半導体基板１表面部に例えばヒ素を注入して拡散層（図示せず）を形成する。

続いて、シリコン酸化膜１１上にワードラインＷＬ間を埋め込むようにシリコン窒化膜からなる犠牲膜１２をＣＶＤ法により形成する。

図３に示すように、選択トランジスタＳＴ間、及び選択トランジスタＳＴとこれに隣接するワードラインＷＬ１との間の半導体基板１表面が露出するようにＲＩＥ（反応性イオンエッチング）によるエッチバックを行い、犠牲膜１２及びシリコン酸化膜１１を除去する。

これにより、選択トランジスタＳＴの側壁部、及びワードラインＷＬ１の選択トランジスタＳＴ側の側壁部に、犠牲膜１２及びシリコン酸化膜１１からなるサイドウォール（側壁膜）ＳＷが形成される。このサイドウォールＳＷをマスクにして例えばヒ素の注入を行い、選択トランジスタＳＴ間の半導体基板１表面部に高濃度拡散層（図示せず）を形成し、ＬＤＤ（Lightly Doped Drain）構造にする。

また、この時シリコン窒化膜６の上面が露出される。

図４に示すように、ワードラインＷＬ、選択トランジスタＳＴ、サイドウォールＳＷ、及び半導体基板１を覆うようにシリコン酸化膜１４をＣＶＤ法により形成し、シリコン酸化膜１４上にシリコン窒化膜１５をＣＶＤ法で形成する。シリコン窒化膜１５はシリコン窒化膜（犠牲膜）１２より高温で成膜し、高密度な膜にする。

そして、選択トランジスタＳＴ間、及び選択トランジスタとワードラインＷＬ１との間を埋め込むようにシリコン酸化膜１６をＣＶＤ法により形成する。

続いて、シリコン窒化膜６をストッパとしてＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）により平坦化処理を行う。

図５に示すように、制御ゲート電極５の上面が露出するようにシリコン窒化膜６をＣＤＥ（Chemical Dry Etching）により除去する。このＣＤＥは、シリコン窒化膜とシリコン酸化膜の選択比がとれる条件で行うため、犠牲膜１２も一部除去され、上面位置が制御ゲート電極５の上面位置と略同一になる。制御ゲート電極５の上面位置はシリコン酸化膜１１の上面位置より低い。

また、このときシリコン酸化膜も多少除去されるため、サイドウォールＳＷの犠牲膜１２の上面が露出される。

図６に示すように、犠牲膜１２をウェットエッチングにより除去する。薬液には燐酸溶液（ホット燐酸）等を用いることができる。この時、シリコン窒化膜１５も除去され得るが、シリコン窒化膜１５は犠牲膜１２より高密度な膜であり、エッチング耐性が高いため、除去される量は少ない。

残存したシリコン窒化膜１５は、後のビット線コンタクト形成工程におけるコンタクトホール開口時のストッパとして機能する。

図７に示すように、制御ゲート電極５の一部又はすべてを制御ゲート電極５の上面からシリサイド化し、シリサイド層１７を形成する。シリサイド金属材料にはＮｉを用い、例えば３５０℃で１２０秒の加熱を行った後、５００℃で６０秒の加熱を行う。Ｎｉを用いてシリサイド化すると制御ゲート電極５は膨張する。例えば膜厚が９５ｎｍからシリサイド化により１１５ｎｍになる。最初に低い温度で加熱を行い、その後に高温での加熱を行うのは、シリサイド層の膨張度合いを抑制するためである。

図５に示す工程で、制御ゲート電極５の上面位置はシリコン酸化膜１１の上面位置より低くしているため、シリサイド化により制御ゲート電極５が膨張しても、制御ゲート電極５の上面位置はシリコン酸化膜１１の上面位置より高くならない。

図８に示すように、プラズマＣＶＤ法によりシリコン酸化膜（カバー膜）１８を形成する。プラズマＣＶＤ法は埋め込み性が良くない堆積方法であるため、間隔の狭いワードラインＷＬ間（シリコン酸化膜１１間）には入り込まず、ワードラインＷＬ間及びサイドウォールＳＷの犠牲膜１２が除去された領域を空洞（エアギャップ）１９にすることができる。

また、ワードラインＷＬ側壁部のシリコン酸化膜１１の基板１表面からの高さはワードラインＷＬの高さ以上である。つまり、制御ゲート電極５の側面が空洞１９にむき出しにならない。また、シリコン酸化膜１８がワードラインＷＬ間に入り込まないため、空洞１９の上端が制御ゲート電極５上面より高く形成される。

すなわち、制御ゲート電極５の側面がシリコン酸化膜１１に覆われる。また、ワードラインＷＬ間においては、シリコン酸化膜１８の下端は制御ゲート電極５の上面より高い位置に形成される。

従って、制御ゲート電極５の側壁面を空洞１９に露出することなくワードラインＷＬ間に空洞を形成できるため、ワードラインＷＬ間表面リーク等の発生を防止でき、信頼性を向上できる。

また、隣接するワードラインＷＬの制御ゲート電極５間にシリコン酸化膜１８が入り込まず、制御ゲート電極５間に均一に電界が印加されるため、ワードライン間の耐圧劣化を防止することができる。

（比較例）比較例による半導体記憶装置の製造方法を図９乃至図１２に示す。図４に示す工程までは上記第１の実施形態と同様であるため、説明を省略する。

図９に示すように、制御ゲート電極５の上面及びサイドウォールＳＷの犠牲膜１２の上面が露出するようにＲＩＥ（反応性イオンエッチング）によりシリコン窒化膜６等を除去する。このとき、シリコン酸化膜１１の高さはワードラインＷＬより低くなる。これは後述するシリサイド化の際に制御ゲート電極５の側壁からもシリサイド化を行い、シリサイド化を促進するためである。

本発明では、上述のように制御ゲート電極５の上面からのみシリサイド化を行っているが、シリサイド化においては温度と時間との関係を調整することにより比較例以上にシリサイド化を促進させられる。

図１０に示すように、犠牲膜１２をウェットエッチングにより除去する。薬液には燐酸溶液（ホット燐酸）等を用いることができる。

図１１に示すように、制御ゲート電極５の一部又はすべてをシリサイド化し、シリサイド層１７を形成する。シリサイド金属材料にはＮｉを用い、例えば３５０℃で６０秒の加熱を行い、その後５００℃で６０秒の加熱を行う。Ｎｉを用いてシリサイド化を行うと制御ゲート電極５は膨張する。そのため、制御ゲート電極５の側面において、シリコン酸化膜１１に覆われていない領域ａ１が増大する。

図１２に示すように、プラズマＣＶＤ法によりシリコン酸化膜３０を形成する。プラズマＣＶＤ法は埋め込み性が良くない堆積方法であるため、犠牲膜１２が除去された領域が埋め込まれず空洞３１になる。

このとき、制御ゲート電極５の側面にはシリコン酸化膜１１、３０のどちらにも覆われず、空洞３１にむき出しになる領域が発生し得る。このような領域が発生すると、ワードラインＷＬ間の表面リーク等の問題が生じる。

また、制御ゲート電極５間にシリコン酸化膜３０が入り込むことで、電圧印加時にこの部分に電界が集中して絶縁破壊が生じ、信頼性を劣化させる。

一方、上記第１の実施形態では、シリコン酸化膜１１がワードラインＷＬより高く形成され、制御ゲート電極５の側面を覆っているため、制御ゲート電極側面が空洞にむき出しになることがない。

また、シリコン酸化膜１８が隣接する制御ゲート電極５間に入り込まないため、制御ゲート電極５間に均一に電界が印加され、ワードライン間の耐圧劣化を防止することができる。

（第２の実施形態）図１３乃至図１６に本発明の第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図を示す。各図において（ａ）はビット線方向に沿ったメモリセルアレイ部の縦断面、（ｂ）はビット線方向に沿ったメモリセルアレイ端部及び選択ゲートトランジスタの縦断面を示す。図５に示す工程までは上記第１の実施形態と同様であるため、説明を省略する。

図１３に示すように、制御ゲート電極５を形成するポリシリコン膜をＣＤＥにてエッチバックする。ポリシリコン膜をすべて除去してもよいが、インターポリ絶縁膜４の信頼性を考慮して、一部残存させる。

図１４に示すように、バリアメタル２１及びメタル２２をスパッタリングで成膜する。バリアメタル２１は例えばＴｉＮやＴｉであり、メタル２２は例えばＷ（タングステン）である。制御ゲート電極５はポリシリコン膜とメタルの積層構造になる。

そして、ＣＭＰにより平坦化を行う。これにより、制御ゲート電極５の上面はシリコン酸化膜１１の上面と面一になる。また、この平坦化処理により、サイドウォールＳＷの犠牲膜１２の上面が露出される。

図１５に示すように、シリコン酸化膜１１と犠牲膜１２との選択比がとれる条件で犠牲膜１２を除去する。例えば、犠牲膜１２はウェットエッチングにより除去される。薬液には燐酸溶液（ホット燐酸）等を用いることができる。シリコン窒化膜１５は犠牲膜１２より高密度な膜であり、エッチング耐性が高いため、一部のみ除去される。

残存したシリコン窒化膜１５は、後のビット線コンタクト形成工程におけるコンタクトホール開口時のストッパとして機能する。

また、このときバリアメタル２１及びメタル２２が多少除去され得る。バリアメタル２１及びメタル２２の一部をＣＤＥ等により除去し、制御ゲート電極の高さを低くしてもよい。

図１６に示すように、プラズマＣＶＤ法によりシリコン酸化膜２３を形成する。プラズマＣＶＤ法は埋め込み性が良くない堆積方法であるため、間隔の狭いワードラインＷＬ間（シリコン酸化膜１１間）には入り込まず、ワードラインＷＬ間及びサイドウォールＳＷの犠牲膜１２が除去された領域を空洞（エアギャップ）２４にすることができる。

また、ワードライン側壁部のシリコン酸化膜１１の高さはワードラインＷＬの高さ以上であるため、シリコン酸化膜２３がワードラインＷＬ間に入り込まず空洞２４は上端が制御ゲート電極５上面より高く形成される。

つまり、制御ゲート電極５の側面はシリコン酸化膜１１に覆われている。また、ワードラインＷＬ間においては、シリコン酸化膜２３の下端は制御ゲート電極５の上面より高い位置に形成される。

従って、制御ゲート電極５の側壁面を空洞２４に露出することなくワードラインＷＬ間に空洞を形成できるため、ワードラインＷＬ間表面リーク等の発生を防止でき、信頼性を向上できる。

また、隣接するワードラインＷＬの制御ゲート電極５間にシリコン酸化膜２３が入り込まず、制御ゲート電極５間に均一に電界が印加されるため、ワードライン間の耐圧劣化を防止することができる。

上述した実施の形態はいずれも一例であって限定的なものではないと考えられるべきである。例えば上記実施形態による半導体記憶装置は制御ゲート電極／インターポリ絶縁膜／浮遊ゲート電極／トンネル酸化膜のスタック・ゲート型メモリセル構造であったが、隣接するセル間にエアギャップ（空洞）を設けることで電極間の寄生容量低減や高耐圧化の効果が得られるその他のメモリセル構造にも適用することができる。

例えば、上記第１の実施形態をＭＯＮＯＳ型のメモリセル構造に適用した場合、図１７に示すような半導体記憶装置が得られる。

図１７に示すように、ワードラインＷＬは半導体基板４１上に順に積層されたトンネル酸化膜４２、電荷蓄積層（トラップ窒化膜）４３、例えばＡｌ_２Ｏ_３からなるブロック層４４、及び制御ゲート電極４５を有する。

制御ゲート電極４５は例えばＴｉＮ又はＴａＮである金属層４５ａ、ポリシリコン膜４５ｂ、ニッケルシリサイド層４５ｃを含む。

選択トランジスタＳＴは順に積層されたトンネル酸化膜４２、ブロック層４４、ゲート電極４６を有する。ゲート電極４６は例えばＴｉＮである金属層４６ａ、ポリシリコン膜４６ｂ、ニッケルシリサイド層４６ｃを含む。

ワードラインＷＬの側壁には高さがワードラインＷＬより高い側壁膜（シリコン酸化膜）４７が形成されている。従って、制御ゲート電極４５の側面が空洞４８にむき出しにはならず、ワードラインＷＬ間表面リーク等の発生を防止できる。

また、カバー膜（シリコン酸化膜）４９がワードラインＷＬ間（制御ゲート電極４５間）に入り込まないため、制御ゲート電極４５間に均一に電界が印加され、耐圧劣化を防止することができる。

また、図１８は上記第２の実施形態をＭＯＮＯＳ型のメモリセル構造に適用した場合に得られる半導体記憶装置を示す。図１７に示す半導体記憶装置と異なり、制御ゲート電極４５及び選択トランジスタＳＴのゲート電極４６が、例えばＴｉＮからなるバリアメタル４５ｄ、４６ｄと、Ｗからなるメタル４５ｅ、４６ｅにより構成される。この半導体記憶装置も上記実施形態と同様の効果が得られる。

上記実施形態では制御ゲート電極のシリサイド化にＮｉを用いていたが、Ｎｉ以外にＴｉ、Ｃｏ、Ｐｔ、Ｐｄ、Ｔａ、Ｍｏなど遷移金属４〜１１属の金属を用いることができる。上記実施形態による半導体記憶装置の製造方法は、Ｎｉのようにシリサイド化を行うことで制御ゲート電極が膨張する金属を用いる時に特に有用な手法である。

本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。 同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。 同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。 同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。 同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。 同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。 同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。 同第１の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。 比較例による半導体記憶装置の製造方法を説明する工程断面図である。 比較例による半導体記憶装置の製造方法を説明する工程断面図である。 比較例による半導体記憶装置の製造方法を説明する工程断面図である。 比較例による半導体記憶装置の製造方法を説明する工程断面図である。 本発明の第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。 同第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。 同第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。 同第２の実施形態による半導体記憶装置の製造方法を説明する工程断面図である。 変形例による半導体記憶装置の概略構成図である。 変形例による半導体記憶装置の概略構成図である。

符号の説明

１ 半導体基板
２ トンネル酸化膜
３ 浮遊ゲート電極
４ インターポリ絶縁膜
５ 制御ゲート電極
６、１５ シリコン窒化膜
１１ スペーサ酸化膜
１２ 犠牲膜
１４、１６ シリコン酸化膜
１７ シリサイド層
１８ カバー膜
１９ 空洞
ＳＴ 選択トランジスタ
ＳＷ サイドウォール
ＷＬ ワードライン

Claims (5)

1. 半導体基板と、
   前記半導体基板上に所定間隔を空けて形成され、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及び制御ゲート電極をそれぞれ有する複数のワードラインと、
   前記ワードラインの側壁に形成され、高さが前記ワードラインの高さ以上である第３の絶縁膜と、
   前記ワードライン上及び隣接する前記ワードライン間の前記半導体基板上方に形成された第４の絶縁膜と、
   隣接する前記ワードライン間に位置し、上部が前記第４の絶縁膜に覆われた空洞部と、
   を備える半導体記憶装置。
2. 隣接する前記ワードライン間における前記第４の絶縁膜の下端の前記半導体基板表面からの高さは、前記制御ゲート電極の上面の前記半導体基板表面からの高さより高いことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第３の絶縁膜は隣接する前記ワードライン間の前記半導体基板表面にも形成され、膜厚が３ｎｍ以上１５ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 半導体基板上に、所定間隔を空け、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、制御ゲート電極、及び第３の絶縁膜をそれぞれ含む複数のワードラインを形成する工程と、
   前記ワードライン及び前記半導体基板を覆うように酸化膜を形成する工程と、
   前記ワードライン間を埋め込むように前記酸化膜上に犠牲膜を形成する工程と、
   前記第３の絶縁膜の上面が露出するように前記犠牲膜及び前記酸化膜を除去する工程と、
   前記第３の絶縁膜を除去し、前記制御ゲート電極の上面を露出する工程と、
   前記ワードライン間の前記犠牲膜を除去する工程と、
   前記制御ゲート電極のシリサイド化を行う工程と、
   前記犠牲膜が除去された領域の上方を覆うように第４の絶縁膜を形成する工程と、
   を備える半導体記憶装置の製造方法。
5. 半導体基板上に、所定間隔を空け、順に積層された第１の絶縁膜、電荷蓄積層、第２の絶縁膜、ポリシリコン膜を含む制御ゲート電極、及び第３の絶縁膜をそれぞれ有する複数のワードラインを形成する工程と、
   前記ワードライン及び前記半導体基板を覆うように酸化膜を形成する工程と、
   前記ワードライン間を埋め込むように前記酸化膜上に犠牲膜を形成する工程と、
   前記第３の絶縁膜の上面が露出するように前記犠牲膜及び前記酸化膜を除去する工程と、
   前記第３の絶縁膜を除去し、前記制御ゲート電極の上面を露出する工程と、
   前記制御ゲート電極の前記ポリシリコン膜の少なくとも上部を除去する工程と、
   前記第２の絶縁膜上方の前記酸化膜間に金属層を形成する工程と、
   前記ワードライン間の前記犠牲膜を除去する工程と、
   前記犠牲膜が除去された領域の上方を覆うように第４の絶縁膜を形成する工程と、
   を備える半導体記憶装置の製造方法。

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