JPH08186256A - Ｌｄｄ構造のトランジスタの製造方法及びトランジスタ - Google Patents
Ｌｄｄ構造のトランジスタの製造方法及びトランジスタInfo
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- JPH08186256A JPH08186256A JP34006094A JP34006094A JPH08186256A JP H08186256 A JPH08186256 A JP H08186256A JP 34006094 A JP34006094 A JP 34006094A JP 34006094 A JP34006094 A JP 34006094A JP H08186256 A JPH08186256 A JP H08186256A
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Landscapes
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Abstract
(57)【要約】 （修正有）
【目的】 オフセット拡散領域の拡散抵抗が変化しない
ＬＤＤ構造のトランジスタの製造法、及びＷＳｉのポリ
サイドゲートでもＷＳｉの剥離を防ぐ方法を提供する。 【構成】 基板面にゲート酸化膜とゲート電極をマスク
として不純物をイオン注入し、低濃度のｎ型オフセット
拡散層１６を形成する。次にＳｉ３Ｎ４かＰＳＧ膜から
なる下層ＣＶＤ膜５０を形成し、この膜上に下層ＣＶＤ
膜に比してエッチング速度の高い上層ＣＶＤ膜（ＳｉＯ
２，ＰＳＧ膜）を成膜する。上層ＣＶＤ膜に異方性エッ
チングを行ってＬＤＤ構造形成用サイドウォール１８を
ゲート電極周辺に形成し、その領域以外の下層ＣＶＤ膜
を露出する。前記拡散層１６のうち必要領域をｎ型オフ
セット拡散領域２０にするパターニングをしたレジスト
膜２２をマスクにして、イオン注入しソース／ドレイン
領域２４，２６を形成後、レジスト層を除去し下層ＣＶ
Ｄ膜を露出させる。ゲート電極は下層膜でキャプされ安
定する。
ＬＤＤ構造のトランジスタの製造法、及びＷＳｉのポリ
サイドゲートでもＷＳｉの剥離を防ぐ方法を提供する。 【構成】 基板面にゲート酸化膜とゲート電極をマスク
として不純物をイオン注入し、低濃度のｎ型オフセット
拡散層１６を形成する。次にＳｉ３Ｎ４かＰＳＧ膜から
なる下層ＣＶＤ膜５０を形成し、この膜上に下層ＣＶＤ
膜に比してエッチング速度の高い上層ＣＶＤ膜（ＳｉＯ
２，ＰＳＧ膜）を成膜する。上層ＣＶＤ膜に異方性エッ
チングを行ってＬＤＤ構造形成用サイドウォール１８を
ゲート電極周辺に形成し、その領域以外の下層ＣＶＤ膜
を露出する。前記拡散層１６のうち必要領域をｎ型オフ
セット拡散領域２０にするパターニングをしたレジスト
膜２２をマスクにして、イオン注入しソース／ドレイン
領域２４，２６を形成後、レジスト層を除去し下層ＣＶ
Ｄ膜を露出させる。ゲート電極は下層膜でキャプされ安
定する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ構造のトランジ
スタの製造方法とこの製造方法によって製造できるトラ
ンジスタに関し、更に詳細には、オフセット拡散領域の
拡散抵抗が変化しないようなＬＤＤ構造のトランジスタ
を製造する方法及びゲート電極が保護膜でキャッピング
されているトランジスタに関するものである。
スタの製造方法とこの製造方法によって製造できるトラ
ンジスタに関し、更に詳細には、オフセット拡散領域の
拡散抵抗が変化しないようなＬＤＤ構造のトランジスタ
を製造する方法及びゲート電極が保護膜でキャッピング
されているトランジスタに関するものである。
【０００２】
【従来の技術】従来、１５Ｖから５０Ｖ程度の耐圧を有
するいわゆる中耐以上のＭＯＳトランジスタ（以下、簡
単にトランジスタと言う）では、耐圧性能を維持するた
めに、ゲートとドレインとの間に比較的濃度の低い拡散
領域からなるオフセット領域が設けられている。一方、
近年の半導体装置の高集積化に応じて、トランジスタが
益々微細化しつつあり、トランジスタの構造は、ＬＤＤ
構造（Lightly Doped Drain 構造、以下同様) が主流に
なっている。
するいわゆる中耐以上のＭＯＳトランジスタ（以下、簡
単にトランジスタと言う）では、耐圧性能を維持するた
めに、ゲートとドレインとの間に比較的濃度の低い拡散
領域からなるオフセット領域が設けられている。一方、
近年の半導体装置の高集積化に応じて、トランジスタが
益々微細化しつつあり、トランジスタの構造は、ＬＤＤ
構造（Lightly Doped Drain 構造、以下同様) が主流に
なっている。
【０００３】以下に、図６及び図７を参照しながら、ｎ
チャネルＭＯＳトランジスタに関する従来のＬＤＤ構造
のトランジスタの製造方法を各工程毎に説明する。先
ず、図６（ａ）に示すように、ｐ型半導体基板（以下、
簡単に基板と言う）１０上に順次ゲート酸化膜１２、ゲ
ート電極１４が形成された基板１０にｎ型不純物をイオ
ン注入し、比較的不純物濃度の低いｎ型オフセット拡散
層１６、１６を形成する。次いで、図６（ｂ）に示すよ
うに、ＣＶＤ膜１７を基板１０上に成膜し、続いて、図
６（ｃ）に示すように、ＣＶＤ膜に異方性エッチングを
施し、ＬＤＤ構造形成のためのサイドウォール１８をゲ
ート電極１４の周りに形成する。次に、図７（ｄ）に示
すように、ｎ型オフセット拡散層１６のうちの必要な領
域をｎ型オフセット拡散領域２０にするパターニングを
行ってホトレジスト層２２を形成し、ｎ型不純物をイオ
ン注入する。図７（ｅ）に示すように、所定のソース領
域２４、ドレイン領域２６を形成した後、ホトレジスト
層２２をエッチングにより除去する。
チャネルＭＯＳトランジスタに関する従来のＬＤＤ構造
のトランジスタの製造方法を各工程毎に説明する。先
ず、図６（ａ）に示すように、ｐ型半導体基板（以下、
簡単に基板と言う）１０上に順次ゲート酸化膜１２、ゲ
ート電極１４が形成された基板１０にｎ型不純物をイオ
ン注入し、比較的不純物濃度の低いｎ型オフセット拡散
層１６、１６を形成する。次いで、図６（ｂ）に示すよ
うに、ＣＶＤ膜１７を基板１０上に成膜し、続いて、図
６（ｃ）に示すように、ＣＶＤ膜に異方性エッチングを
施し、ＬＤＤ構造形成のためのサイドウォール１８をゲ
ート電極１４の周りに形成する。次に、図７（ｄ）に示
すように、ｎ型オフセット拡散層１６のうちの必要な領
域をｎ型オフセット拡散領域２０にするパターニングを
行ってホトレジスト層２２を形成し、ｎ型不純物をイオ
ン注入する。図７（ｅ）に示すように、所定のソース領
域２４、ドレイン領域２６を形成した後、ホトレジスト
層２２をエッチングにより除去する。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来のＬＤＤ構造のトランジスタの製造方法には、以下に
挙げる問題を有していた。第１には、ＣＶＤ膜をエッチ
ングして、ＬＤＤ構造形成のためのサイドウォールを形
成する工程（図６（ｃ）参照）で、ＣＶＤ膜のエッチン
グがＣＶＤ膜とオフセット拡散層の界面（図６（ｃ）で
は点線で表示）に到達すると、エッチング装置の終点検
出装置が作動してエッチング装置の動作を終了させる
が、どうしても基板上のエッチング反応は、直ちには停
止せず、数秒間持続する結果、オーバエッチングとな
り、界面より下のオフセット領域の拡散層の一部がエッ
チングされる。そのため、拡散層の不純物濃度が変化
し、拡散抵抗が小さくなって、結果的に、耐圧性能及び
その他のトランジスタ特性を所定通り保持することがで
きなくなる。
来のＬＤＤ構造のトランジスタの製造方法には、以下に
挙げる問題を有していた。第１には、ＣＶＤ膜をエッチ
ングして、ＬＤＤ構造形成のためのサイドウォールを形
成する工程（図６（ｃ）参照）で、ＣＶＤ膜のエッチン
グがＣＶＤ膜とオフセット拡散層の界面（図６（ｃ）で
は点線で表示）に到達すると、エッチング装置の終点検
出装置が作動してエッチング装置の動作を終了させる
が、どうしても基板上のエッチング反応は、直ちには停
止せず、数秒間持続する結果、オーバエッチングとな
り、界面より下のオフセット領域の拡散層の一部がエッ
チングされる。そのため、拡散層の不純物濃度が変化
し、拡散抵抗が小さくなって、結果的に、耐圧性能及び
その他のトランジスタ特性を所定通り保持することがで
きなくなる。
【０００５】第２には、ＷＳｉを用いたポリサイドゲー
トを有するトランジスタでは、上述した製造方法を実施
する前に、ＷＳｉが６００°C 以上の熱処理を経ている
ため、ＷＳｉが晶質化している。ソース／ドレイン領域
形成工程に入る前に、かかるＷＳｉ層上に保護膜として
ＴＥＯＳ膜及びＳＯ2 膜を形成しようとして６００°C
〜９００°C の温度で熱処理を施すと、ＷＳｉが異常成
長し、剥離が生じると言う問題がある。
トを有するトランジスタでは、上述した製造方法を実施
する前に、ＷＳｉが６００°C 以上の熱処理を経ている
ため、ＷＳｉが晶質化している。ソース／ドレイン領域
形成工程に入る前に、かかるＷＳｉ層上に保護膜として
ＴＥＯＳ膜及びＳＯ2 膜を形成しようとして６００°C
〜９００°C の温度で熱処理を施すと、ＷＳｉが異常成
長し、剥離が生じると言う問題がある。
【０００６】第２の問題について、図８および図９を参
照しながら更に説明する。先ず、図８（ａ）に示すよう
に、ＷＳｉ層３０を上層に有するポリサイドゲートを備
えた基板３２上に酸素の存在下で８００°C 〜９００°
C の範囲の温度で酸化膜３４を数１０ｎｍの膜厚になる
ように成膜する。次いで、図８（ｂ）に示すように、酸
化膜３４上に４００°C 〜５００°C の範囲の温度でＳ
ｉＯ2 のＣＶＤ膜３６を数１００ｎｍの膜厚になるよう
に成膜する。次に、図９（ｃ）に示すように、ＲＩＥ法
によりドライエッチングしてサイドウォール３８を形成
し、かつＷＳｉ層３０を露出させる。次いで、図９
（ｄ）に示すように、保護膜として６００°C 〜７００
°C の範囲の温度でＴＥＯＳ膜４０を数１０ｎｍの膜厚
になるようにＣＶＤ法により成膜し、ＷＳｉ層３０をキ
ャッピングする。しかし、図８（ａ）に示す酸化膜３４
を成膜する工程において、ＷＳｉが晶質化しているため
に、ＴＥＯＳ膜を成膜する際、図示するようにＷＳｉの
剥がれが生じる。更に、図９（ｅ）に示すように、ＴＥ
ＯＳ膜４０上に酸素の存在下で８００°C 〜９００°C
の範囲の温度で第２の酸化膜４２を数１０ｎｍの膜厚に
なるように成膜する。この際も、更にＷＳｉの剥がれが
生じる。
照しながら更に説明する。先ず、図８（ａ）に示すよう
に、ＷＳｉ層３０を上層に有するポリサイドゲートを備
えた基板３２上に酸素の存在下で８００°C 〜９００°
C の範囲の温度で酸化膜３４を数１０ｎｍの膜厚になる
ように成膜する。次いで、図８（ｂ）に示すように、酸
化膜３４上に４００°C 〜５００°C の範囲の温度でＳ
ｉＯ2 のＣＶＤ膜３６を数１００ｎｍの膜厚になるよう
に成膜する。次に、図９（ｃ）に示すように、ＲＩＥ法
によりドライエッチングしてサイドウォール３８を形成
し、かつＷＳｉ層３０を露出させる。次いで、図９
（ｄ）に示すように、保護膜として６００°C 〜７００
°C の範囲の温度でＴＥＯＳ膜４０を数１０ｎｍの膜厚
になるようにＣＶＤ法により成膜し、ＷＳｉ層３０をキ
ャッピングする。しかし、図８（ａ）に示す酸化膜３４
を成膜する工程において、ＷＳｉが晶質化しているため
に、ＴＥＯＳ膜を成膜する際、図示するようにＷＳｉの
剥がれが生じる。更に、図９（ｅ）に示すように、ＴＥ
ＯＳ膜４０上に酸素の存在下で８００°C 〜９００°C
の範囲の温度で第２の酸化膜４２を数１０ｎｍの膜厚に
なるように成膜する。この際も、更にＷＳｉの剥がれが
生じる。
【０００７】以上、説明したように、従来の製造方法
は、種々の問題を有するので、本発明の目的は、第１に
はオフセット領域の拡散層をエッチングしないようにす
る方法、第２にはＷＳｉを用いたポリサイドゲートのＬ
ＤＤ構造でも、ＷＳｉが剥離しないようにできる方法を
提供することである。
は、種々の問題を有するので、本発明の目的は、第１に
はオフセット領域の拡散層をエッチングしないようにす
る方法、第２にはＷＳｉを用いたポリサイドゲートのＬ
ＤＤ構造でも、ＷＳｉが剥離しないようにできる方法を
提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＬＤＤ構造のトランジスタの製造方法
は、（ａ）基板上に順次形成されたゲート酸化膜及びゲ
ート電極をマスクにして不純物をイオン注入し、不純物
濃度の比較的低いオフセット拡散層を基板面下に形成す
る工程と、（ｂ）第１層のＣＶＤ膜を形成し、次いで第
１層のＣＶＤ膜上に第１層のＣＶＤ膜がエッチングの高
選択比を示す第２層のＣＶＤ膜を成膜する工程と、
（ｃ）第２層のＣＶＤ膜に異方性エッチングを施してＬ
ＤＤ構造形成用のサイドウォールを形成すると共にサイ
ドウォール以外の領域の第１層のＣＶＤ膜を露出する工
程と、（ｄ）サイドウォール及び第１層のＣＶＤ膜上に
所定のパターンのホトレジスト膜を形成し、ホトレジス
ト膜をマスクにして、不純物をイオン注入してソース／
ドレイン領域を形成する工程と、（ｅ）ホトレジスト膜
を除去してサイドウォールを除く領域で第１層のＣＶＤ
膜を露出させる工程とを備えることを特徴としている。
に、本発明に係るＬＤＤ構造のトランジスタの製造方法
は、（ａ）基板上に順次形成されたゲート酸化膜及びゲ
ート電極をマスクにして不純物をイオン注入し、不純物
濃度の比較的低いオフセット拡散層を基板面下に形成す
る工程と、（ｂ）第１層のＣＶＤ膜を形成し、次いで第
１層のＣＶＤ膜上に第１層のＣＶＤ膜がエッチングの高
選択比を示す第２層のＣＶＤ膜を成膜する工程と、
（ｃ）第２層のＣＶＤ膜に異方性エッチングを施してＬ
ＤＤ構造形成用のサイドウォールを形成すると共にサイ
ドウォール以外の領域の第１層のＣＶＤ膜を露出する工
程と、（ｄ）サイドウォール及び第１層のＣＶＤ膜上に
所定のパターンのホトレジスト膜を形成し、ホトレジス
ト膜をマスクにして、不純物をイオン注入してソース／
ドレイン領域を形成する工程と、（ｅ）ホトレジスト膜
を除去してサイドウォールを除く領域で第１層のＣＶＤ
膜を露出させる工程とを備えることを特徴としている。
【０００９】本発明方法で、第１層のＣＶＤ膜がエッチ
ングの高選択比を示す第２層のＣＶＤ膜とは、第２層の
ＣＶＤ膜のエッチング速度が第１層のＣＶＤ膜に比べて
速いエッチング速度を示すことを言う。
ングの高選択比を示す第２層のＣＶＤ膜とは、第２層の
ＣＶＤ膜のエッチング速度が第１層のＣＶＤ膜に比べて
速いエッチング速度を示すことを言う。
【００１０】本発明方法の好適な実施態様は、ゲート電
極がＷＳｉ層を有するポリサイドゲートで形成されてお
り、更に、第１層のＣＶＤ膜を露出する工程（ｅ）の
後、第１層のＣＶＤ膜上にＴＥＯＳ膜及び酸化膜を成膜
する工程を備えていることを特徴としている。また、本
発明方法の別の好適な実施態様は、第１層のＣＶＤ膜
が、電荷透過性の低い低電荷透過性膜であることを特徴
としている。また、好ましい低電荷透過性膜は、Ｓｉ3
Ｎ4 膜又はＰＳＧ膜である。更に別の好適な実施態様
は、第１層のＣＶＤ膜を露出させる工程（ｅ）の後、第
１層のＣＶＤ膜上に順次ＳｉＯ2 膜及びＡｓＳＧ層間膜
を形成し、次いでＡｓＳＧ膜をリフローし、更にアルミ
ニウム配線層及びＳｉ3 Ｎ4 膜を形成することを特徴と
している。更に別の好適な実施態様は、第１層のＣＶＤ
膜の膜厚を４ｎｍ〜１８ｎｍの膜厚に形成するようにし
たことを特徴としている。
極がＷＳｉ層を有するポリサイドゲートで形成されてお
り、更に、第１層のＣＶＤ膜を露出する工程（ｅ）の
後、第１層のＣＶＤ膜上にＴＥＯＳ膜及び酸化膜を成膜
する工程を備えていることを特徴としている。また、本
発明方法の別の好適な実施態様は、第１層のＣＶＤ膜
が、電荷透過性の低い低電荷透過性膜であることを特徴
としている。また、好ましい低電荷透過性膜は、Ｓｉ3
Ｎ4 膜又はＰＳＧ膜である。更に別の好適な実施態様
は、第１層のＣＶＤ膜を露出させる工程（ｅ）の後、第
１層のＣＶＤ膜上に順次ＳｉＯ2 膜及びＡｓＳＧ層間膜
を形成し、次いでＡｓＳＧ膜をリフローし、更にアルミ
ニウム配線層及びＳｉ3 Ｎ4 膜を形成することを特徴と
している。更に別の好適な実施態様は、第１層のＣＶＤ
膜の膜厚を４ｎｍ〜１８ｎｍの膜厚に形成するようにし
たことを特徴としている。
【００１１】本発明方法により製造できるトランジスタ
の一つは、ゲート電極がＷＳｉ層を有するポリサイドゲ
ートで形成されたトランジスタにおいて、請求項２から
４のうちのいずれか１項に記載のＬＤＤ構造のトランジ
スタの製造方法により形成された第１層ＣＶＤ膜によ
り、ゲート電極がキャッピングされていることを特徴と
している。また、本発明方法により形成されたトランジ
スタの別の一つは、絶縁膜を介在させてフローティング
ゲートとコントロールゲートとを有する不揮発性メモリ
において、フローティングゲートとコントロールゲート
との双方が、電荷透過性の低い低電荷透過性膜で一体的
にキャッピングされていることを特徴としている。本発
明方法により形成されたトランジスタの更に別の一つ
は、ゲート電極及びその近傍領域が低電荷透過性膜でキ
ャッピングされ、かつ低電荷透過性膜上にＳｉＯ2 膜、
ＡｓＳＧ層間膜、アルミニウム配線層及びＳｉ3 Ｎ4 膜
が順次形成されていることを特徴としている。
の一つは、ゲート電極がＷＳｉ層を有するポリサイドゲ
ートで形成されたトランジスタにおいて、請求項２から
４のうちのいずれか１項に記載のＬＤＤ構造のトランジ
スタの製造方法により形成された第１層ＣＶＤ膜によ
り、ゲート電極がキャッピングされていることを特徴と
している。また、本発明方法により形成されたトランジ
スタの別の一つは、絶縁膜を介在させてフローティング
ゲートとコントロールゲートとを有する不揮発性メモリ
において、フローティングゲートとコントロールゲート
との双方が、電荷透過性の低い低電荷透過性膜で一体的
にキャッピングされていることを特徴としている。本発
明方法により形成されたトランジスタの更に別の一つ
は、ゲート電極及びその近傍領域が低電荷透過性膜でキ
ャッピングされ、かつ低電荷透過性膜上にＳｉＯ2 膜、
ＡｓＳＧ層間膜、アルミニウム配線層及びＳｉ3 Ｎ4 膜
が順次形成されていることを特徴としている。
【００１２】
【作用】請求項１に記載の本発明方法では、第２層のＣ
ＶＤ膜のエッチング工程（ｃ）において、第１層のＣＶ
Ｄ膜は、第２層のＣＶＤ膜に対して高選択比を示すの
で、エッチング反応は第２層のＣＶＤ膜とその下の第１
層のＣＶＤ膜との界面でほぼ停止する。仮に、多少オー
バーエッチングが生じたとしても、第１層のＣＶＤ膜が
エッチングされる程度で、エッチングが下のオフセット
領域まで到達するようなことは生じない。よって、従来
方法のようにオフセット拡散層がエッチングされるよう
なことが生じない。請求項３に記載の本発明方法では、
第１層のＣＶＤ膜として低い電荷透過性の低電荷透過性
膜、例えばＳｉ3 Ｎ4 膜或いはＰＳＧ膜を成膜すること
により、ゲート電極に流入する電荷をトラップし、逆に
ゲート電極からの電荷のリークを防止することができ
る。また、ゲート電極上に層間膜を形成した後、層間膜
の緻密化及びソース／ドレイン領域の活性化のためにア
ニール処理を施す際にも、ゲート電極が低電荷透過性膜
でキャッピングされているので、酸素（Ｏ2 ）等の巻き
込みが生じても不純物の偏析が防止される。その結果、
ソース／ドレイン拡散層のシート抵抗（ρｓ）の安定化
させることができる。
ＶＤ膜のエッチング工程（ｃ）において、第１層のＣＶ
Ｄ膜は、第２層のＣＶＤ膜に対して高選択比を示すの
で、エッチング反応は第２層のＣＶＤ膜とその下の第１
層のＣＶＤ膜との界面でほぼ停止する。仮に、多少オー
バーエッチングが生じたとしても、第１層のＣＶＤ膜が
エッチングされる程度で、エッチングが下のオフセット
領域まで到達するようなことは生じない。よって、従来
方法のようにオフセット拡散層がエッチングされるよう
なことが生じない。請求項３に記載の本発明方法では、
第１層のＣＶＤ膜として低い電荷透過性の低電荷透過性
膜、例えばＳｉ3 Ｎ4 膜或いはＰＳＧ膜を成膜すること
により、ゲート電極に流入する電荷をトラップし、逆に
ゲート電極からの電荷のリークを防止することができ
る。また、ゲート電極上に層間膜を形成した後、層間膜
の緻密化及びソース／ドレイン領域の活性化のためにア
ニール処理を施す際にも、ゲート電極が低電荷透過性膜
でキャッピングされているので、酸素（Ｏ2 ）等の巻き
込みが生じても不純物の偏析が防止される。その結果、
ソース／ドレイン拡散層のシート抵抗（ρｓ）の安定化
させることができる。
【００１３】
【実施例】以下、添付図面を参照し、実施例に基づいて
本発明をより詳細に説明する。本発明方法の実施例 図１及び図２は、ＬＤＤ構造のｎチャンネルＭＯＳトラ
ンジスタを例として挙げ、それを形成する際、本発明に
係る製造方法を適用した実施例を工程毎に基板断面で説
明する図である。尚、図１に示す部位のうち図６及び図
７と同じものには同じ符号を付している。
本発明をより詳細に説明する。本発明方法の実施例 図１及び図２は、ＬＤＤ構造のｎチャンネルＭＯＳトラ
ンジスタを例として挙げ、それを形成する際、本発明に
係る製造方法を適用した実施例を工程毎に基板断面で説
明する図である。尚、図１に示す部位のうち図６及び図
７と同じものには同じ符号を付している。
【００１４】先ず、図１（ａ）に示すように、ゲート酸
化膜１２及びゲート電極１４が主面上に順次形成された
ｐ型半導体基板（以下、簡単に基板と言う）１０に、図
６（ａ）に示す従来方法と同様にして、加速エネルギ３
０〜６０ＫｅＶ、ドーズ量１．０×１０13〜１．０×１
０14の条件でｎ型不純物をイオン注入し、比較的不純物
濃度の低いｎ型オフセット拡散層１６、１６を形成す
る。次いで、図１（ｂ）に示すように、次に成膜する上
層のＣＶＤ膜に対して高いエッチング選択比を示す下層
ＣＶＤ膜５０、例えばＳｉ3 Ｎ4 膜又はＰＳＧ膜を５ｎ
ｍ〜１５ｎｍの膜厚になるように基板１０全面に成膜す
る。尚、下層ＣＶＤ膜５０が上層ＣＶＤ膜５２に対して
高いエッチング選択比を示すとは、下層ＣＶＤ膜５０の
エッチング速度が上層ＣＶＤ膜のエッチング速度より小
さいことを言う。続いて、図１（ｃ）に示すように、下
層ＣＶＤ膜５０上に、下層ＣＶＤ膜５０とは異なる上層
ＣＶＤ膜５２、例えばＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ
膜等を膜厚２００ｎｍ〜３００ｎｍになるように成膜す
る。
化膜１２及びゲート電極１４が主面上に順次形成された
ｐ型半導体基板（以下、簡単に基板と言う）１０に、図
６（ａ）に示す従来方法と同様にして、加速エネルギ３
０〜６０ＫｅＶ、ドーズ量１．０×１０13〜１．０×１
０14の条件でｎ型不純物をイオン注入し、比較的不純物
濃度の低いｎ型オフセット拡散層１６、１６を形成す
る。次いで、図１（ｂ）に示すように、次に成膜する上
層のＣＶＤ膜に対して高いエッチング選択比を示す下層
ＣＶＤ膜５０、例えばＳｉ3 Ｎ4 膜又はＰＳＧ膜を５ｎ
ｍ〜１５ｎｍの膜厚になるように基板１０全面に成膜す
る。尚、下層ＣＶＤ膜５０が上層ＣＶＤ膜５２に対して
高いエッチング選択比を示すとは、下層ＣＶＤ膜５０の
エッチング速度が上層ＣＶＤ膜のエッチング速度より小
さいことを言う。続いて、図１（ｃ）に示すように、下
層ＣＶＤ膜５０上に、下層ＣＶＤ膜５０とは異なる上層
ＣＶＤ膜５２、例えばＳｉＯ2 膜、ＰＳＧ膜、ＢＰＳＧ
膜等を膜厚２００ｎｍ〜３００ｎｍになるように成膜す
る。
【００１５】次に、図２（ｄ）に示すように、ドライエ
ッチング装置により異方性エッチングをＣＶＤ膜５２に
施し、サイドウォール１８をゲート電極１４の周りに形
成する。エッチングの際、本発明方法では、オフセット
拡散層１６上の膜が、上層ＣＶＤ膜５２と、それに対し
て高いエッチング選択比を示す種類の異なる下層ＣＶＤ
膜５０とから２層構造になっているので、エッチングの
際、仮にオーバエッチングになったとしても、下層ＣＶ
Ｄ膜５０が多少エッチングされるのみで、従来のよう
に、オフセット拡散層がエッチングされるようなことは
生じない。
ッチング装置により異方性エッチングをＣＶＤ膜５２に
施し、サイドウォール１８をゲート電極１４の周りに形
成する。エッチングの際、本発明方法では、オフセット
拡散層１６上の膜が、上層ＣＶＤ膜５２と、それに対し
て高いエッチング選択比を示す種類の異なる下層ＣＶＤ
膜５０とから２層構造になっているので、エッチングの
際、仮にオーバエッチングになったとしても、下層ＣＶ
Ｄ膜５０が多少エッチングされるのみで、従来のよう
に、オフセット拡散層がエッチングされるようなことは
生じない。
【００１６】次に、図２（ｅ）に示すように、ｎ型オフ
セット拡散層１６のうちの必要な領域をｎ型オフセット
拡散領域２０にするパターニングを行ってホトレジスト
層２２を形成し、ｎ型不純物をイオン注入して、図２
（ｆ）に示すように、所定のソース領域２４、ドレイン
領域２６を形成する。更に、図２（ｆ）に示すように、
ホトレジスト層２２を除去して、下層ＣＶＤ膜５０を露
出させ、ゲート電極１４が下層ＣＶＤ膜５０でキャッピ
ングされた状態にする。
セット拡散層１６のうちの必要な領域をｎ型オフセット
拡散領域２０にするパターニングを行ってホトレジスト
層２２を形成し、ｎ型不純物をイオン注入して、図２
（ｆ）に示すように、所定のソース領域２４、ドレイン
領域２６を形成する。更に、図２（ｆ）に示すように、
ホトレジスト層２２を除去して、下層ＣＶＤ膜５０を露
出させ、ゲート電極１４が下層ＣＶＤ膜５０でキャッピ
ングされた状態にする。
【００１７】本発明方法により形成されたＬＤＤ構造の
ｎチャンネルＭＯＳトランジスタは、図２（ｄ）の上層
ＣＶＤ膜のエッチング工程において、下層ＣＶＤ膜５０
は、上層ＣＶＤ膜５２に対して高選択比を示すので、エ
ッチング反応が下層ＣＶＤ膜５０の表面で停止する。従
って、従来方法のようにオフセット拡散層１６がエッチ
ングされるようなことが生じないので、従来に比較し
て、ドレイン耐圧が高く、トランジスタ特性が変動しな
いトランジスタを実現することができる。
ｎチャンネルＭＯＳトランジスタは、図２（ｄ）の上層
ＣＶＤ膜のエッチング工程において、下層ＣＶＤ膜５０
は、上層ＣＶＤ膜５２に対して高選択比を示すので、エ
ッチング反応が下層ＣＶＤ膜５０の表面で停止する。従
って、従来方法のようにオフセット拡散層１６がエッチ
ングされるようなことが生じないので、従来に比較し
て、ドレイン耐圧が高く、トランジスタ特性が変動しな
いトランジスタを実現することができる。
【００１８】上述の本発明方法の実施において、下層Ｃ
ＶＤ膜５０として低い電荷透過性の低電荷透過性膜、例
えばＳｉ3 Ｎ4 膜或いはＰＳＧ膜を成膜することによ
り、外部からゲート電極に流入する電荷をトラップし、
逆にゲート電極からの電荷のリークを防止することがで
きる。また、ゲート電極上に層間膜を形成した後、層間
膜の緻密化及びソース／ドレイン領域の活性化のために
アニール処理を施す際にも、ゲート電極が低電荷透過性
膜でキャッピングされているので、酸素（Ｏ2 ）等の巻
き込みが生じても不純物の偏析が防止される。その結
果、ソース／ドレイン拡散層のシート抵抗（ρｓ）の安
定化させることができる。
ＶＤ膜５０として低い電荷透過性の低電荷透過性膜、例
えばＳｉ3 Ｎ4 膜或いはＰＳＧ膜を成膜することによ
り、外部からゲート電極に流入する電荷をトラップし、
逆にゲート電極からの電荷のリークを防止することがで
きる。また、ゲート電極上に層間膜を形成した後、層間
膜の緻密化及びソース／ドレイン領域の活性化のために
アニール処理を施す際にも、ゲート電極が低電荷透過性
膜でキャッピングされているので、酸素（Ｏ2 ）等の巻
き込みが生じても不純物の偏析が防止される。その結
果、ソース／ドレイン拡散層のシート抵抗（ρｓ）の安
定化させることができる。
【００１９】本発明方法を適用した実施例品１ 図３は、ＷＳｉのポリサイドゲートを有する基板に本発
明方法を適用して得た例を示す基板の断面図である。本
実施例品のトランジスタ６０は、図８（ａ）に示す工程
の後、図８（ｂ）に示す工程において、サイドウォール
形成のためのＣＶＤ膜を、上層ＣＶＤ膜と、それに対し
て高いエッチング選択比を示す下層ＣＶＤ膜との２層構
造のＣＶＤ膜で形成し、続いて図９（ｃ）から図９
（ｅ）に示す工程を実施して得たトランジスタである。
本実施例品のトランジスタ６０では、ＷＳｉ層３０を有
するポリサイドゲートが基板３２の上に設けられ、基板
３２全面に酸化膜３４が成膜されている。酸化膜３４の
形成後、本発明方法によって下層ＣＶＤ膜６２が成膜さ
れている。更に、ポリサイドゲートの周りにはサイドウ
ォール３８が形成され、サイドウォール３８と下層ＣＶ
Ｄ膜６２上に順次ＴＥＯＳ膜４０及び酸化膜４２とが成
膜されている。
明方法を適用して得た例を示す基板の断面図である。本
実施例品のトランジスタ６０は、図８（ａ）に示す工程
の後、図８（ｂ）に示す工程において、サイドウォール
形成のためのＣＶＤ膜を、上層ＣＶＤ膜と、それに対し
て高いエッチング選択比を示す下層ＣＶＤ膜との２層構
造のＣＶＤ膜で形成し、続いて図９（ｃ）から図９
（ｅ）に示す工程を実施して得たトランジスタである。
本実施例品のトランジスタ６０では、ＷＳｉ層３０を有
するポリサイドゲートが基板３２の上に設けられ、基板
３２全面に酸化膜３４が成膜されている。酸化膜３４の
形成後、本発明方法によって下層ＣＶＤ膜６２が成膜さ
れている。更に、ポリサイドゲートの周りにはサイドウ
ォール３８が形成され、サイドウォール３８と下層ＣＶ
Ｄ膜６２上に順次ＴＥＯＳ膜４０及び酸化膜４２とが成
膜されている。
【００２０】本実施例品のトランジスタ６０では、酸化
膜３４の形成後、本発明方法によって下層ＣＶＤ膜６２
が酸化膜３４上に成膜されているので、ＴＥＯＳ膜４０
及び酸化膜４２の成膜時、６００°C 〜７００°C 及び
８００°C 〜９００°C の熱処理を受けても、ＷＳｉ層
３０にＷＳｉの剥がれが生じていない。
膜３４の形成後、本発明方法によって下層ＣＶＤ膜６２
が酸化膜３４上に成膜されているので、ＴＥＯＳ膜４０
及び酸化膜４２の成膜時、６００°C 〜７００°C 及び
８００°C 〜９００°C の熱処理を受けても、ＷＳｉ層
３０にＷＳｉの剥がれが生じていない。
【００２１】実施例品２ 図４（ａ）は、フローティングゲート中の電荷をチャー
ジすることによりデータの保持を行っている不揮発性メ
モリにおいて低電荷透過性膜でキャッピングされた電極
構造の断面図である。本実施例品の電極構造７０は、フ
ローティングゲート７２と、絶縁膜７４を介してフロー
ティングゲート７２上に位置するコントロールゲート７
６とを備え、その周りに本発明方法によりＳｉ3 Ｎ
4 膜、又はＰＳＧ膜等の電荷透過性の低い低電荷透過性
膜７８を形成し、それによりフローティングゲート７２
とコントロールゲート７６とがキャッピングされてい
る。本実施例品の電極構造７０では、低電荷透過性膜７
８により電極がキャッピングされているので、フローテ
ィングゲート７２中の電荷が電極構造の側方よりチャー
ジロスしてデータの保持特性が低下するようなことが生
じない。
ジすることによりデータの保持を行っている不揮発性メ
モリにおいて低電荷透過性膜でキャッピングされた電極
構造の断面図である。本実施例品の電極構造７０は、フ
ローティングゲート７２と、絶縁膜７４を介してフロー
ティングゲート７２上に位置するコントロールゲート７
６とを備え、その周りに本発明方法によりＳｉ3 Ｎ
4 膜、又はＰＳＧ膜等の電荷透過性の低い低電荷透過性
膜７８を形成し、それによりフローティングゲート７２
とコントロールゲート７６とがキャッピングされてい
る。本実施例品の電極構造７０では、低電荷透過性膜７
８により電極がキャッピングされているので、フローテ
ィングゲート７２中の電荷が電極構造の側方よりチャー
ジロスしてデータの保持特性が低下するようなことが生
じない。
【００２２】一方、図４（ｂ）に示す不揮発性メモリの
従来の電極構造では、フローティングゲート７２とコン
トロールゲート７６とは単に薄い絶縁膜７４で被覆され
ているのみであるから、フローティングゲート７２中の
電荷が薄い絶縁膜７４を通過してチャージロスし、デー
タ保持特性が低下することがしばしば生じていた。
従来の電極構造では、フローティングゲート７２とコン
トロールゲート７６とは単に薄い絶縁膜７４で被覆され
ているのみであるから、フローティングゲート７２中の
電荷が薄い絶縁膜７４を通過してチャージロスし、デー
タ保持特性が低下することがしばしば生じていた。
【００２３】本発明方法を適用した実施例品３ 図５（ａ）は、層間膜にＡｓＳＧを使用した電極構造に
本発明方法を適用して得た電極構造の断面図である。本
実施例品３の電極構造８０は、ｐ型半導体基板８２上に
順次ゲート酸化膜８４、ゲート電極８６、低電荷透過性
膜８８、ＳｉＯ2 膜９０、ＡｓＳＧ層９２、アルミニウ
ム配線層９４及びＳｉ3 Ｎ4 膜９６とを備えている。Ａ
ｓＳＧ膜９２のリフロー時、ＡｓがＳｉＯ2 膜９０内に
拡散し、Ａｓ遷移層９８が形成される。この後Ｓｉ3 Ｎ
4 膜９６を成膜し、アニール処理を施すと、Ｓｉ3 Ｎ4
中の水素ＨがＡｓ遷移層９８内の酸素Ｏと結合する。そ
のため、Ａｓがイオン化して正電荷となるが、本電極構
造８０では、ゲート電極８６上に低電荷透過性膜８８が
設けてあって、Ａｓイオンがその低電荷透過性膜８８を
透過してゲート電極８６内に流入し難いので、Ａｓイオ
ンの発生によるトランジスタ特性への影響が防止され
る。
本発明方法を適用して得た電極構造の断面図である。本
実施例品３の電極構造８０は、ｐ型半導体基板８２上に
順次ゲート酸化膜８４、ゲート電極８６、低電荷透過性
膜８８、ＳｉＯ2 膜９０、ＡｓＳＧ層９２、アルミニウ
ム配線層９４及びＳｉ3 Ｎ4 膜９６とを備えている。Ａ
ｓＳＧ膜９２のリフロー時、ＡｓがＳｉＯ2 膜９０内に
拡散し、Ａｓ遷移層９８が形成される。この後Ｓｉ3 Ｎ
4 膜９６を成膜し、アニール処理を施すと、Ｓｉ3 Ｎ4
中の水素ＨがＡｓ遷移層９８内の酸素Ｏと結合する。そ
のため、Ａｓがイオン化して正電荷となるが、本電極構
造８０では、ゲート電極８６上に低電荷透過性膜８８が
設けてあって、Ａｓイオンがその低電荷透過性膜８８を
透過してゲート電極８６内に流入し難いので、Ａｓイオ
ンの発生によるトランジスタ特性への影響が防止され
る。
【００２４】一方、図５（ｂ）は、層間膜にＡｓＳＧを
使用した従来の電極構造の断面図である。従来の電極構
造１００は、低電荷透過性膜８８が無いことを除いて電
極構造８０と同じである。従来の電極構造１００では、
イオン化したＡｓがＳｉＯ2 膜９０を透過してゲート電
極８６に到達するので、トランジスタ特性がその影響を
受けて変動すると言う問題があった。
使用した従来の電極構造の断面図である。従来の電極構
造１００は、低電荷透過性膜８８が無いことを除いて電
極構造８０と同じである。従来の電極構造１００では、
イオン化したＡｓがＳｉＯ2 膜９０を透過してゲート電
極８６に到達するので、トランジスタ特性がその影響を
受けて変動すると言う問題があった。
【００２５】
【発明の効果】請求項１に記載の発明によれば、サイド
ウォール形成に際して、従来方法のようにオフセット拡
散層がエッチングされるようなことが生じないので、従
来のトランジスタに比較して、ドレイン耐圧が高く、ト
ランジスタ特性が変動しないトランジスタを製造するこ
とができる。請求項２の発明によれば、ＷＳｉ層を上層
に有するポリサイドゲート電極構造を形成する際でも、
ゲート電極が下層ＣＶＤ膜でキャッピングされているの
で、従来方法で生じていたようなＴＥＯＳ膜及び酸化膜
の成膜の際のＷＳｉの剥がれを防止することができる。
ウォール形成に際して、従来方法のようにオフセット拡
散層がエッチングされるようなことが生じないので、従
来のトランジスタに比較して、ドレイン耐圧が高く、ト
ランジスタ特性が変動しないトランジスタを製造するこ
とができる。請求項２の発明によれば、ＷＳｉ層を上層
に有するポリサイドゲート電極構造を形成する際でも、
ゲート電極が下層ＣＶＤ膜でキャッピングされているの
で、従来方法で生じていたようなＴＥＯＳ膜及び酸化膜
の成膜の際のＷＳｉの剥がれを防止することができる。
【００２６】請求項３及び４の発明によれば、下層ＣＶ
Ｄ膜に低い電荷透過性の低電荷透過性膜、例えばＳｉ3
Ｎ4 膜或いはＰＳＧ膜を使用することにより、外部から
ゲート電極に流入する電荷をトラップし、逆にゲート電
極からの電荷のリークを防止することができる。よっ
て、特性の優れたトランジスタを製造できる。また、ゲ
ート電極上に層間膜を形成した後、層間膜の緻密化及び
ソース／ドレイン領域の活性化のためにアニール処理を
施す際にも、ゲート電極が低電荷透過性膜でキャッピン
グされているので、酸素（Ｏ2 ）等の巻き込みが生じて
も不純物の偏析が防止される。その結果、拡散層のシー
ト抵抗（ρｓ）の安定化させることができる。
Ｄ膜に低い電荷透過性の低電荷透過性膜、例えばＳｉ3
Ｎ4 膜或いはＰＳＧ膜を使用することにより、外部から
ゲート電極に流入する電荷をトラップし、逆にゲート電
極からの電荷のリークを防止することができる。よっ
て、特性の優れたトランジスタを製造できる。また、ゲ
ート電極上に層間膜を形成した後、層間膜の緻密化及び
ソース／ドレイン領域の活性化のためにアニール処理を
施す際にも、ゲート電極が低電荷透過性膜でキャッピン
グされているので、酸素（Ｏ2 ）等の巻き込みが生じて
も不純物の偏析が防止される。その結果、拡散層のシー
ト抵抗（ρｓ）の安定化させることができる。
【００２７】請求項８の発明によれば、不揮発性メモリ
のフローティングゲートとコントロールゲートとが一体
として低電荷透過性膜でキャッピングされているので、
電荷のチャージロスが防止され、従来の不揮発性メモリ
に比べて、データ保持性が向上した不揮発性メモリを実
現できる。請求項９の発明によれば、ゲート電極が低電
荷透過性膜でキャッピングされているので、層間膜にＡ
ｓＳＧを使用し、リフローした後、その上にアルミニウ
ム配線層及びＳｉ3 Ｎ4 膜を成膜し、アニール処理を施
しても、イオン化したＡｓがゲート電極に流入してトラ
ンジスタ特性に悪影響を及ぼすようなことが防止された
トランジスタを実現している。
のフローティングゲートとコントロールゲートとが一体
として低電荷透過性膜でキャッピングされているので、
電荷のチャージロスが防止され、従来の不揮発性メモリ
に比べて、データ保持性が向上した不揮発性メモリを実
現できる。請求項９の発明によれば、ゲート電極が低電
荷透過性膜でキャッピングされているので、層間膜にＡ
ｓＳＧを使用し、リフローした後、その上にアルミニウ
ム配線層及びＳｉ3 Ｎ4 膜を成膜し、アニール処理を施
しても、イオン化したＡｓがゲート電極に流入してトラ
ンジスタ特性に悪影響を及ぼすようなことが防止された
トランジスタを実現している。
【図１】図１（ａ）、（ｂ）及び（ｃ）は、ＬＤＤ構造
のｎチャンネルＭＯＳトランジスタを形成する際の本発
明に係る製造方法を工程毎に基板断面で説明する図であ
る。
のｎチャンネルＭＯＳトランジスタを形成する際の本発
明に係る製造方法を工程毎に基板断面で説明する図であ
る。
【図２】図２（ｄ）、（ｅ）及び（ｆ）は、図１に続く
工程毎の基板断面を示す図である。
工程毎の基板断面を示す図である。
【図３】本発明方法により製造した、ＷＳｉ層を上層に
有するポリサイドゲートの電極構造を示す図である。
有するポリサイドゲートの電極構造を示す図である。
【図４】図４（ａ）及び（ｂ）は、それぞれ低電荷透過
性膜でキャッピングされた不揮発性メモリの電極構造及
び従来の不揮発性メモリの電極構造を示す断面図であ
る。
性膜でキャッピングされた不揮発性メモリの電極構造及
び従来の不揮発性メモリの電極構造を示す断面図であ
る。
【図５】図５（ａ）及び（ｂ）は、それぞれ本発明方法
及び従来方法により製造した、ＡｓＳＧ層間膜を有する
電極構造を示す断面図である。
及び従来方法により製造した、ＡｓＳＧ層間膜を有する
電極構造を示す断面図である。
【図６】図６（ａ）、（ｂ）及び（ｃ）は、ＬＤＤ構造
のｎチャンネルＭＯＳトランジスタを形成する際の従来
の製造方法を工程毎に基板断面で説明する図である。
のｎチャンネルＭＯＳトランジスタを形成する際の従来
の製造方法を工程毎に基板断面で説明する図である。
【図７】図７（ｄ）及び（ｅ）は、図６に続く工程毎の
基板断面を示す図である。
基板断面を示す図である。
【図８】図８（ａ）及び（ｂ）は、ＷＳｉ層を上層にポ
リサイドゲートの電極構造を形成する際の従来の製造方
法を工程毎に基板断面で説明する図である。
リサイドゲートの電極構造を形成する際の従来の製造方
法を工程毎に基板断面で説明する図である。
【図９】図９（ｃ）、（ｄ）及び（ｅ）は、図８に続く
工程毎の基板断面を示す図である。
工程毎の基板断面を示す図である。
１０ ｐ型半導体基板 １２ ゲート酸化膜 １４ ゲート電極 １６ 比較的不純物濃度の低いｎ型オフセット拡散層 １７ ＣＶＤ膜 １８ サイドウォール ２０ ｎ型オフセット拡散領域 ２２ ホトレジスト層 ２４ ソース領域 ２６ ドレイン領域 ３０ ＷＳｉ層 ３２ 基板 ３４ 酸化膜 ３６ ＣＶＤ膜 ３８ サイドウォール ４０ ＴＥＯＳ ４２ 第２の酸化膜 ５０ 下層ＣＶＤ膜 ５２ 上層ＣＶＤ膜 ６０ 本実施例品のトランジスタ ６２ 下層ＣＶＤ膜 ７０ 本実施例品の不揮発性メモリの電極構造 ７２ フローティングゲート ７４ 絶縁膜 ７６ コントロールゲート ７８ 低電荷透過性膜 ８０ ＡｓＳＧ膜を層間膜とする本実施例品３の電極構
造 ８２ ｐ型半導体基板 ８４ ゲート酸化膜 ８６ ゲート電極 ８８ 低電荷透過性膜 ９０ ＳｉＯ2 膜 ９２ ＡｓＳＧ層 ９４ アルミニウム配線層 ９６ Ｓｉ3 Ｎ4 膜 ９８ Ａｓ遷移層 １００ 従来方法により形成された電極構造
造 ８２ ｐ型半導体基板 ８４ ゲート酸化膜 ８６ ゲート電極 ８８ 低電荷透過性膜 ９０ ＳｉＯ2 膜 ９２ ＡｓＳＧ層 ９４ アルミニウム配線層 ９６ Ｓｉ3 Ｎ4 膜 ９８ Ａｓ遷移層 １００ 従来方法により形成された電極構造
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/285 Ｃ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (9)
- 【請求項１】 （ａ）基板上に順次形成されたゲート酸
化膜及びゲート電極をマスクにして不純物をイオン注入
し、不純物濃度の比較的低いオフセット拡散層を基板面
下に形成する工程と、 （ｂ）第１層のＣＶＤ膜を形成し、次いで第１層のＣＶ
Ｄ膜上に第１層のＣＶＤ膜がエッチングの高選択比を示
す第２層のＣＶＤ膜を成膜する工程と、 （ｃ）第２層のＣＶＤ膜に異方性エッチングを施してＬ
ＤＤ構造形成用のサイドウォールを形成すると共にサイ
ドウォール以外の領域の第１層のＣＶＤ膜を露出する工
程と、 （ｄ）サイドウォール及び第１層のＣＶＤ膜上に所定の
パターンのホトレジスト膜を形成し、ホトレジスト膜を
マスクにして、不純物をイオン注入してソース／ドレイ
ン領域を形成する工程と、 （ｅ）ホトレジスト膜を除去してサイドウォールを除く
領域で第１層のＣＶＤ膜を露出させる工程とを備えるこ
とを特徴とするＬＤＤ構造のトランジスタの製造方法。 - 【請求項２】 請求項１に記載のＬＤＤ構造のトランジ
スタの製造方法において、 ゲート電極がＷＳｉ層を有するポリサイドゲートで形成
されており、更に、 第１層のＣＶＤ膜を露出する工程（ｅ）の後、第１層の
ＣＶＤ膜上にＴＥＯＳ膜及び酸化膜を成膜する工程を備
えていることを特徴とするＬＤＤ構造のトランジスタの
製造方法。 - 【請求項３】 第１層のＣＶＤ膜が、電荷透過性の低い
低電荷透過性膜であることを特徴とする請求項１又は２
に記載のＬＤＤ構造のトランジスタの製造方法。 - 【請求項４】 低電荷透過性膜が、Ｓｉ3 Ｎ4 膜又はＰ
ＳＧ膜であることを特徴とする請求項３に記載のＬＤＤ
構造のトランジスタの製造方法。 - 【請求項５】 第１層のＣＶＤ膜を露出させる工程
（ｅ）の後、第１層のＣＶＤ膜上に順次ＳｉＯ2 膜及び
ＡｓＳＧ層間膜を形成し、次いでＡｓＳＧ膜をリフロー
し、更にアルミニウム配線層及びＳｉ3 Ｎ4 膜を形成す
ることを特徴とする請求項３又は４に記載のＬＤＤ構造
のトランジスタの製造方法。 - 【請求項６】 第１層のＣＶＤ膜の膜厚を４ｎｍ〜１８
ｎｍの膜厚に形成するようにしたことを特徴とする請求
項１から５のうちのいずれか１項に記載のＬＤＤ構造の
トランジスタの製造方法。 - 【請求項７】 ゲート電極がＷＳｉ層を有するポリサイ
ドゲートで形成されたトランジスタにおいて、 請求項２から４のうちのいずれか１項に記載のＬＤＤ構
造のトランジスタの製造方法により形成された第１層Ｃ
ＶＤ膜により、ゲート電極がキャッピングされているこ
とを特徴とするトランジスタ。 - 【請求項８】 絶縁膜を介在させてフローティングゲー
トとコントロールゲートとを有する不揮発性メモリにお
いて、 フローティングゲートとコントロールゲートとの双方
が、電荷透過性の低い低電荷透過性膜で一体的にキャッ
ピングされていることを特徴とする不揮発性メモリ。 - 【請求項９】 ゲート電極及びその近傍領域が低電荷透
過性膜でキャッピングされ、かつ低電荷透過性膜上にＳ
ｉＯ2 膜、ＡｓＳＧ層間膜、アルミニウム配線層及びＳ
ｉ3 Ｎ4 膜が順次形成されていることを特徴とするトラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34006094A JPH08186256A (ja) | 1994-12-29 | 1994-12-29 | Ｌｄｄ構造のトランジスタの製造方法及びトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34006094A JPH08186256A (ja) | 1994-12-29 | 1994-12-29 | Ｌｄｄ構造のトランジスタの製造方法及びトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186256A true JPH08186256A (ja) | 1996-07-16 |
Family
ID=18333343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34006094A Pending JPH08186256A (ja) | 1994-12-29 | 1994-12-29 | Ｌｄｄ構造のトランジスタの製造方法及びトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186256A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187708A (ja) * | 1997-06-25 | 1999-03-30 | Fr Telecom | シリコン−ゲルマニウムゲートを持つトランジスタを得るための方法 |
| US6346483B1 (en) | 1999-07-02 | 2002-02-12 | Sharp Kabushiki Kaisha | Film forming method and film formed by the method |
| JP2006516176A (ja) * | 2002-11-21 | 2006-06-22 | クリー マイクロウエイブ リミテッド ライアビリティ カンパニー | 水平拡散ｍｏｓトランジスタ（ｌｄｍｏｓ）及びその製造方法 |
| KR100620198B1 (ko) * | 2002-09-18 | 2006-09-01 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조방법 |
| JP2008227524A (ja) * | 2008-04-17 | 2008-09-25 | Fujitsu Ltd | 半導体装置の製造方法およびｄｒａｍの製造方法 |
-
1994
- 1994-12-29 JP JP34006094A patent/JPH08186256A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1187708A (ja) * | 1997-06-25 | 1999-03-30 | Fr Telecom | シリコン−ゲルマニウムゲートを持つトランジスタを得るための方法 |
| US6346483B1 (en) | 1999-07-02 | 2002-02-12 | Sharp Kabushiki Kaisha | Film forming method and film formed by the method |
| KR100620198B1 (ko) * | 2002-09-18 | 2006-09-01 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조방법 |
| JP2006516176A (ja) * | 2002-11-21 | 2006-06-22 | クリー マイクロウエイブ リミテッド ライアビリティ カンパニー | 水平拡散ｍｏｓトランジスタ（ｌｄｍｏｓ）及びその製造方法 |
| JP2008227524A (ja) * | 2008-04-17 | 2008-09-25 | Fujitsu Ltd | 半導体装置の製造方法およびｄｒａｍの製造方法 |
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