JP2000124152A

JP2000124152A - 半導体装置の製造方法

Info

Publication number: JP2000124152A
Application number: JP10299953A
Authority: JP
Inventors: Hidenori Ishikawa; 英憲石川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-10-21
Filing date: 1998-10-21
Publication date: 2000-04-28

Abstract

(57)【要約】【課題】サイドウォールを除去する方法において、必要
な選択比を下げて自己整合コンタクトを開口することが
できる半導体装置の製造方法を提供する。【解決手段】半導体基板１０に導電層３２とオフセット
絶縁膜２１を形成し、半導体基板中に低濃度不純物含有
領域１１を形成し、エッチングストッパ膜２１を形成
し、導電層の側壁面と対向させてサイドウォールマスク
層を形成し、サイドウォールマスク層をマスクとして高
濃度不純物含有領域１２を形成する。次に、サイドウォ
ールマスク層を除去し、エッチングストッパ膜の上層に
第１絶縁膜２３を形成し、高濃度不純物含有領域を露出
させるコンタクトホールＣＨを開口し、コンタクトホー
ルの内壁面上に第２絶縁膜（２４ａ，２５ａ）を形成
し、コンタクトホール内に埋め込み電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に微細なコンタクトを有する半導体装置の
製造方法に関する。

【０００２】

【従来の技術】近年のＶＬＳＩ等に見られるように半導
体装置の高集積化及び高性能化が進展するに伴い、酸化
シリコン（ＳｉＯ₂ ）系材料層のドライエッチングにつ
いても技術的要素がますます厳しくなっている。

【０００３】その中でも、コンタクトホール工程の位置
合わせのためのマスク上の設計余裕を不要にできる自己
整合コンタクト（Self Aligned Contact; 以下ＳＡＣと
略）技術が注目されている。

【０００４】このＳＡＣ技術の開発は、特に０．２５μ
ｍルール以降の世代で活発化しており、その背景にはい
くつかの理由がある。一つは、露光機の性能による制限
であり、もう一つは、ＳＡＣを使ってチップやセルの面
積を積極的に縮めて、ウェーハ理収を向上し、動作スピ
ードを上げることである。

【０００５】特に前者は、最近発表された０．２５μｍ
量産向け露光機において、配線層の微細化のトレンド維
持が困難になっていることを意味する。これは、ステッ
パの位置合わせバラつきの改善不足が原因となってお
り、位置合わせバラつきが大きいため位置合わせの設計
余裕が大きくなる。その結果、配線幅を太くするか、あ
るいはホール径が小さくなりずぎて開口出来ないなどの
問題が出てくる。０．３μｍルールからこの兆候が見え
始めており、０．２５〜０．２μｍルールでは問題を回
避できない。

【０００６】この位置合わせの設計余裕を不要にできる
と言われている技術がＳＡＣである。ＳＡＣの形成法に
はいくつかあり、いずれも従来の露光だけを使った方法
に比べてプロセスが多少複雑になる欠点を持つのが一般
的である。しかし、将来的にその採用は不可欠であり、
ＳＡＣに関して様々な研究がなされている。

【０００７】上記のＳＡＣを用いた半導体装置として、
ＳＲＡＭ（Static Random Access Memory ）を例として
説明する。図９は、従来例のＳＲＡＭの１メモリセルの
等価回路図である。ワード線ＷＬによりゲート制御され
るＮＭＯＳであるワードトランジスタＴｒ１，Ｔｒ２の
一方のソース・ドレイン電極がビット線ＢＬ，ＢＬに、
他方のソース・ドレイン電極が記憶ノードＡ（ｎｏｄｅ
Ａ）および記憶ノードＢ（ｎｏｄｅＢ）にそれぞれ
接続している。記憶ノードＡは、ＮＭＯＳであるドライ
バトランジスタＴｒ３を介して接地ＧＮＤに接続し、さ
らにＰＭＯＳであるロードトランジスタＴｒ５を介して
電源電圧供給ラインＶｃｃに接続している。記憶ノード
Ｂは、ＮＭＯＳであるドライバトランジスタＴｒ４を介
して接地ＧＮＤに接続し、さらにＰＭＯＳであるロード
トランジスタＴｒ６を介して電源電圧供給ラインＶｃｃ
に接続している。また、記憶ノードＡはドライバトラン
ジスタＴｒ４およびロードトランジスタＴｒ６のゲート
電極に接続し、一方、記憶ノードＢはドライバトランジ
スタＴｒ３およびロードトランジスタＴｒ５のゲート電
極に接続している。以上で、フリップフロップと呼ばれ
る回路構成が形成される。

【０００８】図１０は上記のＳＲＡＭの１メモリセル分
の平面図である。図中、斜線部がゲート電極であり、そ
の両側部の網かけ領域がソース・ドレイン領域Ｓ／Ｄを
示している。ワード線ＷＬにワードトランジスタＴｒ
１，Ｔｒ２が形成され、ゲート電極Ｇ１にはドライバト
ランジスタＴｒ３とロードトランジスタＴｒ５が形成さ
れ、さらにゲート電極Ｇ１の延伸部がシェアードコンタ
クトＳＣ２を介してワードトランジスタＴｒ２とドライ
バトランジスタＴｒ４を接続するソース・ドレイン領域
に接続している。また、ゲート電極Ｇ２にはドライバト
ランジスタＴｒ４とロードトランジスタＴｒ６が形成さ
れ、さらにゲート電極Ｇ２の延伸部がシェアードコンタ
クトＳＣ１を介してロードトランジスタＴｒ５のソース
・ドレイン領域に接続している。図中、ＳＡＣ１〜８は
自己整合コンタクトであり、ＳＡＣ１，２は電源電圧供
給ラインに、ＳＡＣ３，４は接地に、ＳＡＣ５，６はビ
ット線に、ＳＡＣ７はＳＣ１に、ＳＡＣ８はＳＣ２にそ
れぞれ接続して形成されている。ここで、図９中のＺで
示している部分が図１０中のゲート電極Ｇ２に相当する
ことを示している。

【０００９】図１０中のＡ−Ｂで示した部分における断
面図が、図１１である。ｐ型半導体基板１０中にｎ型ウ
ェル１０ａが形成されており、ＬＯＣＯＳ素子分離絶縁
膜１３で分離された活性領域上にゲート絶縁膜２０が形
成されており、その上層に例えばポリシリコンからなる
下層ゲート電極３０とタングステンシリサイドからなる
上層ゲート電極３１からなるポリサイド構造のゲート電
極３２が形成され、ゲート電極の両側部における半導体
基板１０あるいはウェル１０ａ中に不図示のソース・ド
レイン拡散層が形成され、以上のようにしてトランジス
タが形成されている。

【００１０】上記のゲート電極３２の上層には、例えば
酸化シリコンからなるオフセット絶縁膜２１が形成され
ており、その上層を被覆して全面に例えば酸化シリコン
からなる第１エッチングストッパ膜２２が形成されてお
り、その上層に例えば窒化シリコンからなる第２エッチ
ングストッパ膜２６が形成されており、その上層に例え
ば酸化シリコンからなる層間絶縁膜２３が形成されてい
る。層間絶縁膜２３、第２エッチングストッパ膜２６お
よび第１エッチングストッパ膜２２には、基板中に形成
された不図示のソース・ドレイン拡散層に達するコンタ
クトホール（ＳＡＣ，ＳＣ）が開口されており、密着層
３４ａ、配線層３４ｂおよびバリアメタル層３４ｃなど
からなる上層配線３４が形成されている。ここで、ＳＡ
Ｃで示したコンタクトは自己整合コンタクトであり、Ｓ
Ｃで示したコンタクトはゲート電極３２と不図示のソー
ス・ドレイン拡散層とを接続するシェアードコンタクト
である。

【００１１】上記の半導体装置の製造方法においては、
まず、図１２に示すように、ｐ型半導体基板１０中にＬ
ＯＣＯＳ素子分離絶縁膜１３およびｎ型ウェル１０ａを
形成し、活性領域においてゲート絶縁膜２０を形成す
る。その上層に、例えばポリシリコンの下層ゲート電極
３０およびタングステンシリサイドの上層ゲート電極３
１からなるポリサイド構造のゲート電極３２、および、
例えば酸化シリコンからなるオフセット絶縁膜２１をパ
ターン形成する。次に、イオン注入により不図示のＬＤ
Ｄ（Lightly Doped Drain ）拡散層を形成し、次に、全
面に例えば酸化シリコンからなる第１エッチングストッ
パ膜２２を形成し、オフセット絶縁膜２１およびゲート
電極３２の側壁部に例えばリンを含有するポリシリコン
あるいはアモルファスシリコンからなるサイドウォール
マスク層３３ａを形成する。次に、このサイドウォール
マスク層３３ａをマスクとしてイオン注入を行い、不図
示のソース・ドレイン拡散層を形成する。以上で、ＬＤ
Ｄ構造のトランジスタが形成される。

【００１２】次に、図１３に示すように、上記の第１エ
ッチングストッパ膜２２に対する選択比を有するエッチ
ング処理を施してサイドウォールマスク層３３ａを除去
した後、全面に例えば窒化シリコンからなる第２エッチ
ングストッパ膜２６を形成し、次に、例えば酸化シリコ
ンからなる層間絶縁膜２３を成膜し、必要に応じてリフ
ロー、エッチバックあるいはＣＭＰ（Chemical Mechani
cal Polishing ）などの平坦化処理を行う。

【００１３】次に、コンタクト開口パターンのレジスト
膜を形成し、ＲＩＥ（反応性イオンエッチング）などの
エッチング処理を施して、コンタクトホールを開口し、
コンタクトホール内に、密着層３４ａ、配線層３４ｂお
よびバリアメタル層３４ｃなどを成膜、パターン加工し
て、上層配線３４を形成し、図１１に示す半導体装置と
する。

【００１４】上記の半導体装置の製造方法において用い
られている自己整合コンタクトの開口方法について、図
１４〜２０を参照してより詳細に説明する。

【００１５】図１４は、上記のような自己整合コンタク
トが開口されている半導体装置の断面図である。シリコ
ン半導体基板１０の不図示の素子分離絶縁膜で分離され
たチャネル形成領域を有する活性領域において、半導体
基板１０の上層に、ゲート絶縁膜２０を介してポリシリ
コンの下側ゲート電極３１とタングステンシリサイドの
上側ゲート電極３１からなるポリサイド構造のゲート電
極３２が形成されている。また、ゲート電極３２の両側
部における半導体基板１０中には、導電性不純物を低濃
度に含有するＬＤＤ拡散層１１と高濃度に含有するソー
ス・ドレイン拡散層１２が形成されており、ＬＤＤ構造
のトランジスタが形成されている。ゲート電極３２の上
層には酸化シリコンのオフセット絶縁膜２１が形成され
ており、ゲート電極３２およびオフセット絶縁膜２１を
被覆して、例えば酸化シリコンの第１エッチングストッ
パ膜２２と窒化シリコンの第２エッチングストッパ膜２
６が積層して形成されており、その上層に酸化シリコン
の層間絶縁膜２３が形成されている。

【００１６】層間絶縁膜２３、第２エッチングストッパ
膜２６および第１エッチングストッパ膜２２には、ソー
ス・ドレイン拡散層１２に達するコンタクトホールＣＨ
が開口されており、そのホール内壁を被覆、埋め込むよ
うにして、密着層３４ａ、配線層３４ｂおよびバリアメ
タル層３４ｃが積層され、パターン加工されて、上層配
線３４が形成されている。

【００１７】ここで、上記の半導体装置においては、コ
ンタクトホールの開口位置が図面上右側にずれている
が、コンタクトホールＣＨ内壁面上に第２エッチングス
トッパ膜２３ａおよび第１エッチングストッパ膜２２ａ
が残されていることからゲート電極３２がコンタクトホ
ールＣＨ内に露出せず、上層配線３４とソース・ドレイ
ン拡散層１２との安定なコンタクト接続が形成されてい
る。

【００１８】上記の半導体装置の製造方法について説明
する。まず、図１５（ａ）に示すように、シリコン半導
体基板１０に不図示の素子分離絶縁膜を形成し、素子分
離絶縁膜で分離された活性領域において、不図示のチャ
ネル不純物を導入した後、例えば熱酸化法によりゲート
絶縁膜２０を形成し、その上層に例えばＣＶＤ法によ
り、１２５ｎｍの膜厚のポリシリコン膜３０ａ、１００
ｎｍの膜厚のタングステンシリサイド膜３１ａを積層さ
せる。次に、その上層に例えばＴＥＯＳ（tetra-ethyl-
orthosilicate ）を原料とする減圧ＣＶＤ法により２５
０ｎｍの膜厚で酸化シリコンを堆積させ、オフセット絶
縁膜２１ａを形成する。次に、オフセット絶縁膜２１ａ
の上層にフォトリソグラフィー工程によりゲート電極の
パターンのレジスト膜Ｒ１を形成する。

【００１９】次に、図１５（ｂ）に示すように、レジス
ト膜Ｒ１をマスクとしてＲＩＥなどのエッチング処置を
施し、ポリシリコン膜３０ａ、タングステンシリサイド
膜３１ａおよびオフセット絶縁膜２１ａをパターン加工
して、ポリシリコンの下層ゲート電極３０およびタング
ステンシリサイドからなる上層ゲート電極３１からなる
ポリサイド構造を有し、オフセット絶縁膜２１付きのゲ
ート電極３２を形成する。この後、レジスト膜Ｒ１を除
去する。

【００２０】次に、図１５（ｃ）に示すように、オフセ
ット絶縁膜２１をマスクとして半導体基板１０中に導電
性不純物Ｄ１をイオン注入し、ゲート電極３２に対して
自己整合的にＬＤＤ拡散層１１を形成する。

【００２１】次に、図１６（ｄ）に示すように、ゲート
電極３２およびオフセット絶縁膜２１を被覆して全面
に、例えばＴＥＯＳを原料とする減圧ＣＶＤ法により３
０ｎｍの膜厚で酸化シリコン膜を堆積させ、第１エッチ
ングストッパ膜２２を形成する。

【００２２】次に、図１６（ｅ）に示すように、例えば
ＣＶＤ法によりリンを含有するポリシリコンあるいはア
モルファスシリコンを９０ｎｍの膜厚で堆積させ、サイ
ドウォールマスク用層３３を形成し、次に、図１６
（ｆ）に示すように、全面にＲＩＥなどのエッチングに
よりエッチバックして、サイドウォールマスク層３３ａ
を形成する。

【００２３】次に、図１７（ｇ）に示すように、サイド
ウォールマスク層３３ａをマスクとして半導基板１０中
に導電性不純物Ｄ２をイオン注入し、ソース・ドレイン
拡散層１２を形成する。以上で、ＬＤＤ構造のソース・
ドレイン領域とすることができる。このとき、サイドウ
ォールマスク層３３ａの幅がＬＤＤ幅となる、即ちサイ
ドウォールマスク層３３ａがＬＤＤスペーサとなる。

【００２４】次に、図１７（ｈ）に示すように、酸化シ
リコンの第１エッチングストッパ膜２２に対して選択比
を有してポリシリコンあるいはアモスファスシリコンか
らなるサイドウォールマスク層３３ａを除去する条件の
エッチング（例えばダウンフロータイプのプラズマエッ
チング）により、サイドウォールマスク層３３ａを除去
する。

【００２５】次に、図１７（ｉ）に示すように、例えば
減圧ＣＶＤ法により第１エッチングストッパ膜２２の上
層に全面に８０ｎｍの膜厚で窒化シリコンを堆積させ、
第２エッチングストッパ膜２６を形成する。

【００２６】次に、図１８（ｊ）に示すように、例えば
Ｏ₃およびＴＥＯＳを原料とするＣＶＤ法によりホウ素
およびリンを含有する酸化シリコン（ＢＰＳＧ）を堆積
させ、必要に応じてリフロー、エッチバックあるいはＣ
ＭＰなどの平坦化処理を施し、層間絶縁膜２３を形成す
る。ここで、層間絶縁膜２３、第２エッチングストッパ
膜２６および第１エッチングストッパ膜２２の膜厚の総
計Ｔは例えば７００ｎｍとして形成する。

【００２７】次に、図１８（ｋ）に示すように、フォト
リソグラフィー工程により、層間絶縁膜２３の上層にコ
ンタクトホールの開口パターンのレジスト膜Ｒ２を形成
する。ここで図面は、４７０ｎｍ程度であるゲート電極
３２の間隔Ｓに対して、３４０ｎｍ程度のコンタクトホ
ールの開口径Ｑを有するレジスト膜Ｒ２がＲ方向に１２
０ｎｍずれてパターン形成された場合を示している。

【００２８】次に、図１９（ｌ）に示すように、例えば
ＥＣＲタイプのプラズマエッチングなどのエッチング処
理により第２エッチングストッパ膜２２を露出させるコ
ンタクトホールＣＨを開口する。ここで、窒化シリコン
からなる第２エッチングストッパ膜２２に対して選択比
を有してＢＰＳＧからなる層間絶縁膜をエッチングする
条件でエッチングすることにより、第２エッチングスト
ッパ膜２２の表面が露出した時点で停止させる。

【００２９】次に、図１９（ｍ）に示すように、上記エ
ッチングと条件を変えてエッチング処理を施すことでコ
ンタクトホールＣＨの底部に残された第２エッチングス
トッパ膜２２および第１エッチングストッパ膜２１を順
にエッチング除去し、ソース・ドレイン拡散層１２を露
出させるコンタクトホールＣＨとする。

【００３０】次に、コンタクトホール内に露出している
ソース・ドレイン拡散層１２の表面を被覆して全面に例
えばスパッタリング法などにより密着層３４ａ、配線層
３４ｂおよびバリアメタル層３４ｃを積層させ、パター
ン加工して、ソース・ドレイン拡散層１２に接続する上
層配線３４を形成する。以上で、図１４に示す半導体装
置を形成することができる。

【００３１】

【発明が解決しようとする課題】しかしながら、上記の
ＳＡＣによるコンタクト接続を有する半導体装置の製造
方法において、エッチング処理により第２エッチングス
トッパ膜２２を露出させるコンタクトホールＣＨを開口
するときのエッチング条件として、窒化シリコンからな
る第２エッチングストッパ膜２２に対してＢＰＳＧから
なる層間絶縁膜をエッチングするときに１５程度の高選
択比が必要（特にゲート電極３２の肩部分を覆う部分に
おいて高選択比が必要）となるにの対し、量産ラインで
１５程度の選択比を管理することは非常に困難であるた
め、上記の方法は実用化が非常に難しい。

【００３２】また、図２０（ａ）に示すように、オフセ
ット絶縁膜２１と、ＬＤＤスペーサとなるサイドウォー
ル絶縁膜２７をともに窒化シリコンで形成し、層間絶縁
膜２３を酸化シリコン（例えばＢＰＳＧ）で形成し、図
２０（ｂ）に示すように、オフセット絶縁膜２１および
サイドウォール絶縁膜２７に対して選択比を有して層間
絶縁膜２３にコンタクトホールＣＨを開口する方法にお
いては、上記の方法よりも選択比に対する条件は緩和さ
れるが、ＬＤＤスペーサとなるサイドウォール絶縁膜の
除去を行わずにコンタクトホールを開口することによっ
て、特にゲート電極の間隔が狭まってしたときにコンタ
クトホールの開口径が底部程小さくなってしまい、ＣＦ
系堆積物などにより「エッチストップ」と呼ばれる極端
なマイクロローディング効果を引き起こし、コンタクト
ホールの開口が不可能になってしまうことがある。この
現象を回避するためには、前述の方法のようなＬＤＤス
ペーサとなるサイドウォールをポリシリコンなどにより
形成して、ＬＤＤ構造のソース・ドレイン拡散層を形成
した後に除去するプロセスが必要となる。

【００３３】本発明は上記の状況に鑑みてなされたもの
であり、従って本発明は、ＬＤＤスペーサとなるサイド
ウォールを除去する方法において、必要となる選択比を
下げて自己整合的にコンタクトホールを開口することが
できる半導体装置の製造方法を提供することを目的とす
る。

【００３４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板に導
電層を形成する工程と、前記導電層の上層にオフセット
絶縁膜を形成する工程と、前記オフセット絶縁膜をマス
クとしてイオン注入を行い、前記半導体基板中に導電性
不純物を低濃度に含有する低濃度不純物含有領域を形成
する工程と、前記オフセット絶縁膜および前記導電層を
被覆してエッチングストッパ膜を形成する工程と、前記
オフセット絶縁膜および前記導電層の側壁面と対向させ
て前記エッチングストッパ膜の上層にサイドウォールマ
スク層を形成する工程と、前記サイドウォールマスク層
をマスクとしてイオン注入を行い、前記半導体基板中に
導電性不純物を高濃度に含有して前記低濃度不純物含有
領に接続する高濃度不純物含有領域を形成する工程と、
前記エッチングストッパ膜に対するエッチング選択比を
有して前記サイドウォールマスク層を除去する工程と、
前記エッチングストッパ膜の上層に全面に第１絶縁膜を
形成する工程と、前記高濃度不純物含有領域を露出させ
るコンタクトホールを前記エッチングストッパ膜および
前記第１絶縁膜に開口する工程と、前記コンタクトホー
ルの内壁面上に第２絶縁膜を形成する工程と、前記コン
タクトホール内を導電体で埋め込んで前記高濃度不純物
含有領域に接続する埋め込み電極を形成する工程とを有
する。

【００３５】上記の本発明の半導体装置の製造方法は、
半導体基板に導電層を形成し、導電層の上層にオフセッ
ト絶縁膜を形成し、オフセット絶縁膜をマスクとしてイ
オン注入を行い、半導体基板中に導電性不純物を低濃度
に含有する低濃度不純物含有領域を形成し、オフセット
絶縁膜および導電層を被覆してエッチングストッパ膜を
形成し、オフセット絶縁膜および導電層の側壁面と対向
させてエッチングストッパ膜の上層にサイドウォールマ
スク層を形成し、サイドウォールマスク層をマスクとし
てイオン注入を行い、半導体基板中に導電性不純物を高
濃度に含有して前記低濃度不純物含有領に接続する高濃
度不純物含有領域を形成する。次に、エッチングストッ
パ膜に対するエッチング選択比を有してサイドウォール
マスク層を除去し、エッチングストッパ膜の上層に全面
に第１絶縁膜を形成し、高濃度不純物含有領域を露出さ
せるコンタクトホールをエッチングストッパ膜および第
１絶縁膜に開口する。次に、コンタクトホールの内壁面
上に第２絶縁膜を形成し、コンタクトホール内を導電体
で埋め込んで高濃度不純物含有領域に接続する埋め込み
電極を形成する。

【００３６】上記の本発明の半導体装置の製造方法によ
れば、ＬＤＤスペーサとなるサイドウォールを除去する
方法において、高濃度不純物含有領域を露出させるコン
タクトホールをエッチングストッパ膜および第１絶縁膜
に開口した後に、改めてコンタクトホールの内壁面上に
第２絶縁膜を形成する。これにより、コンタクトホール
の開口パターンがずれてしまって、コンタクトホール内
に導電層が露出しても第２絶縁膜により導電層を被覆す
ることができ、コンタクトホール内に形成する埋め込み
電極と導電層との絶縁（耐圧）を確保して自己整合的に
コンタクト接続を形成することが可能となる。このた
め、コンタクトホールの開口時においては、窒化シリコ
ンに対する酸化シリコンをエッチング選択比は１０程度
で十分であり、コンタクトホールの開口時に必要なエッ
チング選択比を従来よりも下げることが可能となる。

【００３７】上記の本発明の半導体装置の製造方法は、
好適には、前記第２絶縁膜を形成する工程が、前記コン
タクトホールの内壁面上および前記露出された高濃度不
純物含有領域上を被覆して前面に絶縁体を堆積させる工
程と、前記コンタクトホールの内壁面上部分を残して、
前記高濃度不純物含有領域を露出させながら、前記絶縁
体を除去する工程とを含む。これにより、コンタクトホ
ールの内壁面を被覆する第２絶縁膜とすることができ
る。

【００３８】上記の本発明の半導体装置の製造方法は、
好適には、前記第２絶縁膜を形成する工程においては、
酸化シリコンと窒化シリコンの積層体により形成する。
あるいは好適には、酸化シリコンにより形成する。ある
いは好適には、前記エッチングストッパ膜を形成する工
程の前に、前記導電層の側壁面を酸化する工程をさらに
有し、前記第２絶縁膜を形成する工程においては、窒化
シリコンにより形成する。これにより、コンタクトホー
ル内に導電層が露出しても導電層を被覆してコンタクト
ホール内に形成する埋め込む配線との絶縁を確保できる
第２絶縁膜とすることができる。

【００３９】上記の本発明の半導体装置の製造方法は、
好適には、前記オフセット絶縁膜を形成する工程におい
ては、窒化シリコンにより形成する。これにより、オフ
セット絶縁膜を、コンタクトホールの開口の際に導電層
が露出してしまっても導電層の肩部がエッチングされる
のを防ぐマスクとすることができる。

【００４０】上記の本発明の半導体装置の製造方法は、
好適には、前記サイドウォールマスク層を形成する工程
が、前記エッチングストッパ膜の上層に全面にサイドウ
ォールマスク用層を形成する工程と、前記オフセット絶
縁膜および前記第１導電層の側壁面と対向する部分のサ
イドウォールマスク用層を残して、前記サイドウォール
マスク用層を全面にエッチバックする工程とを含む。こ
れにより、オフセット絶縁膜および導電層の側壁面と対
向する位置にサイドウォールマスク層を形成することが
できる。

【００４１】上記の本発明の半導体装置の製造方法は、
好適には、前記半導体基板に導電層を形成する工程の前
に、前記半導体基板にチャネル形成領域を形成する工程
と、前記半導体基板上にゲート絶縁膜を形成する工程と
をさらに有し、前記半導体基板に導電層を形成する工程
が、前記ゲート絶縁膜上に導電層を形成する工程であ
り、前記導電層をゲート電極とする電界効果トランジス
タを形成する。チャネル形成領域の上層のゲート絶縁
膜、導電層（ゲート電極）、およびチャネル形成領域に
接続する低濃度不純物含有領域（ＬＤＤ拡散層）と高濃
度不純物含有領域（ソース・ドレイン拡散層）とから、
電界効果ＭＯＳトランジスタを形成することができる。

【００４２】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。

【００４３】本実施形態の半導体装置は、ＳＡＣによる
コンタクト接続を有するＳＲＡＭ（Static Random Acce
ss Memory ）である。図１は上記のＳＲＡＭの１メモリ
セルの等価回路図である。ワード線ＷＬによりゲート制
御されるＮＭＯＳであるワードトランジスタＴｒ１，Ｔ
ｒ２の一方のソース・ドレイン電極がビット線ＢＬ，Ｂ
Ｌに、他方のソース・ドレイン電極が記憶ノードＡ（ｎ
ｏｄｅＡ）および記憶ノードＢ（ｎｏｄｅＢ）にそ
れぞれ接続している。記憶ノードＡは、ＮＭＯＳである
ドライバトランジスタＴｒ３を介して接地ＧＮＤに接続
し、さらにＰＭＯＳであるロードトランジスタＴｒ５を
介して電源電圧供給ラインＶｃｃに接続している。記憶
ノードＢは、ＮＭＯＳであるドライバトランジスタＴｒ
４を介して接地ＧＮＤに接続し、さらにＰＭＯＳである
ロードトランジスタＴｒ６を介して電源電圧供給ライン
Ｖｃｃに接続している。また、記憶ノードＡはドライバ
トランジスタＴｒ４およびロードトランジスタＴｒ６の
ゲート電極に接続し、一方、記憶ノードＢはドライバト
ランジスタＴｒ３およびロードトランジスタＴｒ５のゲ
ート電極に接続している。以上で、フリップフロップと
呼ばれる回路構成が形成される。

【００４４】図２は上記のＳＲＡＭの１メモリセル分の
平面図である。図中、斜線部がゲート電極であり、その
両側部の網かけ領域がソース・ドレイン領域Ｓ／Ｄを示
している。ワード線ＷＬにワードトランジスタＴｒ１，
Ｔｒ２が形成され、ゲート電極Ｇ１にはドライバトラン
ジスタＴｒ３とロードトランジスタＴｒ５が形成され、
さらにゲート電極Ｇ１の延伸部がシェアードコンタクト
ＳＣ２を介してワードトランジスタＴｒ２とドライバト
ランジスタＴｒ４を接続するソース・ドレイン領域に接
続している。また、ゲート電極Ｇ２にはドライバトラン
ジスタＴｒ４とロードトランジスタＴｒ６が形成され、
さらにゲート電極Ｇ２の延伸部がシェアードコンタクト
ＳＣ１を介してロードトランジスタＴｒ５のソース・ド
レイン領域に接続している。図中、ＳＡＣ１〜８は自己
整合コンタクトであり、ＳＡＣ１，２は電源電圧供給ラ
インに、ＳＡＣ３，４は接地に、ＳＡＣ５，６はビット
線に、ＳＡＣ７はＳＣ１に、ＳＡＣ８はＳＣ２にそれぞ
れ接続して形成されている。ここで、図１中のＺで示し
ている部分が図２中のゲート電極Ｇ２に相当することを
示している。ここで、平面図上は１ビット分を表示して
いるが、実際にはこの基本セルを図面上上下反転したも
のを並べ、２セル単位で例えば４Ｍ個展開する。

【００４５】上記のＳＲＡＭの書き込み動作について説
明する。例えば入力データＤｉｎ「０」が与えられる
と、ビット線ＢＬが「０」に、ビット線ＢＬが「１」に
なり、ワード線ＷＬがｈｉｇｈとなると、ワードトラン
ジスタＴｒ１，Ｔｒ２がオンする。このとき、ビット線
ＢＬからワードトランジスタＴｒ１を通してｎｏｄｅＡ
に「１」が転送される。反対にビット線ＢＬは０Ｖであ
るから、話度トランジスタＴｒ２を通してｎｏｄｅＢ
から放電され、ｎｏｄｅＢが「０」となる。

【００４６】上記のように、ｎｏｄｅＡが「１」とな
ると、ドライバトランジスタＴｒ４およびロードトラン
ジスタＴｒ６のゲート電極が「１」となり、ロードトラ
ンジスタＴｒ６がオフ、ドライバトランジスタＴｒ４が
オンする。また、ｎｏｄｅＢが「０」なると、ドライバ
トランジスタＴｒ３およびロードトランジスタＴｒ５の
ゲート電極が「０」となり、ロードトランジスタＴｒ５
がオン、ドライバトランジスタＴｒ３がオフする。従っ
て、ｎｏｄｅＡには、ロードトランジスタＴｒ５を通
して電源電圧供給ラインＶｃｃから充電される。ｎｏｄ
ｅＢはドライバトランジスタＴｒ４を通して接地ＧＮ
Ｇに接続して、「０」となる。

【００４７】書き込みの後は、ワード線ＷＬが「０」と
なって、ワードトランジスタＴｒ１，Ｔｒ２がオフとな
と、ｎｏｄｅＡおよびｎｏｄｅＢがビット線ＢＬ，
ＢＬから分離され、書き込まれたデータはフリップフロ
ップによってＶｃｃが印加される限り保存（記憶）され
る。

【００４８】上記のＳＲＡＭの読み出し動作について説
明する。上記のようにデータが書き込まれてデータとし
て保存されているものとする。ワード線ＷＬが「１」と
なってワードトランジスタＴｒ１，Ｔｒ２がオンする
と、ビット線ＢＬとセルのｎｏｄｅＡとの間には電流
が流れず、一方、ビット線ＢＬからはセル内のＴｒ２，
Ｔｒ４を通して、ＧＮＤへ電流が流れ、ビット線ＢＬの
電位が低下する。このときの、ビット線ＢＬ，ＢＬ間の
電位差をセンスアンプして、Ｉ／Ｏ端子に出力する。

【００４９】上記の半導体装置において用いられている
自己整合コンタクトＳＡＣの開口方法について、図３〜
８を参照して詳細に説明する。

【００５０】図３は、上記の自己整合コンタクトが開口
されている半導体装置の断面図である。シリコン半導体
基板１０の不図示の素子分離絶縁膜で分離されたチャネ
ル形成領域を有する活性領域において、半導体基板１０
の上層に、ゲート絶縁膜２０を介してポリシリコンの下
側ゲート電極３１とタングステンシリサイドの上側ゲー
ト電極３１からなるポリサイド構造のゲート電極３２が
形成されている。また、ゲート電極３２の両側部におけ
る半導体基板１０中には、導電性不純物を低濃度に含有
するＬＤＤ（Lightly Doped Drain ）拡散層１１と高濃
度に含有するソース・ドレイン拡散層１２が形成されて
おり、ＬＤＤ構造のトランジスタが形成されている。ゲ
ート電極３２の上層には窒化シリコンのオフセット絶縁
膜２１が形成されており、ゲート電極３２およびオフセ
ット絶縁膜２１を被覆して、例えば酸化シリコンのエッ
チングストッパ膜２２が形成されており、その上層に酸
化シリコンの第１層間絶縁膜２３が形成されている。

【００５１】第１層間絶縁膜２３およびエッチングスト
ッパ膜２２には、ソース・ドレイン拡散層１２に達する
コンタクトホールＣＨが開口されており、そのホール内
壁面上を酸化シリコン膜２４ａと窒化シリコン膜２５ａ
の積層体からなる第２層間絶縁膜が被覆しており、さら
にその内部のコンタクトホール内を被覆、埋め込むよう
にして、密着層３４ａ、配線層３４ｂおよびバリアメタ
ル層３４ｃが積層され、パターン加工されて、上層配線
３４が形成されている。

【００５２】ここで、上記の半導体装置においては、コ
ンタクトホールの開口位置が図面上右側にずれている
が、コンタクトホールＣＨ内壁面上に酸化シリコン膜２
４ａと窒化シリコン膜２５ａの積層体からなる第２層間
絶縁膜が形成されていることからゲート電極３２がコン
タクトホールＣＨ内に露出せず、上層配線３４とソース
・ドレイン拡散層１２との安定なコンタクト接続が形成
されている。

【００５３】上記の半導体装置の製造方法について説明
する。まず、図４（ａ）に示すように、シリコン半導体
基板１０に不図示の素子分離絶縁膜を形成し、素子分離
絶縁膜で分離された活性領域において、不図示のチャネ
ル不純物を導入した後、例えば熱酸化法によりゲート絶
縁膜２０を形成し、その上層に例えばＣＶＤ法により、
１２５ｎｍの膜厚のポリシリコン膜３０ａ、１００ｎｍ
の膜厚のタングステンシリサイド膜３１ａを積層させ
る。次に、その上層に例えばＴＥＯＳ（tetra-ethyl-or
thosilicate ）を原料とする減圧ＣＶＤ法により１００
ｎｍの膜厚で酸化シリコンからなるオフセット絶縁膜２
１ａを堆積させる。次に、オフセット絶縁膜２１ａの上
層にフォトリソグラフィー工程によりゲート電極のパタ
ーンのレジスト膜Ｒ１を形成する。

【００５４】次に、図４（ｂ）に示すように、レジスト
膜Ｒ１をマスクとしてＲＩＥ（反応性イオンエッチン
グ）などのエッチング処置を施し、ポリシリコン膜３０
ａ、タングステンシリサイド膜３１ａおよびオフセット
絶縁膜２１ａをパターン加工して、ポリシリコンの下層
ゲート電極３０およびタングステンシリサイドの上層ゲ
ート電極３１からなるポリサイド構造を有し、オフセッ
ト絶縁膜２１付きのゲート電極３２を形成する。この
後、レジスト膜Ｒ１を除去する。

【００５５】次に、図４（ｃ）に示すように、オフセッ
ト絶縁膜２１をマスクとして半導体基板１０中に導電性
不純物Ｄ１をイオン注入し、ゲート電極３２に対して自
己整合的にＬＤＤ拡散層１１を形成する。

【００５６】次に、図５（ｄ）に示すように、ゲート電
極３２およびオフセット絶縁膜２１を被覆して全面に、
例えばＴＥＯＳを原料とする減圧ＣＶＤ法により３０ｎ
ｍの膜厚で酸化シリコン膜を堆積させ、エッチングスト
ッパ膜２２を形成する。

【００５７】次に、図５（ｅ）に示すように、例えばＣ
ＶＤ法によりリンを含有するポリシリコンあるいはアモ
ルファスシリコンを９０ｎｍの膜厚で堆積させ、サイド
ウォールマスク用層３３を形成し、次に、図５（ｆ）に
示すように、全面にＲＩＥなどのエッチングによりエッ
チバックして、サイドウォールマスク層３３ａを形成す
る。

【００５８】次に、図６（ｇ）に示すように、サイドウ
ォールマスク層３３ａをマスクとして半導基板１０中に
導電性不純物Ｄ２をイオン注入し、ソース・ドレイン拡
散層１２を形成する。以上で、ＬＤＤ構造のソース・ド
レイン領域とすることができる。このとき、サイドウォ
ールマスク層３３ａの幅がＬＤＤ幅となる、即ちサイド
ウォールマスク層３３ａがＬＤＤスペーサとなる。

【００５９】次に、図６（ｈ）に示すように、酸化シリ
コンのエッチングストッパ膜２２に対して選択比を有し
てポリシリコンあるいはアモルファスシリコンのサイド
ウォールマスク層３３ａを除去する条件のエッチング
（例えばダウンフロータイプのプラズマエッチング）に
より、サイドウォールマスク層３３ａを除去する。

【００６０】次に、図６（ｉ）に示すように、例えばＯ
₃およびＴＥＯＳを原料とするＣＶＤ法によりホウ素お
よびリンを含有する酸化シリコン（ＢＰＳＧ）を堆積さ
せ、必要に応じてリフロー、エッチバックあるいはＣＭ
Ｐ（Chemical Mechanical Polishing ）などの平坦化処
理を施し、第１層間絶縁膜２３を形成する。ここで、第
１層間絶縁膜２３およびエッチングストッパ膜２２の膜
厚の総計Ｔは例えば５００ｎｍとして形成する。

【００６１】次に、図７（ｊ）に示すように、フォトリ
ソグラフィー工程により、第１層間絶縁膜２３の上層に
コンタクトホールの開口パターンのレジスト膜Ｒ２を形
成する。ここで図面は、４７０ｎｍ程度であるゲート電
極３２の間隔Ｓに対して、３４０ｎｍ程度のコンタクト
ホールの開口径Ｑを有するレジスト膜Ｒ２がＲ方向に１
２０ｎｍずれてパターン形成された場合を示している。

【００６２】次に、図７（ｋ）に示すように、例えばＥ
ＣＲタイプのプラズマエッチングなどのエッチング処理
によりソース・ドレイン拡散層１２を露出させるコンタ
クトホールＣＨを開口する。このとき、上記のようにレ
ジスト膜Ｒ２がずれて形成されたためにゲート電極３２
が露出してしまうが、その上層に窒化シリコンのオフセ
ット絶縁膜２１が形成されていることから、ゲート電極
３２の肩部がエッチングされるのを防ぐことができる。
ここで、例えばコンタクトホールの開口をわずかにテー
パ形状（基板側ほど狭まる順テーパ形状、テーパ角度θ
＝８６°）として開口して、コンタクトホール底部に開
口径Ｑ’を約２５０ｎｍ程度とすることができる。

【００６３】次に、図８（ｌ）に示すように、例えばＴ
ＥＯＳを原料とする減圧ＣＶＤ法によりコンタクトホー
ルＣＨの内壁を被覆して全面に１０ｎｍの膜厚で酸化シ
リコン膜２４を堆積させ、さらに図８（ｍ）に示すよう
に、例えば減圧ＣＶＤ法により酸化シリコン膜２４の上
層を被覆して全面に窒化シリコン膜２５を堆積させ、酸
化シリコン膜２４と窒化シリコン膜２５の積層体からな
る第２層間絶縁膜を形成する。ここで、酸化シリコン膜
と窒化シリコン膜の積層体として第２層間絶縁膜を形成
するのは、コンタクトホールＣＨ内に露出しているゲー
ト電極３２と窒化シリコン膜が直接接触するのを防止す
るためであり、例えば酸化シリコン単層の第２層間絶縁
膜とすることも可能である。さらに、予めゲート電極３
２の側壁部分に酸化膜を形成しておくことにより、窒化
シリコン単層の第２層間絶縁膜とすることも可能であ
る。

【００６４】次に、図８（ｎ）に示すように、ＲＩＥな
どのエッチング処理を施して、コンタクトホール底部に
形成された第２層間絶縁膜（２４，２５）を除去し、コ
ンタクトホールＣＨ内にソース・ドレイン拡散層１２を
再び露出させる。このときの開口径Ｑ”は、例えば１５
０ｎｍ程度である。

【００６５】次に、コンタクトホール内に露出している
ソース・ドレイン拡散層１２の表面を被覆して全面に例
えばスパッタリング法などにより密着層３４ａ、配線層
３４ｂおよびバリアメタル層３４ｃを積層させ、パター
ン加工して、ソース・ドレイン拡散層１２に接続する上
層配線３４を形成する。以上で、図３に示す半導体装置
を形成することができる。

【００６６】上記の本実施形態の半導体装置の製造方法
によれば、ＬＤＤスペーサとなるサイドウォールを除去
する方法において、ソース・ドレイン拡散層を露出させ
るコンタクトホールＣＨをエッチングストッパ膜２２お
よび第１層間絶縁膜２３に開口した後に、改めてコンタ
クトホールＣＨの内壁面上に第２層間絶縁膜（２４，２
５）を形成することから、コンタクトホールの開口パタ
ーンがずれてしまって、コンタクトホールＣＨ内にゲー
ト電極３２が露出しても第２層間絶縁膜（２４，２５）
によりゲート電極３２を被覆することができ、コンタク
トホール内に形成する埋め込み電極とゲート電極３２と
の絶縁（耐圧）を確保して自己整合的にコンタクト接続
を形成することが可能となる。このため、コンタクトホ
ールの開口時においては、窒化シリコンに対する酸化シ
リコンをエッチング選択比は１０程度で十分であり、コ
ンタクトホールの開口時に必要なエッチング選択比を従
来よりも下げることが可能となる。

【００６７】また、オフセット絶縁膜を窒化シリコンで
形成することにより、従来よりも薄膜化が可能で、層間
膜の膜厚を薄膜化することによる膜厚のばらつきを抑制
し、上層配線の加工に有利である。また、従来のように
窒化シリコン膜が全面に覆う場合にと比較して基板にか
かる応力を軽減するため、基板への欠陥の導入の懸念が
ない。また、ＬＤＤスペーサとなるサイドウォールマス
ク層の形成のエッチバック工程において、ＬＯＣＯＳ膜
などの素子分離絶縁膜までもエッチングされてしまうこ
とを抑制することができる。

【００６８】本発明は、ＤＲＡＭなどのＭＯＳトランジ
スタの半導体装置や、バイポーラ系の半導体装置、ある
いはＡ／Ｄコンバータなど、半導体基板上に形成された
間隔の狭い導電層の間の領域に対してコンタクトホール
を形成する半導体装置の製造方法であれば何にでも適用
でき、特にＳＲＡＭやＤＲＡＭなど、上記の導電層をゲ
ート電極とする電界効果ＭＯＳトランジスタを有する半
導体装置の製造方法に好ましく適用することができる。
また。ＳＲＡＭとしては、ＣＭＯＳ型のＳＲＡＭの他、
高抵抗素子型のＳＲＡＭ、あるいはＴＦＴを用いたＣＭ
ＯＳのＳＲＡＭにも適用することが可能である。

【００６９】本発明は、上記の実施の形態に限定されな
い。例えば、コンタクトホールの内壁を被覆して形成す
る第２層間絶縁膜は、単層構成でも多層構成でもよく、
単層構成の場合には、酸化シリコン単層でも窒化シリコ
ン単層でもよい。サイドウォールマスク層はそれぞれ単
層としてもよく、多層以上の構成としてもよい。また、
ゲート電極などの導電層も単層でも多層でもよい。エッ
チングストッパ膜は酸化シリコンの他、窒化シリコンな
どで形成することもできる。その他、本発明の要旨を逸
脱しない範囲で種々の変更を行うことができる。

【００７０】

【発明の効果】本発明によれば、ＬＤＤスペーサとなる
サイドウォールを除去する方法において、必要となる選
択比を下げて自己整合的にコンタクトホールを開口する
ことができる半導体装置の製造方法を提供することがで
きる。

【図面の簡単な説明】

【図１】図１は実施形態にかかる半導体装置の等価回路
図である。

【図２】図２は実施形態にかかる半導体装置の平面図で
ある。

【図３】図３は実施形態にかかる半導体装置のコンタク
トホールの開口方法を説明するための半導体装置の断面
図である。

【図４】図４は図３に示す半導体装置の製造方法の製造
工程を示す断面図であり、（ａ）はゲートパターンのレ
ジスト膜工程まで、（ｂ）はゲート電極のパターン加工
工程まで、（ｃ）はＬＤＤ拡散層の形成工程までを示
す。

【図５】図５は図４の続きの工程を示す断面図であり、
（ｄ）はエッチングストッパ膜の形成工程まで、（ｅ）
はサイドウォールマスク用層の形成工程まで、（ｆ）は
サイドウォールマスク層の形成工程までを示す。

【図６】図６は図５の続きの工程を示す断面図であり、
（ｇ）はソース・ドレイン拡散層の形成工程まで、
（ｈ）はサイドウォールマスク層の除去工程まで、
（ｉ）は第１層間絶縁膜の形成工程までを示す。

【図７】図７は図６の続きの工程を示す断面図であり、
（ｊ）はコンタクト開口パターンのレジスト膜の形成工
程まで、（ｋ）はコンタクトホールの開口工程までを示
す。

【図８】図８は図７の続きの工程を示す断面図であり、
（ｌ）は酸化シリコン膜（第２層間絶縁膜）の形成工程
まで、（ｍ）は窒化シリコン膜（第２層間絶縁膜）の形
成工程まで、（ｎ）はコンタクトホール底部の第２層間
絶縁膜の除去工程までを示す。

【図９】図９は第１従来例にかかる半導体装置の等価回
路図である。

【図１０】図１０は第１従来例にかかる半導体装置の平
面図である。

【図１１】図１１は図９中のＡ−Ｂにおける断面図であ
る。

【図１２】図１２は図１１に示す半導体装置の製造工程
を説明するための断面図であり、ソース・ドレイン拡散
層を形成する工程までを示す。

【図１３】図１３は図１１に示す半導体装置の製造工程
を説明するための断面図であり、層間絶縁膜を形成する
工程までを示す。

【図１４】図１４は第１従来例にかかる半導体装置のコ
ンタクトホールの開口方法を説明するための半導体装置
の断面図である。

【図１５】図１５は図１４に示す半導体装置の製造方法
の製造工程を示す断面図であり、（ａ）はゲートパター
ンのレジスト膜工程まで、（ｂ）はゲート電極のパター
ン加工工程まで、（ｃ）はＬＤＤ拡散層の形成工程まで
を示す。

【図１６】図１６は図１５の続きの工程を示す断面図で
あり、（ｄ）は第１エッチングストッパ膜の形成工程ま
で、（ｅ）はサイドウォールマスク用層の形成工程ま
で、（ｆ）はサイドウォールマスク層の形成工程までを
示す。

【図１７】図１７は図１６の続きの工程を示す断面図で
あり、（ｇ）はソース・ドレイン拡散層の形成工程ま
で、（ｈ）はサイドウォールマスク層の除去工程まで、
（ｉ）は第２エッチングストッパ膜の形成工程までを示
す。

【図１８】図１８は図１７の続きの工程を示す断面図で
あり、（ｊ）は層間絶縁膜の形成工程まで、（ｋ）はコ
ンタクト開口パターンのレジスト膜の形成工程までを示
す。

【図１９】図１９は図１８の続きの工程を示す断面図で
あり、（ｌ）は第２エッチングストッパ膜を露出させる
コンタクトホールの開口工程まで、（ｍ）はコンタクト
ホール底部の第２エッチングストッパ膜および第１エッ
チングストッパ膜の除去工程までを示す。

【図２０】図２０は第２従来例にかかる半導体装置の製
造方法の製造工程を示す断面図であり、（ａ）は層間絶
縁膜の形成工程まで、（ｂ）はコンタクトホールの開口
工程までを示す。

【符号の説明】

１０…半導体基板、１１…ＬＤＤ拡散層、１２…ソース
・ドレイン拡散層、１３…ＬＯＣＯＳ素子分離絶縁膜、
２０…ゲート絶縁膜、２１…オフセット絶縁膜、２２…
（第１）エッチングストッパ膜、２３…（第１）層間絶
縁膜、２４，２４ａ…酸化シリコン膜、２５，２５ａ…
窒化シリコン膜、２６…第２エッチングストッパ膜、３
０…下層ゲート電極、３１…上層ゲート電極、３２…ゲ
ート電極、３３…サイドウォールマスク用層、３３ａ…
サイドウォールマスク層、３４ａ…密着層、３４ｂ…配
線層、３４ｃ…バリアメタル層、３４…上層配線、Ｔｒ
１〜６…トランジスタ、ＷＬ…ワード線、ＢＬ，ＢＬ…
ビット線、Ｖｃｃ…電源電圧供給ライン、ＧＮＤ…接
地、ＳＡＣ…自己整合コンタクト、ＳＣ…シェアードコ
ンタクト、Ｄ１，Ｄ２…導電性不純物、Ｒ１，Ｒ２…レ
ジスト膜、ＣＨ…コンタクトホール。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/11 Ｆターム(参考） 4M104 AA01 BB01 CC01 DD04 DD08 DD16 DD17 DD19 DD26 EE12 EE15 EE17 FF13 FF14 FF16 GG09 GG15 GG16 HH14 5F033 NN12 5F048 AB01 BC06 BF16 5F083 BS05 MA03 MA19 PR03 PR10 PR29

Claims

【特許請求の範囲】

【請求項１】半導体基板に導電層を形成する工程と、前記導電層の上層にオフセット絶縁膜を形成する工程
と、前記オフセット絶縁膜をマスクとしてイオン注入を行
い、前記半導体基板中に導電性不純物を低濃度に含有す
る低濃度不純物含有領域を形成する工程と、前記オフセット絶縁膜および前記導電層を被覆してエッ
チングストッパ膜を形成する工程と、前記オフセット絶縁膜および前記導電層の側壁面と対向
させて前記エッチングストッパ膜の上層にサイドウォー
ルマスク層を形成する工程と、前記サイドウォールマスク層をマスクとしてイオン注入
を行い、前記半導体基板中に導電性不純物を高濃度に含
有して前記低濃度不純物含有領に接続する高濃度不純物
含有領域を形成する工程と、前記エッチングストッパ膜に対するエッチング選択比を
有して前記サイドウォールマスク層を除去する工程と、前記エッチングストッパ膜の上層に全面に第１絶縁膜を
形成する工程と、前記高濃度不純物含有領域を露出させるコンタクトホー
ルを前記エッチングストッパ膜および前記第１絶縁膜に
開口する工程と、前記コンタクトホールの内壁面上に第２絶縁膜を形成す
る工程と、前記コンタクトホール内を導電体で埋め込んで前記高濃
度不純物含有領域に接続する埋め込み電極を形成する工
程とを有する半導体装置の製造方法。
【請求項２】前記第２絶縁膜を形成する工程が、前記コンタクトホールの内壁面上および前記露出された
高濃度不純物含有領域上を被覆して前面に絶縁体を堆積
させる工程と、前記コンタクトホールの内壁面上部分を残して、前記高
濃度不純物含有領域を露出させながら、前記絶縁体を除
去する工程とを含む請求項１記載の半導体装置の製造方
法。
【請求項３】前記第２絶縁膜を形成する工程において
は、酸化シリコンと窒化シリコンの積層体により形成す
る請求項１記載の半導体装置の製造方法。
【請求項４】前記第２絶縁膜を形成する工程において
は、酸化シリコンにより形成する請求項１記載の半導体
装置の製造方法。
【請求項５】前記エッチングストッパ膜を形成する工程
の前に、前記導電層の側壁面を酸化する工程をさらに有
し、前記第２絶縁膜を形成する工程においては、窒化シリコ
ンにより形成する請求項１記載の半導体装置の製造方
法。
【請求項６】前記オフセット絶縁膜を形成する工程にお
いては、窒化シリコンにより形成する請求項１記載の半
導体装置の製造方法。
【請求項７】前記サイドウォールマスク層を形成する工
程が、前記エッチングストッパ膜の上層に全面にサイドウォー
ルマスク用層を形成する工程と、前記オフセット絶縁膜および前記第１導電層の側壁面と
対向する部分のサイドウォールマスク用層を残して、前
記サイドウォールマスク用層を全面にエッチバックする
工程とを含む請求項１記載の半導体装置の製造方法。
【請求項８】前記半導体基板に導電層を形成する工程の
前に、前記半導体基板にチャネル形成領域を形成する工
程と、前記半導体基板上にゲート絶縁膜を形成する工程
とをさらに有し、前記半導体基板に導電層を形成する工程が、前記ゲート
絶縁膜上に導電層を形成する工程であり、前記導電層をゲート電極とする電界効果トランジスタを
形成する請求項１記載の半導体装置の製造方法。