CN113078159B - 具有去耦电容的集成电路芯片及其制造方法 - Google Patents

Abstract

本发明提供了一种具有去耦电容的集成电路芯片及其制造方法，基于多晶硅栅极和高k介质层来形成去耦电容，能够将去耦电容集成在标准CMOS工艺中，且相对原有的标准CMOS工艺只增加一个附加掩膜，工艺简单，制造成本低。另外，能通过对高k介质层的选材和厚度进行合理设计，进一步使得形成的去耦电容的电容密度和泄漏性能与MIM电容相似，并使得去耦电容的多晶硅耗尽可控，以满足28nm及以下技术节点的器件的更高性能要求。

Description

具有去耦电容的集成电路芯片及其制造方法

技术领域

本发明涉及集成电路技术领域，特别涉及一种具有去耦电容的集成电路芯片及其制造方法。

背景技术

在具有逻辑电路和存储器的CMOS IC(集成电路)芯片中，由于电源母线电阻、电流开关等电路部件会引起噪声，因此通常需要接入大的去耦电容来连接到电源，将相应的一部分电路与另一部分电路去耦，并使该噪声通过该去耦电容分流，从而抵消该噪声引起的电源电压降，进而避免该噪声影响电路的可靠性或者引起电路故障。

目前对于用于逻辑和存储器应用的CMOS IC芯片所需的去耦电容，通常是基于MOS电容来构建的，而该MOS电容具体是利用芯片上最薄的二氧化硅栅氧化层(即利用与低压MOS晶体管的栅氧化层一道形成的二氧化硅薄膜)形成来形成的，其相对金属-绝缘-金属去耦电容(MIM)而言，具有高电容密度、低漏电流和低成本的特点。但是当集成电路芯片技术进入到28nm或以下技术节点后，二氧化硅栅氧化层过薄且容易被隧穿，进而导致漏电流的发生，由此限制了MOS电容作为去耦电容的使用。

发明内容

本发明的目的在于提供一种具有去耦电容的集成电路芯片及其制造方法，不仅能够将用作去耦电容的MOS电容与CMOS工艺兼容，同时还能避免现有的MOS电容因漏电流问题而不能用于28nm或以下技术节点的集成电路芯片的去耦电容的问题。

为实现上述目的，本发明提供一种具有去耦电容的集成电路芯片的制造方法，其包括以下步骤：

提供具有逻辑区和电容区的半导体衬底，并在所述半导体衬底的表面上沉积介电常数高于二氧化硅的高k介质层；

图案化所述高k介质层，以去除所述逻辑区的高k介质层，并在所述电容区形成至少一个去耦电容的电容介质；

在所述逻辑区的半导体衬底上形成二氧化硅栅氧化层；

在所述二氧化硅栅氧化层和所述高k介质层上沉积多晶硅层，并图形化所述多晶硅层和所述二氧化硅栅氧化层，以在所述逻辑区中形成至少一个多晶硅栅极，并在所述电容区中形成堆叠在所述电容介质上的多晶硅极板；

以所述多晶硅栅极和所述多晶硅极板为掩膜，对所述半导体衬底进行源漏离子注入，以在所述逻辑区中形成相应的逻辑晶体管，并在所述电容区中形成相应的去耦电容，各个所述去耦电容均为具有相应的所述多晶硅极板的MOS电容；

通过金属布线工艺，在所述半导体衬底上形成电源线、地线以及包括导电插塞和金属互连线的金属互连结构，且所述金属互连结构的一部分将至少一个所述逻辑晶体管和至少一个所述多晶硅极板电性连接至所述电源线，另一部分将至少一个所述逻辑晶体管和所述半导体衬底电性连接至所述地线。

可选地，所述半导体衬底中形成有浅沟槽隔离结构，以实现各个所述逻辑晶体管和各个所述去耦电容之间的电性隔离。

可选地，在所述半导体衬底的表面上沉积介电常数高于二氧化硅的高k介质层之前，先在所述半导体衬底的表面上形成二氧化硅界面层。

可选地，去除所述逻辑区的高k介质层，并保留所述电容区中相应的高k介质层时，还去除所述逻辑区的二氧化硅界面层，并保留所述电容区中相应的二氧化硅界面层，以使得最终形成的所述去耦电容的电容介质包括依次层叠的二氧化硅界面层和高k介质层。

可选地，所述高k介质层为单层高k介电材料形成的结构或者多层高k介电材料堆叠而成的复合结构，所述高k介电材料包括氮化硅、氧氮化硅、氧化铪、氧化铪硅、氧化铪铝、氧化铪钽、氧化锆和氧化铝中的至少一种。

可选地，所述逻辑区至少具有工作电压不同的第一区和第二区；在所述逻辑区的半导体衬底上形成二氧化硅栅氧化层的步骤包括：在所述第一区和所述第二区的半导体衬底上形成厚度不同的二氧化硅栅氧化层。

可选地，通过热氧化工艺、原子层沉积工艺、化学气相沉积工艺中的至少一种，在所述逻辑区的半导体衬底上形成二氧化硅栅氧化层。

可选地，提供的所述半导体衬底还具有存储区，所述制造方法还包括在所述存储区形成至少一个存储单元；且在所述金属布线工艺中，所述存储单元与相应的所述逻辑晶体管电性连接。

基于同一发明构思，本发明还提供一种具有去耦电容的集成电路芯片，其采用本发明所述的具有去耦电容的集成电路芯片的制造方法形成，所述集成电路芯片包括：具有逻辑区和电容区的半导体衬底、形成在半导体衬底的逻辑区中的至少一个逻辑晶体管、形成在所述半导体衬底的电容区中的至少一个去耦电容以及电源线、地线和包括导电插塞及金属互连线的金属互连结构，其中，所述金属互连结构的一部分将至少一个所述逻辑晶体管和至少一个去耦电容的所述多晶硅极板电性连接至所述电源线，另一部分将至少一个所述逻辑晶体管和所述半导体衬底电性连接至所述地线。

可选地，所述半导体衬底还具有存储区，在所述半导体衬底的存储区中形成有具有至少一个存储单元的存储器，所述金属互连结构的又一部分将所述存储单元与至少一个所述逻辑晶体管电性连接。

与现有技术相比，本发明的技术方案至少具有以下有益效果之一：

1、本发明中至少采用高k介质层作为MOS电容(即去耦电容)的电容介质，且当本发明的MOS电容(即去耦电容)与现有技术中MOS电容的电容介质层具有相同厚度时，能够利用高k介电材料本身不同于二氧化硅的特性，降低漏电流，提高电容密度，由此，本发明的MOS电容能够用作28nm或以下技术节点的集成电路芯片的去耦电容。

2、本发明中由于需要采用高k介质层用于作MOS电容的电容介质，因此与现有的CMOS工艺中的直接用二氧化硅栅氧化层作MOS电容的电容介质的方案相比，仅仅多一张用于图案化高k介质层的附件掩膜，因此能与原先的CMOS工艺兼容，工艺简单，成本低。

附图说明

图1是本发明一实施例的具有去耦电容的集成电路芯片的制造方法流程图。

图2至图8是本发明一实施例的具有去耦电容的集成电路芯片的制造方法中的器件剖面结构示意图。

图9至图10是本发明另一实施例的具有去耦电容的集成电路芯片的制造方法中的器件剖面结构示意图。

图11至图14是本发明一实施例中形成的去耦电容的剖面结构示例。

具体实施方式

以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图1，本发明一实施例提供一种具有去耦电容的集成电路芯片的制造方法，其包括以下步骤：

S1，提供具有逻辑区和电容区的半导体衬底，并在所述半导体衬底的表面上沉积介电常数高于二氧化硅的高k介质层；

S2，通过光刻和刻蚀工艺图案化所述高k介质层，以去除所述逻辑区的高k介质层，并在所述电容区形成至少一个去耦电容的电容介质；

S3，在所述逻辑区的半导体衬底上形成二氧化硅栅氧化层；

S4，在所述二氧化硅栅氧化层和所述高k介质层上沉积多晶硅层，并图形化所述多晶硅层和所述二氧化硅栅氧化层，以在所述逻辑区中形成至少一个多晶硅栅极，并在所述电容区中形成堆叠在所述电容介质上的至少一个去耦电容的多晶硅极板；

S5，以所述多晶硅栅极和所述多晶硅极板为掩膜，对所述半导体衬底进行源漏离子注入，以在所述逻辑区中形成相应的逻辑晶体管，并在所述电容区中形成相应的去耦电容，各个所述去耦电容均为具有相应的所述多晶硅极板的MOS电容；

S6，通过金属布线工艺，在所述半导体衬底上形成电源线、地线以及包括导电插塞和金属互连线的金属互连结构，且所述金属互连结构的一部分将至少一个所述逻辑晶体管和至少一个所述多晶硅极板电性连接至所述电源线，另一部分将至少一个所述逻辑晶体管和所述半导体衬底电性连接至所述地线。

请参考图2，在步骤S1中，首先，提供半导体衬底100，半导体衬底100可以是本领域技术人员所熟知的用于制作PMOS晶体管和NMOS晶体管的任意合适衬底材料，例如硅、锗、绝缘体上硅、绝缘体上硅锗等，并通过热氧化工艺在半导体衬底100的表面上形成二氧化硅界面层103，二氧化硅界面层103的厚度可以为例如为/>然后，可以先对半导体衬底100的多个区域进行阱离子注入，后在半导体衬底100中制作浅沟槽隔离结构(STI)101，也可以先在半导体衬底100中制作浅沟槽隔离结构(STI)101，后对半导体衬底100的多个区域进行阱离子注入，以定义出逻辑区I、逻辑区I中的各个晶体管区以及电容区II。本实施例中，逻辑区I中定义有工作电压不同的高压晶体管区(HV，即第一区)和低压晶体管区(LV，即第二区)，且高压晶体管区(HV)的半导体衬底100中形成有第一导电类型的深阱102a，第一导电类型的深阱102a中形成有第二导电类型的高压阱102b，低压晶体管区(LV)的半导体衬底100中形成有低压阱102c，电容区II的半导体衬底100中形成有低压阱102d，其中低压阱102c和低压阱102d可以采用同一道阱离子注入工艺形成，且注入深度小于高压阱102b。作为一种示例，当需要在高压晶体管区(HV)中制作高压NMOS晶体管、在低压晶体管区(LV)制作低压NMOS晶体管、在电容区II中制作N型MOS电容(即去耦电容)时，该第一导电类型的深阱102a为深N阱(DNW)，第二导电类型的高压阱102b为高压P阱(HV-PW)，低压阱102c为低压N阱(LV-NW)，低压阱102d可以是低压N阱(LV-NW)或低压P阱(LV-PW)。浅沟槽隔离结构(STI)101可以实现最终形成的各个所述逻辑晶体管和各个所述去耦电容之间的电性隔离。之后，在所述浅沟槽隔离结构(STI)101和二氧化硅界面层103的表面上沉积介电常数k高于二氧化硅的高k介质层104，例如介电常数k大于3.9或不低于7。其中，所述高k介质层104可以为单层高k介电材料形成的结构，也可以为多层高k介电材料堆叠而成的复合结构，所述高k介电材料的选材需要根据所需的MOS电容的漏电流性能要求和电容密度要求来确定，其可以包括氮化硅(SiN)、氧氮化硅(SiON)、氧化铪(HfO)、氧化铪硅(HfSiO)、氧化铪铝(HfAlO)、氧化铪钽(HfTaO)、氧化锆(ZrO)和氧化铝(Al₂O₃)中的至少一种。作为一种示例，高k介质层104为Al₂O3层、HfO层、Al₂O₃层依次堆叠的复合结构或者为Al₂O3层、ZrO层、Al₂O₃层依次堆叠的复合结构。

需要说明的是，上述示例中，二氧化硅界面层103是在阱离子注入和STI形成之前形成在半导体衬底100上的，本发明的技术方案并不仅仅限定于此，在本发明的其他一实施例中，可以在阱离子注入和STI形成之前，先通过热氧化工艺在半导体衬底100上形成垫氧化层(未图示)，在阱离子注入和STI形成之后去除该垫氧化层，并重新通过热氧化工艺在半导体衬底100和STI 101的表面上形成二氧化硅界面层103，以避免阱离子注入工艺对后续用作电容介质的二氧化硅界面层103的性能影响。在本发明的其他另一实施例中，可以在阱离子注入和STI形成之前，先通过热氧化工艺在半导体衬底100上形成垫氧化层(未图示)，在阱离子注入和STI形成之后去除该垫氧化层，并省略二氧化硅界面层103的形成，直接在半导体衬底100和STI 101的表面上沉积高k介质层104。

请参考图2，在步骤S2中，首先，通过光刻胶涂覆、曝光、显影等一系列光刻工艺，形成图案化光刻胶层，以定义出电容区II中用于构成MOS电容(即去耦电容)的电容介质的区域；然后，以所述图案化光刻胶层为掩膜，通过干法刻蚀工艺或者湿法刻蚀工艺对高k介质层104进行刻蚀，以去除所述逻辑区I中的高k介质层104，并图案化所述电容区II中相应的高k介质层104，刻蚀停止在半导体衬底100的表面(即电容区II的低压阱102d的表面)，从而在电容区II中形成至少一个去耦电容的电容介质。本实施例中，每个去耦电容的电容介质包括高k介质层104及其下方的二氧化硅界面层103，每个去耦电容的下极板为半导体衬底100(即电容区II的低压阱102d)。

请参考图4，在步骤S3中，通过热氧化工艺、原子层沉积工艺、化学气相沉积工艺中的至少一种，在所述逻辑区I的半导体衬底100上形成二氧化硅栅氧化层。本实施例中，由于低压晶体管和高压晶体管所需的二氧化硅栅氧化层的厚度不同，因此需要分多步来形成低压晶体管和高压晶体管所需的二氧化硅栅氧化层。作为一种示例，首先，通过热氧化工艺、原子层沉积工艺或者化学气相沉积工艺，在半导体衬底100的表面上形成二氧化硅层105；然后，通过光刻结合刻蚀的方法，去除低压晶体管区LV和电容区II的半导体衬底100表面上的二氧化硅层105，并保留高压晶体管区HV的半导体衬底100表面上的二氧化硅层105；接着，再通过热氧化工艺、原子层沉积工艺或者化学气相沉积工艺，在半导体衬底100和二氧化硅层105的表面上形成二氧化硅层106，二氧化硅层106的厚度满足低压晶体管的栅氧化层的厚度需要。由此，在高压晶体管区HV中，二氧化硅层105和二氧化硅层106堆叠而成的氧化层结构用作高压MOS晶体管所需的较厚的二氧化硅栅氧化层，低压晶体管区LV中，二氧化硅层106用作低压MOS晶体管所需的较薄的二氧化硅栅氧化层。

请参考图4和图5，在步骤S4中，首先，通过化学气相沉积工艺，在二氧化硅层106和所述高k介质层104上沉积多晶硅层107，并通过化学机械抛光工艺对多晶硅层107进行顶面平坦化；之后，通过光刻结合刻蚀的工艺，来图形化所述多晶硅层107、二氧化硅层106和二氧化硅层105，刻蚀停止在半导体衬底100的表面(即停止在各个阱的表面)，在所述逻辑区I中剩余的多晶硅层107，相互分立，分别用作高压晶体管区HV中的多晶硅栅极和低压晶体管区LV中的多晶硅栅极，所述电容区II中剩余的多晶硅层107相互分立，作为堆叠在所述高k介质层104上的多晶硅极板，即用作去耦电容的上极板。

请参考图5和图6，在步骤S5中，首先，通过侧墙工艺(包括介质层沉积和刻蚀)，在各个多晶硅栅极和多晶硅极板的侧壁上形成第一侧墙108a，第一侧墙108a的材质可以是二氧化硅。然后，以第一侧墙108a和各个多晶硅栅极和多晶硅极板为掩膜，对所述半导体衬底100进行轻掺杂漏区离子注入(LDD)，以在各个多晶硅栅极和多晶硅极板周围的阱中形成轻掺杂(LDD)区109，该步骤可以采用多步先光刻掩膜后LDD注入的工艺来实现，使得逻辑区I中的高压晶体管区HV和低压晶体管区LV以及电容区II中形成的轻掺杂(LDD)区109的深度、浓度不完全相同。之后，再采用侧墙工艺，在第一侧墙108a的外侧上依次形成第二侧墙108b和第三侧墙108c，其中第二侧墙108b的材质可以是氮化硅，第三侧墙108c的材质可以是氧化硅，第三侧墙108c、第二侧墙108b、第一侧墙108a共同作为栅极侧墙108。接着，沉积第一介质层110，并对第一介质层110光刻和刻蚀，以定义出逻辑区I和电容区II中待形成源极和漏极的区域，本实施例中，低压晶体管区LV和电容区II中的第一介质层110被全部去除，高压晶体管区HV中的第一介质层110具有形成在第三侧墙108c外侧的开口110a，开口110a用于定义高压晶体管的源极和漏极的形成区域。之后，以第一介质层110、第三侧墙108c、第二侧墙108b、第一侧墙108a和各个多晶硅栅极和多晶硅极板为掩膜，对所述半导体衬底100进行源漏离子注入，以在各个多晶硅栅极和多晶硅极板周围的阱中形成源漏区111，其中位于多晶硅栅极一侧的源漏区111作为源极S，另一侧的源漏区111作为漏极D。由此，在所述逻辑区I的高压晶体管区HV中形成高压晶体管(即高压逻辑晶体管)，在低压晶体管区LV中形成低压晶体管(即低压逻辑晶体管)，在所述电容区II中形成相应的去耦电容，各个所述去耦电容均为MOS电容，其包括依次堆叠的半导体衬底100、二氧化硅界面层103、高k介质层104以及多晶硅层107。

请参考图7和图8，在步骤S6中，可以先通过第二介质层112沉积、光刻和刻蚀，来定义出源极S、漏极D、多晶硅栅极和多晶硅极板用于外接的区域；然后通过金属硅化工艺，在第二介质层112暴露出的极S、漏极D、多晶硅栅极和多晶硅极板上形成金属硅化物113；之后，通过金属布线工艺(包括层间介质层沉积、接触孔刻蚀、接触孔填充、金属互连工艺等)，在所述半导体衬底100上形成电源线VDD、地线VSS和具有至少一层导电插塞(图中未标记)及至少一层金属互连线(未图示，可参考图10的Metal所示)的金属互连结构，且所述金属互连结构的一部分将至少一个所述逻辑晶体管和至少一个去耦电容的所述多晶硅极板电性连接至所述电源线VDD，所述金属互连结构的另一部分将至少一个所述逻辑晶体管和所述半导体衬底100电性连接至所述地线VSS。本实施例中，所述金属互连结构的一部分通过相应的金属硅化物将一个高压晶体管的漏极D和一个去耦电容的多晶硅极板(即多晶硅层107)电性连接至电源线VDD，所述金属互连结构的另一部分通过相应的金属硅化物将一个低压晶体管的源极S和一个去耦电容的源极S电性连接至地线VSS。

在本发明的其他实施例中，可以根据需要，设计和制作相应的金属互连结构，来使得多个去耦电容串联或者并联，设计多个逻辑晶体管串联或者并联，本发明的技术方案对这些电性连接关系并不做具体限制。

此外，上述实施例中，逻辑区I中具有高压晶体管区和低压晶体管区，且每个晶体管区仅仅示出了一个晶体管的形成区域，但是本发明的技术方案并不仅仅限定于此，每个晶体管区中可以具有多个晶体管的形成区域，且每个晶体管区中形成的晶体管可以是同类型，也可以是不同类型，例如可以均为NMOS晶体管或PMOS晶体管，也可以同时具有NMOS晶体管和PMOS晶体管，可以有LDMOS晶体管、鳍式晶体管，也可以有普通的平面MOS晶体管等等。逻辑区I中的高压晶体管区和低压晶体管区可以被替换为其他工作电压不同的第一区和第二区，例如标压晶体管区和低压晶体管区，逻辑区I中还可以具有三个甚至更多的工作电压不同的晶体管区。

请参考图9和图10，在本发明的其他实施例中，步骤S1中提供的半导体衬底100可以具有其他器件区，例如存储区、电阻区等等。当步骤S1中提供的半导体衬底100具有存储区III时，本发明的集成电路芯片的制造方法还包括在所述存储区III形成至少一个存储单元；且在步骤S6中的金属布线工艺中，形成相应的金属互连结构(包括接至少一层导电插塞和至少一层金属互连线Metal)，以将相应的所述存储单元与所述逻辑晶体管电性连接。

其中，所述存储区形成的存储单元可以是SRAM存储单元、DRAM存储单元、FLASH存储元等等。作为一种示例，在所述存储区形成存储单元的控制栅或者字线等多晶硅材质的电学结构时，可以一道形成逻辑区I中的多晶硅栅极以及电容区II的去耦电容的多晶硅极板。作为另一种示例，先在所述存储区形成存储单元，再在逻辑区和电容区一道制作逻辑晶体管和去耦电容。

请参考图9和图10，作为一种示例，所述存储区形成的存储单元为SRAM存储单元，其包括用于存储数据的存储控制晶体管和用于选择存储数据的存储选择晶体管。存储控制晶体管的栅介质层114为氧化硅-氮化硅-氧化硅堆叠膜层，存储选择晶体管的栅氧化层与低压晶体管的栅氧化层为同一层薄膜。这种情况下，集成电路芯片的制造方法仍旧包括上述的步骤S1～S6，区别在于：在步骤S1中，在形成低压晶体管区LV的低压阱LV-NW的同时，还在存储区III中形成低压阱cell-NW，以及在形成浅沟槽隔离结构STI时，也在存储区III中形成相应的STI，以定义出存储控制晶体管区III-1和存储选择晶体管III-2；在步骤S2中，在去除逻辑区I的高k介质层104的同时，还去除存储区III上的高k介质层104；在步骤S3中，在所述逻辑区I上形成各个逻辑晶体管所需的二氧化硅栅氧化层之前或之后，通过膜层沉积、光刻和刻蚀，在所述存储控制晶体管区III-1的半导体衬底100上形成图形化的氧化硅-氮化硅-氧化硅堆叠膜层，以作为存储控制晶体管区III-1中所需的栅介质层(即存储介质)114，在形成二氧化硅层106时，二氧化硅层106还覆盖在存储区III上；在步骤S4中，沉积的多晶硅层107还覆盖在存储区III上，图形化所述多晶硅层107和二氧化硅层106，以在所述逻辑区I中形成至少一个多晶硅栅极，并在所述电容区II中形成堆叠在所述电容介质上的至少一个多晶硅极板的同时，还在存储区III中形成位于存储控制晶体管区III-1的栅介质层上的多晶硅控制栅，以及位于存储选择晶体管区III-2的二氧化硅层106(即栅氧化层)上的多晶硅栅极；在步骤S5中，还对存储区III进行源漏离子注入，以形成存储选择晶体管和存储控制晶体管；在步骤S6中，形成相应的金属互连结构(包括接至少一层导电插塞和至少一层金属互连线Metal)中的一部分，能将存储选择晶体管和存储控制晶体管电性连接，且将存储选择晶体管与相应的所述逻辑晶体管电性连接，例如将存储控制晶体管的漏极D和存储选择晶体管的源极S电性连接，将存储选择晶体管的漏极D与高压晶体管的源极S电性。

应当注意的是，当半导体衬底具有存储区III、逻辑区I和电容区II时，本发明的技术方案中，逻辑区I中的工艺为本领域技术人员所熟知的标准CMOS工艺，存储区III的工艺可以是本领域技术人员所熟知的与逻辑区I中的标准CMOS工艺兼容的制造工艺，也可以是本领域技术人员所熟知的其他存储器的制造工艺。与现有技术相比，本发明的技术方案仅仅多用了一张用于图形化高k介质层的附加掩膜，即相对增加了一道高k介质层沉积、光刻和刻蚀的工艺，其余工艺均可以本领域技术人员所熟知的现有工艺来完成。

此外，需要说明的是，本发明的集成电路芯片的制造方法中，所形成的去耦电容的类型可以有四种：(1)具有N型掺杂多晶硅极板、N型掺杂源极、N型掺杂漏极以及P型掺杂沟道的耗尽型NMOS电容，如图11所示；(2)具有N型掺杂多晶硅极板、N型掺杂源极、N型掺杂漏极以及N型掺杂沟道的累积型NMOS电容，如图12所示；(3)具有P型掺杂多晶硅极板、P型掺杂源极、P型掺杂漏极以及N型掺杂沟道的耗尽型PMOS电容，如图13所示；(4)具有P型掺杂多晶硅极板、P型掺杂源极、P型掺杂漏极以及P型掺杂沟道的累积型PMOS电容，如图14所示。其中，由于耗尽型PMOS电容比较容易产生严重的多晶硅耗尽，增加有效介质厚度，导致较低电容值，因此在高性能的集成电路芯片中，优选采用耗尽型NMOS电容、累积型NMOS电容和累积型PMOS电容三种形式中的任意一种。

本发明的集成电路芯片的制造方法中形成的去耦电容，在与现有技术中MOS电容的电容介质层(即二氧化硅栅氧化层)具有相同厚度时，漏电流较小，电容密度较大，能够用作28nm或以下技术节点的集成电路芯片所需的去耦电容。

基于同一发明构思，请参考图8，本发明一实施例还提供一种具有去耦电容的集成电路芯片，其采用本发明所述的具有去耦电容的集成电路芯片的制造方法形成。所述集成电路芯片包括：具有逻辑区I和电容区II的半导体衬底100、形成在半导体衬底100的逻辑区I中的至少一个逻辑晶体管、形成在所述半导体衬底100的电容区II中的至少一个去耦电容以及电源线VDD、地线VSS和包括至少一层导电插塞及至少一层金属互连线的金属互连结构(未图示)，其中，所述金属互连结构的一部分将至少一个所述逻辑晶体管和至少一个去耦电容的多晶硅极板电性连接至所述电源线VDD，另一部分将至少一个所述逻辑晶体管和所述半导体衬底100电性连接至所述地线VSS。

可选地，请参考图10，所述半导体衬底100还具有存储区III，在所述半导体衬底100的存储区III中形成有具有至少一个存储单元的存储器，所述金属互连结构的又一部分将所述存储器与至少一个所述逻辑晶体管电性连接。

需要说明的是，集成电路芯片的逻辑区I、电容区II和存储区III中的具体器件结构以及膜层选材等等，在此不再赘述，可以参考上文中对集成电路芯片的制造方法中的描述。

综上所述，本发明的具有去耦电容的集成电路芯片及其制造方法，基于多晶硅栅极和高k介质层来形成去耦电容，能够将去耦电容集成在标准CMOS工艺中，且相对原有的标准CMOS工艺只增加一个附加掩膜，工艺简单，制造成本低。另外，能够通过对高k介质层的选材和厚度进行合理设计，进一步使得形成的去耦电容的电容密度和泄漏性能与MIM电容相似，并使得去耦电容的多晶硅耗尽可控，以满足28nm及以下技术节点的器件的更高性能要求。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。

Claims (9)

1.一种具有去耦电容的集成电路芯片的制造方法，其特征在于，包括：

提供具有逻辑区和电容区的半导体衬底，所述逻辑区具有第一区和工作电压低于所述第一区的第二区，所述第一区的半导体衬底中形成有高压阱，所述第二区和所述电容区的半导体衬底中均形成有低压阱，且所述第二区和所述电容区的低压阱采用同一道阱离子注入工艺形成，且注入深度小于所述高压阱；

在所述半导体衬底的表面上沉积介电常数高于二氧化硅的高k介质层；

通过光刻和刻蚀工艺图案化所述高k介质层，以去除所述逻辑区的高k介质层，并在所述电容区的低压阱上形成至少一个去耦电容的电容介质；

在所述第一区和所述第二区的半导体衬底上分别形成二氧化硅栅氧化层，且所述第二区上的二氧化硅栅氧化层的厚度低于所述第一区上的二氧化硅栅氧化层；

在所述二氧化硅栅氧化层和所述高k介质层上沉积多晶硅层，并图形化所述多晶硅层和所述二氧化硅栅氧化层，以在所述第一区和所述第二区中分别形成至少一个多晶硅栅极，并在所述电容区中形成堆叠在所述电容介质上的多晶硅极板；

以所述多晶硅栅极和所述多晶硅极板为掩膜，对所述半导体衬底进行源漏离子注入，以在所述逻辑区中形成相应的逻辑晶体管，并在所述电容区中形成相应的去耦电容，各个所述去耦电容均为具有相应的所述多晶硅极板的MOS电容；

通过金属布线工艺，在所述半导体衬底上形成电源线、地线以及包括导电插塞和金属互连线的金属互连结构，且所述金属互连结构的一部分将至少一个所述逻辑晶体管和至少一个所述多晶硅极板电性连接至所述电源线，另一部分将至少一个所述逻辑晶体管和所述半导体衬底电性连接至所述地线。

2.如权利要求1所述的制造方法，其特征在于，所述半导体衬底中形成有浅沟槽隔离结构，以实现各个所述逻辑晶体管和各个所述去耦电容之间的电性隔离。

3.如权利要求1所述的制造方法，其特征在于，在所述半导体衬底的表面上沉积介电常数高于二氧化硅的高k介质层之前，先在所述半导体衬底的表面上形成二氧化硅界面层。

4.如权利要求3所述的制造方法，其特征在于，去除所述逻辑区的高k介质层，并保留所述电容区中相应的高k介质层时，还去除所述逻辑区的二氧化硅界面层，并保留所述电容区中相应的二氧化硅界面层，以使得最终形成的所述去耦电容的电容介质包括依次层叠的二氧化硅界面层和高k介质层。

5.如权利要求1所述的制造方法，其特征在于，所述高k介质层为单层高k介电材料形成的结构或者多层高k介电材料堆叠而成的复合结构，所述高k介电材料包括氮化硅、氧氮化硅、氧化铪、氧化铪硅、氧化铪铝、氧化铪钽、氧化锆和氧化铝中的至少一种。

6.如权利要求1所述的制造方法，其特征在于，通过热氧化工艺、原子层沉积工艺、化学气相沉积工艺中的至少一种，在所述逻辑区的半导体衬底上形成二氧化硅栅氧化层。

7.如权利要求1所述的制造方法，其特征在于，提供的所述半导体衬底还具有存储区，所述制造方法还包括在所述存储区形成至少一个存储单元；且在所述金属布线工艺中，所述金属互连结构的又一部分将所述存储单元与相应的所述逻辑晶体管电性连接。

8.一种具有去耦电容的集成电路芯片，其特征在于，采用权利要求1-7中任一项所述的具有去耦电容的集成电路芯片的制造方法形成，所述集成电路芯片包括：具有逻辑区和电容区的半导体衬底、形成在半导体衬底的逻辑区中的至少一个逻辑晶体管、形成在所述半导体衬底的电容区中的至少一个去耦电容以及电源线、地线和包括导电插塞及金属互连线的金属互连结构，其中，所述金属互连结构的一部分将至少一个所述逻辑晶体管和至少一个去耦电容的所述多晶硅极板电性连接至所述电源线，另一部分将至少一个所述逻辑晶体管和所述半导体衬底电性连接至所述地线。

9.如权利要求8所述的集成电路芯片，其特征在于，所述半导体衬底还具有存储区，在所述半导体衬底的存储区中形成有具有至少一个存储单元的存储器，所述金属互连结构的又一部分将所述存储单元与至少一个所述逻辑晶体管电性连接。