JP2002217383A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法および半導体集積回路装置Info
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 ＳＡＣ技術により形成されるコンタクトホー
ルの底部における半導体基板のエッチングによる削れ量
を低減する。 【解決手段】 絶縁膜１１に対して酸化シリコン膜２
１、２２、２３のエッチング選択比が大きくなる条件で
酸化シリコン膜２１、２２、２３をドライエッチングし
た後、酸化シリコン膜２１、２２、２３に対して絶縁膜
１１のエッチング選択比が大きくなる条件に変えて絶縁
膜１１を所定量エッチングする。
ルの底部における半導体基板のエッチングによる削れ量
を低減する。 【解決手段】 絶縁膜１１に対して酸化シリコン膜２
１、２２、２３のエッチング選択比が大きくなる条件で
酸化シリコン膜２１、２２、２３をドライエッチングし
た後、酸化シリコン膜２１、２２、２３に対して絶縁膜
１１のエッチング選択比が大きくなる条件に変えて絶縁
膜１１を所定量エッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置に関し、特に、
ＤＲＡＭ（Dynamic Random Access Memory）を有する半
導体集積回路装置の製造に適用して有効な技術に関する
ものである。
置の製造方法および半導体集積回路装置に関し、特に、
ＤＲＡＭ（Dynamic Random Access Memory）を有する半
導体集積回路装置の製造に適用して有効な技術に関する
ものである。
【０００２】
【従来の技術】６４メガビット（Mbit）や２５６メガビ
ットといった最近の大容量ＤＲＡＭにおいては、微細化
されたメモリセル選択用ＭＩＳＦＥＴのゲート電極のス
ペースにビット線や情報蓄積用容量素子と半導体基板と
を接続するためのコンタクトホールを形成する際に、ゲ
ート電極の上部と側壁とを窒化シリコン膜で覆い、ゲー
ト電極間を含むその窒化シリコン膜上にゲート電極間を
埋め込む酸化シリコン膜を形成した後、酸化シリコン膜
と窒化シリコン膜とのエッチングレート差を利用してコ
ンタクトホールを形成する。その際に、酸化シリコン膜
と窒化シリコン膜とのエッチングレート差を利用してコ
ンタクトホールをゲート電極のスペースに対して自己整
合的に開孔するセルフアライン・コンタクト（Self Ali
gn Contact；ＳＡＣ）技術を採用している。
ットといった最近の大容量ＤＲＡＭにおいては、微細化
されたメモリセル選択用ＭＩＳＦＥＴのゲート電極のス
ペースにビット線や情報蓄積用容量素子と半導体基板と
を接続するためのコンタクトホールを形成する際に、ゲ
ート電極の上部と側壁とを窒化シリコン膜で覆い、ゲー
ト電極間を含むその窒化シリコン膜上にゲート電極間を
埋め込む酸化シリコン膜を形成した後、酸化シリコン膜
と窒化シリコン膜とのエッチングレート差を利用してコ
ンタクトホールを形成する。その際に、酸化シリコン膜
と窒化シリコン膜とのエッチングレート差を利用してコ
ンタクトホールをゲート電極のスペースに対して自己整
合的に開孔するセルフアライン・コンタクト（Self Ali
gn Contact；ＳＡＣ）技術を採用している。
【０００３】上記したＳＡＣ技術については、たとえば
特開平１１−１３５７８１号公報および特開平１１−６
８０６４号公報に記載がある。特開平１１−１３５７８
１号公報においては、ＳＡＣ技術によりコンタクトホー
ルを開孔した後、コンタクトホール内に形成された自然
酸化膜を除去するためのウエットエッチングの際に、層
間絶縁膜を保護するための側壁絶縁膜を形成する技術に
ついて開示されている。また、特開平１１−６８０６４
号公報においては、ＳＡＣ技術によりコンタクトホール
を形成する際のエッチングストッパとして多結晶シリコ
ン膜を用い、コンタクトホール開孔後にその多結晶シリ
コン膜を介してリークが発生することを防ぐために、コ
ンタクトホールの内壁に酸化シリコン膜からなるサイド
ウォールを形成する技術について開示されている。
特開平１１−１３５７８１号公報および特開平１１−６
８０６４号公報に記載がある。特開平１１−１３５７８
１号公報においては、ＳＡＣ技術によりコンタクトホー
ルを開孔した後、コンタクトホール内に形成された自然
酸化膜を除去するためのウエットエッチングの際に、層
間絶縁膜を保護するための側壁絶縁膜を形成する技術に
ついて開示されている。また、特開平１１−６８０６４
号公報においては、ＳＡＣ技術によりコンタクトホール
を形成する際のエッチングストッパとして多結晶シリコ
ン膜を用い、コンタクトホール開孔後にその多結晶シリ
コン膜を介してリークが発生することを防ぐために、コ
ンタクトホールの内壁に酸化シリコン膜からなるサイド
ウォールを形成する技術について開示されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
たセルフアライン・コンタクト（ＳＡＣ）技術において
は以下のような問題があることを本発明者らは見出し
た。
たセルフアライン・コンタクト（ＳＡＣ）技術において
は以下のような問題があることを本発明者らは見出し
た。
【０００５】すなわち、ゲート電極のスペースのアスペ
クト比（スペース高さとスペース幅との比）が大きくな
るに従い、このスペースを埋め込む酸化シリコン膜に空
隙が発生しやすくなる。また、そのスペースを有機ＳＯ
Ｇ膜や無機ＳＯＧ膜などの塗布膜、または誘電率が３以
下の低誘電率絶縁膜で埋め込んだ場合には、埋め込み直
後は空隙が発生しにくいが、これらの膜はウエットエッ
チングされやすいために、コンタクトホール形成後の洗
浄工程により空隙が発生する場合がある。
クト比（スペース高さとスペース幅との比）が大きくな
るに従い、このスペースを埋め込む酸化シリコン膜に空
隙が発生しやすくなる。また、そのスペースを有機ＳＯ
Ｇ膜や無機ＳＯＧ膜などの塗布膜、または誘電率が３以
下の低誘電率絶縁膜で埋め込んだ場合には、埋め込み直
後は空隙が発生しにくいが、これらの膜はウエットエッ
チングされやすいために、コンタクトホール形成後の洗
浄工程により空隙が発生する場合がある。
【０００６】上記したような空隙が発生した場合、コン
タクトホール形成後に、そのコンタクトホールを多結晶
シリコン膜などの導電性膜で埋め込むと、空隙を通じて
隣接するコンタクトホール間が導電性膜により短絡して
しまう問題が発生する。
タクトホール形成後に、そのコンタクトホールを多結晶
シリコン膜などの導電性膜で埋め込むと、空隙を通じて
隣接するコンタクトホール間が導電性膜により短絡して
しまう問題が発生する。
【０００７】このような不具合を避ける一つの対策とし
て、コンタクトホール形成後に、コンタクトホールの側
壁に窒化シリコン膜や酸化シリコン膜からなる側壁保護
膜を成膜することにより、上記した空隙の開口部を塞い
だり、空隙の発生を未然に防ぐ技術の採用が考えられ
る。この場合、その側壁保護膜は、コンタクトホール底
部にも成膜されるので、コンタクトホール底部に成膜さ
れた側壁保護膜はエッチバック法などを用いて除去し、
コンタクトホール底部に半導体基板を露出させることに
なる。
て、コンタクトホール形成後に、コンタクトホールの側
壁に窒化シリコン膜や酸化シリコン膜からなる側壁保護
膜を成膜することにより、上記した空隙の開口部を塞い
だり、空隙の発生を未然に防ぐ技術の採用が考えられ
る。この場合、その側壁保護膜は、コンタクトホール底
部にも成膜されるので、コンタクトホール底部に成膜さ
れた側壁保護膜はエッチバック法などを用いて除去し、
コンタクトホール底部に半導体基板を露出させることに
なる。
【０００８】ところが、コンタクトホールの側壁を側壁
絶縁膜にて被膜する上記の技術を採用した場合には、コ
ンタクトホール底部の側壁保護膜を除去するためのエッ
チング工程が増えることから、コンタクトホール底部に
おいて半導体基板の削れ量が増加してしまう問題があ
る。また、コンタクトホール底部において半導体基板の
削れ量が増加することにより、拡散層の浅接合に対応で
きない問題がある。また、上記エッチングによる半導体
基板の削れやダメージ混入により、コンタクトホール底
部におけるコンタクト抵抗が増加するという問題が発生
する。
絶縁膜にて被膜する上記の技術を採用した場合には、コ
ンタクトホール底部の側壁保護膜を除去するためのエッ
チング工程が増えることから、コンタクトホール底部に
おいて半導体基板の削れ量が増加してしまう問題があ
る。また、コンタクトホール底部において半導体基板の
削れ量が増加することにより、拡散層の浅接合に対応で
きない問題がある。また、上記エッチングによる半導体
基板の削れやダメージ混入により、コンタクトホール底
部におけるコンタクト抵抗が増加するという問題が発生
する。
【０００９】また、上記した側壁保護膜は、コンタクト
ホール底の角部でカバレッジが低下するため、コンタク
トホール側壁の下部において膜厚が薄くなり、側壁保護
が十分に達成されないことから、その部分から層間絶縁
膜のエッチングが進み、隣接するコンタクトホール間が
コンタクトホールを埋め込む導電性膜により短絡してし
まう問題が発生する。
ホール底の角部でカバレッジが低下するため、コンタク
トホール側壁の下部において膜厚が薄くなり、側壁保護
が十分に達成されないことから、その部分から層間絶縁
膜のエッチングが進み、隣接するコンタクトホール間が
コンタクトホールを埋め込む導電性膜により短絡してし
まう問題が発生する。
【００１０】本発明の目的は、ＳＡＣ技術により形成さ
れる開孔部を有する半導体集積回路装置において、開孔
部底部における半導体基板のエッチングによる削れ量を
低減することのできる技術を提供することにある。
れる開孔部を有する半導体集積回路装置において、開孔
部底部における半導体基板のエッチングによる削れ量を
低減することのできる技術を提供することにある。
【００１１】また、本発明の他の目的は、ＳＡＣ技術に
より形成される開孔部を有する半導体集積回路装置にお
いて、開孔部を埋め込む導電性膜により隣接する開孔部
間が短絡することを防ぐことのできる技術を提供するこ
とにある。
より形成される開孔部を有する半導体集積回路装置にお
いて、開孔部を埋め込む導電性膜により隣接する開孔部
間が短絡することを防ぐことのできる技術を提供するこ
とにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】すなわち、本発明は、半導体基板上に第１
導電性膜を形成した後、前記第１導電性膜上に第１絶縁
膜を形成する工程と、前記第１導電性膜および前記第１
絶縁膜をエッチングすることにより、複数のゲート電極
および前記ゲート電極の上部を覆うキャップ絶縁膜を形
成する工程と、前記キャップ絶縁膜の側壁および上部を
含む前記半導体基板上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第４絶縁膜を形成する工程と、前記
第４絶縁膜をエッチングすることにより、第１開孔部を
形成する工程と、前記第１開孔部を形成した工程の後に
前記第１開孔部の底部に露出した前記第３絶縁膜を所定
量エッチングする工程と、前記第４絶縁膜上と前記第１
開孔部の側壁および底部に、前記複数のゲート電極間が
埋まりきらない膜厚の第５絶縁膜を形成する工程と、前
記第５絶縁膜に異方性エッチングを施すことにより、第
２開孔部を形成する工程とを含み、前記第４絶縁膜をエ
ッチングする工程および前記第３絶縁膜をエッチングす
る工程においては、それぞれエッチング条件が異なるも
のである。
導電性膜を形成した後、前記第１導電性膜上に第１絶縁
膜を形成する工程と、前記第１導電性膜および前記第１
絶縁膜をエッチングすることにより、複数のゲート電極
および前記ゲート電極の上部を覆うキャップ絶縁膜を形
成する工程と、前記キャップ絶縁膜の側壁および上部を
含む前記半導体基板上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上に第４絶縁膜を形成する工程と、前記
第４絶縁膜をエッチングすることにより、第１開孔部を
形成する工程と、前記第１開孔部を形成した工程の後に
前記第１開孔部の底部に露出した前記第３絶縁膜を所定
量エッチングする工程と、前記第４絶縁膜上と前記第１
開孔部の側壁および底部に、前記複数のゲート電極間が
埋まりきらない膜厚の第５絶縁膜を形成する工程と、前
記第５絶縁膜に異方性エッチングを施すことにより、第
２開孔部を形成する工程とを含み、前記第４絶縁膜をエ
ッチングする工程および前記第３絶縁膜をエッチングす
る工程においては、それぞれエッチング条件が異なるも
のである。
【００１５】また、本発明は、半導体基板上に第１導電
性膜を形成した後、前記第１導電性膜上に第１絶縁膜を
形成する工程と、前記第１導電性膜および前記第１絶縁
膜をエッチングすることにより、複数のゲート電極およ
び前記ゲート電極の上部を覆うキャップ絶縁膜を形成す
る工程と、前記複数のゲート電極の側壁および前記複数
のゲート電極間の前記半導体基板の表面を酸化すること
により、第２絶縁膜を形成する工程と、前記第２絶縁膜
の上部と前記キャップ絶縁膜の側壁および上部とを含む
前記半導体基板上に第３絶縁膜を形成する工程と、前記
第３絶縁膜上に第４絶縁膜を形成する工程と、前記第４
絶縁膜をエッチングすることにより、第１開孔部を形成
する工程と、前記第１開孔部を形成した工程の後に前記
第２絶縁膜をエッチングストッパとして前記第１開孔部
の底部に露出した前記第３絶縁膜をエッチングする工程
と、前記第４絶縁膜上と前記第１開孔部の側壁および底
部に、前記複数のゲート電極間が埋まりきらない膜厚の
第５絶縁膜を形成する工程と、前記第５絶縁膜に異方性
エッチングを施し、前記第２絶縁膜を露出する工程と、
前記第５絶縁膜から露出した部分の前記第２絶縁膜を除
去することにより、第２開孔部を形成する工程とを含
み、前記第４絶縁膜をエッチングする工程および前記第
３絶縁膜をエッチングする工程においては、それぞれエ
ッチング条件が異なるものである。
性膜を形成した後、前記第１導電性膜上に第１絶縁膜を
形成する工程と、前記第１導電性膜および前記第１絶縁
膜をエッチングすることにより、複数のゲート電極およ
び前記ゲート電極の上部を覆うキャップ絶縁膜を形成す
る工程と、前記複数のゲート電極の側壁および前記複数
のゲート電極間の前記半導体基板の表面を酸化すること
により、第２絶縁膜を形成する工程と、前記第２絶縁膜
の上部と前記キャップ絶縁膜の側壁および上部とを含む
前記半導体基板上に第３絶縁膜を形成する工程と、前記
第３絶縁膜上に第４絶縁膜を形成する工程と、前記第４
絶縁膜をエッチングすることにより、第１開孔部を形成
する工程と、前記第１開孔部を形成した工程の後に前記
第２絶縁膜をエッチングストッパとして前記第１開孔部
の底部に露出した前記第３絶縁膜をエッチングする工程
と、前記第４絶縁膜上と前記第１開孔部の側壁および底
部に、前記複数のゲート電極間が埋まりきらない膜厚の
第５絶縁膜を形成する工程と、前記第５絶縁膜に異方性
エッチングを施し、前記第２絶縁膜を露出する工程と、
前記第５絶縁膜から露出した部分の前記第２絶縁膜を除
去することにより、第２開孔部を形成する工程とを含
み、前記第４絶縁膜をエッチングする工程および前記第
３絶縁膜をエッチングする工程においては、それぞれエ
ッチング条件が異なるものである。
【００１６】また、本発明は、半導体基板上に第１導電
性膜を形成した後、前記第１導電性膜上に第１絶縁膜を
形成する工程と、前記第１導電性膜および前記第１絶縁
膜をエッチングすることにより、複数のゲート電極およ
び前記ゲート電極の上部を覆うキャップ絶縁膜を形成す
る工程と、前記キャップ絶縁膜の側壁および上部を含む
前記半導体基板上に第３絶縁膜を形成する工程と、前記
第３絶縁膜上に第４絶縁膜を形成する工程と、前記第４
絶縁膜をエッチングすることにより、第１開孔部を形成
する工程と、前記第１開孔部を形成した工程の後に前記
第１開孔部の底部に露出した前記第３絶縁膜を所定量エ
ッチングする工程と、前記第４絶縁膜上と前記第１開孔
部の側壁および底部に、前記複数のゲート電極間が埋ま
りきらない膜厚の第５絶縁膜を形成する工程と、前記第
５絶縁膜に異方性エッチングを施すことにより、第２開
孔部を形成する工程と、前記第２開孔部の内部に第２導
電性膜を形成する工程とを含み、前記第３絶縁膜と前記
第５絶縁膜とが前記第２開孔部の底部にて重なる構成と
するものである。
性膜を形成した後、前記第１導電性膜上に第１絶縁膜を
形成する工程と、前記第１導電性膜および前記第１絶縁
膜をエッチングすることにより、複数のゲート電極およ
び前記ゲート電極の上部を覆うキャップ絶縁膜を形成す
る工程と、前記キャップ絶縁膜の側壁および上部を含む
前記半導体基板上に第３絶縁膜を形成する工程と、前記
第３絶縁膜上に第４絶縁膜を形成する工程と、前記第４
絶縁膜をエッチングすることにより、第１開孔部を形成
する工程と、前記第１開孔部を形成した工程の後に前記
第１開孔部の底部に露出した前記第３絶縁膜を所定量エ
ッチングする工程と、前記第４絶縁膜上と前記第１開孔
部の側壁および底部に、前記複数のゲート電極間が埋ま
りきらない膜厚の第５絶縁膜を形成する工程と、前記第
５絶縁膜に異方性エッチングを施すことにより、第２開
孔部を形成する工程と、前記第２開孔部の内部に第２導
電性膜を形成する工程とを含み、前記第３絶縁膜と前記
第５絶縁膜とが前記第２開孔部の底部にて重なる構成と
するものである。
【００１７】また、本発明は、半導体基板上に第１導電
性膜を形成した後、前記第１導電性膜上に第１絶縁膜を
形成する工程と、前記第１導電性膜および前記第１絶縁
膜をエッチングすることにより、複数のゲート電極およ
び前記ゲート電極の上部を覆うキャップ絶縁膜を形成す
る工程と、前記複数のゲート電極の側壁および前記複数
のゲート電極間の前記半導体基板の表面を酸化すること
により、第２絶縁膜を形成する工程と、前記第２絶縁膜
の上部と前記キャップ絶縁膜の側壁および上部とを含む
前記半導体基板上に第３絶縁膜を形成する工程と、前記
第３絶縁膜上に第４絶縁膜を形成する工程と、前記第４
絶縁膜をエッチングすることにより、第１開孔部を形成
する工程と、前記第１開孔部を形成した工程の後に前記
第２絶縁膜をエッチングストッパとして前記第１開孔部
の底部に露出した前記第３絶縁膜をエッチングする工程
と、前記第４絶縁膜上と前記第１開孔部の側壁および底
部に、前記複数のゲート電極間が埋まりきらない膜厚の
第５絶縁膜を形成する工程と、前記第５絶縁膜に異方性
エッチングを施し、前記第２絶縁膜を露出する工程と、
前記第５絶縁膜から露出した部分の前記第２絶縁膜を除
去することにより、第２開孔部を形成する工程と、前記
第２開孔部の内部に第２導電性膜を形成する工程とを含
み、前記第３絶縁膜と前記第５絶縁膜とが前記第２開孔
部の底部にて重なる構成とするものである。
性膜を形成した後、前記第１導電性膜上に第１絶縁膜を
形成する工程と、前記第１導電性膜および前記第１絶縁
膜をエッチングすることにより、複数のゲート電極およ
び前記ゲート電極の上部を覆うキャップ絶縁膜を形成す
る工程と、前記複数のゲート電極の側壁および前記複数
のゲート電極間の前記半導体基板の表面を酸化すること
により、第２絶縁膜を形成する工程と、前記第２絶縁膜
の上部と前記キャップ絶縁膜の側壁および上部とを含む
前記半導体基板上に第３絶縁膜を形成する工程と、前記
第３絶縁膜上に第４絶縁膜を形成する工程と、前記第４
絶縁膜をエッチングすることにより、第１開孔部を形成
する工程と、前記第１開孔部を形成した工程の後に前記
第２絶縁膜をエッチングストッパとして前記第１開孔部
の底部に露出した前記第３絶縁膜をエッチングする工程
と、前記第４絶縁膜上と前記第１開孔部の側壁および底
部に、前記複数のゲート電極間が埋まりきらない膜厚の
第５絶縁膜を形成する工程と、前記第５絶縁膜に異方性
エッチングを施し、前記第２絶縁膜を露出する工程と、
前記第５絶縁膜から露出した部分の前記第２絶縁膜を除
去することにより、第２開孔部を形成する工程と、前記
第２開孔部の内部に第２導電性膜を形成する工程とを含
み、前記第３絶縁膜と前記第５絶縁膜とが前記第２開孔
部の底部にて重なる構成とするものである。
【００１８】また、本発明は、（ａ）半導体基板上に形
成された複数のゲート電極と、（ｂ）前記複数のゲート
電極上に形成されたキャップ絶縁膜と、（ｃ）前記複数
のゲート電極間において形成された前記半導体基板に達
する第２開孔部と、（ｄ）少なくとも前記キャップ絶縁
膜の側壁の一部と前記ゲート電極の側壁と前記第２開孔
部の側壁とを構成する第３絶縁膜と、（ｅ）前記第３絶
縁膜上に形成された第４絶縁膜と、（ｆ）前記第２開孔
部の側壁を構成する第５絶縁膜と、（ｇ）前記第２開孔
部の内部に形成された第２導電性膜とを有し、前記第３
絶縁膜と前記第５絶縁膜とは前記第２開孔部の底部にて
重なっているものである。
成された複数のゲート電極と、（ｂ）前記複数のゲート
電極上に形成されたキャップ絶縁膜と、（ｃ）前記複数
のゲート電極間において形成された前記半導体基板に達
する第２開孔部と、（ｄ）少なくとも前記キャップ絶縁
膜の側壁の一部と前記ゲート電極の側壁と前記第２開孔
部の側壁とを構成する第３絶縁膜と、（ｅ）前記第３絶
縁膜上に形成された第４絶縁膜と、（ｆ）前記第２開孔
部の側壁を構成する第５絶縁膜と、（ｇ）前記第２開孔
部の内部に形成された第２導電性膜とを有し、前記第３
絶縁膜と前記第５絶縁膜とは前記第２開孔部の底部にて
重なっているものである。
【００１９】上記の本発明によれば、半導体基板に達す
る第２開孔部をエッチングにより形成する際に、その形
成途中でエッチング条件を変えるので、第２開孔部の底
部下の半導体基板を削りこんでしまうことを防ぐことが
可能となる。
る第２開孔部をエッチングにより形成する際に、その形
成途中でエッチング条件を変えるので、第２開孔部の底
部下の半導体基板を削りこんでしまうことを防ぐことが
可能となる。
【００２０】また、上記の本発明によれば、半導体基板
に達する第２開孔部を形成する際に、半導体基板をエッ
チングにより削り込んでしまうことを防ぐことができる
ので、半導体基板にエッチングによるダメージ層が形成
されることを防ぐことが可能となる。
に達する第２開孔部を形成する際に、半導体基板をエッ
チングにより削り込んでしまうことを防ぐことができる
ので、半導体基板にエッチングによるダメージ層が形成
されることを防ぐことが可能となる。
【００２１】また、上記の本発明によれば、半導体基板
に達する第２開孔部の側壁に酸化シリコンを主成分とす
る絶縁膜が露出することを防ぐことができるので、洗浄
工程によってその絶縁膜がウエットエッチングされてし
まうことを防ぐことが可能となる。
に達する第２開孔部の側壁に酸化シリコンを主成分とす
る絶縁膜が露出することを防ぐことができるので、洗浄
工程によってその絶縁膜がウエットエッチングされてし
まうことを防ぐことが可能となる。
【００２２】また、上記の本発明によれば、第２開孔部
の側壁から酸化シリコンを主成分とする絶縁膜がウェッ
トエッチングされてしまうことを防ぐことができるの
で、隣り合う第２開孔部が短絡してしまうことを防ぐこ
とが可能となる。
の側壁から酸化シリコンを主成分とする絶縁膜がウェッ
トエッチングされてしまうことを防ぐことができるの
で、隣り合う第２開孔部が短絡してしまうことを防ぐこ
とが可能となる。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２４】（実施の形態１）図１は、本実施の形態１
のＤＲＡＭ（Dynamic Random Access Memory（半導体集
積回路装置））を形成した半導体チップ１Ａの全体平面
図である。
のＤＲＡＭ（Dynamic Random Access Memory（半導体集
積回路装置））を形成した半導体チップ１Ａの全体平面
図である。
【００２５】長方形の半導体チップ１Ａの主面には、た
とえば２５６Ｍｂｉｔ（メガビット）の記憶容量を有す
るＤＲＡＭが形成されている。このＤＲＡＭは、複数の
メモリアレイ（ＭＡＲＹ）からなる記憶部とそれらの周
囲に配置された周辺回路部ＰＣとを有している。また、
半導体チップ１Ａの中央部には、ワイヤやバンプ電極な
どが接続される複数のボンディングパッドＢＰが１列に
配置されている。
とえば２５６Ｍｂｉｔ（メガビット）の記憶容量を有す
るＤＲＡＭが形成されている。このＤＲＡＭは、複数の
メモリアレイ（ＭＡＲＹ）からなる記憶部とそれらの周
囲に配置された周辺回路部ＰＣとを有している。また、
半導体チップ１Ａの中央部には、ワイヤやバンプ電極な
どが接続される複数のボンディングパッドＢＰが１列に
配置されている。
【００２６】図２は、上記した記憶部の一端部を示す半
導体基板の要部断面図である。
導体基板の要部断面図である。
【００２７】たとえば、ｐ型の単結晶シリコンからなる
半導体基板１の主面にはｐ型ウェル２が形成されてお
り、ｐ型ウェル２には素子分離溝４が形成されている。
この素子分離溝４によって周囲を規定されたｐ型ウェル
２のアクティブ領域には複数のメモリセルが形成されて
いる。メモリセルのそれぞれは、ｎチャネル型ＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor）によって構成された一個のメモリセル選択
用ＭＩＳＦＥＴＱｔとその上部に形成された一個の情報
蓄積用容量素子Ｃを有している。メモリセル選択用ＭＩ
ＳＦＥＴＱｔは、主としてゲート絶縁膜６、アクティブ
領域以外の領域においてワード線ＷＬを構成するゲート
電極７および一対のｎ型半導体領域（ソース、ドレイン
領域）８によって構成されている。ゲート電極７（ワー
ド線ＷＬ）は、たとえばＰ（リン）がドープされたｎ型
多結晶シリコン膜によって構成されている。
半導体基板１の主面にはｐ型ウェル２が形成されてお
り、ｐ型ウェル２には素子分離溝４が形成されている。
この素子分離溝４によって周囲を規定されたｐ型ウェル
２のアクティブ領域には複数のメモリセルが形成されて
いる。メモリセルのそれぞれは、ｎチャネル型ＭＩＳＦ
ＥＴ（Metal Insulator Semiconductor Field Effect T
ransistor）によって構成された一個のメモリセル選択
用ＭＩＳＦＥＴＱｔとその上部に形成された一個の情報
蓄積用容量素子Ｃを有している。メモリセル選択用ＭＩ
ＳＦＥＴＱｔは、主としてゲート絶縁膜６、アクティブ
領域以外の領域においてワード線ＷＬを構成するゲート
電極７および一対のｎ型半導体領域（ソース、ドレイン
領域）８によって構成されている。ゲート電極７（ワー
ド線ＷＬ）は、たとえばＰ（リン）がドープされたｎ型
多結晶シリコン膜によって構成されている。
【００２８】図には示さない周辺回路部（ＰＣ）の半導
体基板１にはｐ型ウェルおよびｎ型ウェルが形成されて
いる。ｐ型ウェルのアクティブ領域にはｎチャネル型Ｍ
ＩＳＦＥＴが形成され、ｎ型ウェルのアクティブ領域に
はｐチャネル型ＭＩＳＦＥＴが形成されている。ｎチャ
ネル型ＭＩＳＦＥＴは、主としてゲート絶縁膜、ゲート
電極および一対のｎ型半導体領域（ソース、ドレイン領
域）を有している。また、ｐチャネル型ＭＩＳＦＥＴ
は、主としてゲート絶縁膜、ゲート電極および一対のｐ
型半導体領域（ソース、ドレイン領域）を有している。
すなわち、周辺回路部（ＰＣ）は、ｎチャネル型ＭＩＳ
ＦＥＴとｐチャネル型ＭＩＳＦＥＴとを組み合わせた相
補型ＭＩＳＦＥＴを有している。
体基板１にはｐ型ウェルおよびｎ型ウェルが形成されて
いる。ｐ型ウェルのアクティブ領域にはｎチャネル型Ｍ
ＩＳＦＥＴが形成され、ｎ型ウェルのアクティブ領域に
はｐチャネル型ＭＩＳＦＥＴが形成されている。ｎチャ
ネル型ＭＩＳＦＥＴは、主としてゲート絶縁膜、ゲート
電極および一対のｎ型半導体領域（ソース、ドレイン領
域）を有している。また、ｐチャネル型ＭＩＳＦＥＴ
は、主としてゲート絶縁膜、ゲート電極および一対のｐ
型半導体領域（ソース、ドレイン領域）を有している。
すなわち、周辺回路部（ＰＣ）は、ｎチャネル型ＭＩＳ
ＦＥＴとｐチャネル型ＭＩＳＦＥＴとを組み合わせた相
補型ＭＩＳＦＥＴを有している。
【００２９】メモリセル選択用ＭＩＳＦＥＴＱｔのゲー
ト電極７（ワード線ＷＬ）の側壁には、絶縁膜１０（第
２絶縁膜）、１１（第３絶縁膜）が形成されている。こ
の絶縁膜１０、１１のうち、内側の絶縁膜１０は、たと
えば約２〜５ｎｍの膜厚を有する酸化シリコン膜によっ
て構成され、外側の絶縁膜１１は、たとえば約２０〜５
０ｎｍの窒化シリコン膜によって構成されている。
ト電極７（ワード線ＷＬ）の側壁には、絶縁膜１０（第
２絶縁膜）、１１（第３絶縁膜）が形成されている。こ
の絶縁膜１０、１１のうち、内側の絶縁膜１０は、たと
えば約２〜５ｎｍの膜厚を有する酸化シリコン膜によっ
て構成され、外側の絶縁膜１１は、たとえば約２０〜５
０ｎｍの窒化シリコン膜によって構成されている。
【００３０】ゲート電極７（ワード線ＷＬ）のスペース
には、コンタクトホール１７（第２開孔部）、１８（第
２開孔部）が形成されている。また、コンタクトホール
１７、１８の側壁には、その周囲を囲むように絶縁膜１
２（第５絶縁膜）が形成され、ゲート電極７（ワード線
ＷＬ）を横切る断面においては、絶縁膜１０、１１、１
２からなる側壁絶縁膜１６が構成されている。コンタク
トホール１７、１８の内部には、たとえばＰ（リン）が
ドープされたｎ型多結晶シリコン膜によって構成される
プラグ１９（第２導電性膜）が形成されている。
には、コンタクトホール１７（第２開孔部）、１８（第
２開孔部）が形成されている。また、コンタクトホール
１７、１８の側壁には、その周囲を囲むように絶縁膜１
２（第５絶縁膜）が形成され、ゲート電極７（ワード線
ＷＬ）を横切る断面においては、絶縁膜１０、１１、１
２からなる側壁絶縁膜１６が構成されている。コンタク
トホール１７、１８の内部には、たとえばＰ（リン）が
ドープされたｎ型多結晶シリコン膜によって構成される
プラグ１９（第２導電性膜）が形成されている。
【００３１】図示はしていないが、コンタクトホール１
７、１８はゲート電極７（ワード線ＷＬ）の延在する方
向でも隣接し、その隣接するコンタクトホール１７、１
８の間には酸化シリコン膜２１（第４絶縁膜）が形成さ
れ、その酸化シリコン膜２１の上部には酸化シリコン膜
２２（第４絶縁膜）が形成されている。
７、１８はゲート電極７（ワード線ＷＬ）の延在する方
向でも隣接し、その隣接するコンタクトホール１７、１
８の間には酸化シリコン膜２１（第４絶縁膜）が形成さ
れ、その酸化シリコン膜２１の上部には酸化シリコン膜
２２（第４絶縁膜）が形成されている。
【００３２】メモリセル選択用ＭＩＳＦＥＴＱｔの上部
には酸化シリコン膜３２が形成されており、酸化シリコ
ン膜３２の上部にはメモリセルのデータを読み出すビッ
ト線ＢＬが形成されている。ビット線ＢＬは、たとえば
ＴｉＮ（窒化チタン）膜の上部にＷ（タングステン）膜
を積層した導電性膜によって構成されている。ビット線
ＢＬは、酸化シリコン膜３２に形成したスルーホール３
３およびその下部のコンタクトホール１７を通じてメモ
リセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソー
ス、ドレイン）８の一方と電気的に接続されている。ス
ルーホール３３の内部には、たとえばＴｉＮ膜の上部に
Ｗ膜を積層した導電性膜によって構成されるプラグ３４
が埋め込まれている。
には酸化シリコン膜３２が形成されており、酸化シリコ
ン膜３２の上部にはメモリセルのデータを読み出すビッ
ト線ＢＬが形成されている。ビット線ＢＬは、たとえば
ＴｉＮ（窒化チタン）膜の上部にＷ（タングステン）膜
を積層した導電性膜によって構成されている。ビット線
ＢＬは、酸化シリコン膜３２に形成したスルーホール３
３およびその下部のコンタクトホール１７を通じてメモ
リセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソー
ス、ドレイン）８の一方と電気的に接続されている。ス
ルーホール３３の内部には、たとえばＴｉＮ膜の上部に
Ｗ膜を積層した導電性膜によって構成されるプラグ３４
が埋め込まれている。
【００３３】ビット線ＢＬの上部には酸化シリコン膜３
５および窒化シリコン膜３６が形成されており、窒化シ
リコン膜３６の上部には情報蓄積用容量素子Ｃが形成さ
れている。情報蓄積用容量素子Ｃは、窒化シリコン膜３
６の上部の厚い膜厚の酸化シリコン膜４０をエッチング
することで形成した深い溝４１の内部に形成され、下部
電極４２、容量絶縁膜４３および上部電極４３を有して
いる。
５および窒化シリコン膜３６が形成されており、窒化シ
リコン膜３６の上部には情報蓄積用容量素子Ｃが形成さ
れている。情報蓄積用容量素子Ｃは、窒化シリコン膜３
６の上部の厚い膜厚の酸化シリコン膜４０をエッチング
することで形成した深い溝４１の内部に形成され、下部
電極４２、容量絶縁膜４３および上部電極４３を有して
いる。
【００３４】情報蓄積用容量素子Ｃの下部電極４２は、
たとえばＲｕ（ルテニウム）膜によって構成され、スル
ーホール３７およびその下部のコンタクトホール１８を
通じてメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体
領域（ソース、ドレイン）８の他方と電気的に接続され
ている。容量絶縁膜４３は、たとえばＴａ2Ｏ5膜または
ＢＳＴ（ＢａXＳｒ1-XＴｉＯ3；Barium Strontium Tita
nate）膜などによって構成され、上部電極４４は、たと
えばＲｕ膜によって構成されている。
たとえばＲｕ（ルテニウム）膜によって構成され、スル
ーホール３７およびその下部のコンタクトホール１８を
通じてメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体
領域（ソース、ドレイン）８の他方と電気的に接続され
ている。容量絶縁膜４３は、たとえばＴａ2Ｏ5膜または
ＢＳＴ（ＢａXＳｒ1-XＴｉＯ3；Barium Strontium Tita
nate）膜などによって構成され、上部電極４４は、たと
えばＲｕ膜によって構成されている。
【００３５】次に、上記のように構成された本実施の形
態１のＤＲＡＭの製造方法を図３〜図５９を用いて工程
順に説明する。
態１のＤＲＡＭの製造方法を図３〜図５９を用いて工程
順に説明する。
【００３６】まず、図３（記憶部の一端部を示す平面
図）、図４（図３のＡ−Ａ線に沿った断面図）および図
５（図３のＢ−Ｂ線に沿った断面図）に示すように、半
導体基板１の主面の素子分離領域に素子分離溝４を形成
する。素子分離溝４は、半導体基板１の主面をエッチン
グして深さ約３００〜４００ｎｍ程度の溝を形成し、続
いて、この溝の内部を含む半導体基板１上に、たとえば
ＣＶＤ法により膜厚約６００ｎｍ程度の酸化シリコン膜
５を堆積した後、溝の外部の酸化シリコン膜５を、たと
えば化学機械研磨（Chemical Mechanical Polishing；
ＣＭＰ）法で研磨、除去することにより形成する。図３
に示すように、この素子分離溝４を形成することによ
り、周囲が素子分離溝４で囲まれた細長い島状のパター
ンを有する多数のアクティブ領域Ｌが同時に形成され
る。
図）、図４（図３のＡ−Ａ線に沿った断面図）および図
５（図３のＢ−Ｂ線に沿った断面図）に示すように、半
導体基板１の主面の素子分離領域に素子分離溝４を形成
する。素子分離溝４は、半導体基板１の主面をエッチン
グして深さ約３００〜４００ｎｍ程度の溝を形成し、続
いて、この溝の内部を含む半導体基板１上に、たとえば
ＣＶＤ法により膜厚約６００ｎｍ程度の酸化シリコン膜
５を堆積した後、溝の外部の酸化シリコン膜５を、たと
えば化学機械研磨（Chemical Mechanical Polishing；
ＣＭＰ）法で研磨、除去することにより形成する。図３
に示すように、この素子分離溝４を形成することによ
り、周囲が素子分離溝４で囲まれた細長い島状のパター
ンを有する多数のアクティブ領域Ｌが同時に形成され
る。
【００３７】次に、図６および図７に示すように、半導
体基板１にＢ（ホウ素）を打ち込んだ後、半導体基板１
を熱処理してこの不純物を半導体基板１内に拡散させる
ことにより、ｐ型ウェル２を形成する。
体基板１にＢ（ホウ素）を打ち込んだ後、半導体基板１
を熱処理してこの不純物を半導体基板１内に拡散させる
ことにより、ｐ型ウェル２を形成する。
【００３８】次に、図８に示すように、半導体基板１を
熱酸化してｐ型ウェル２の表面に膜厚約６ｎｍ程度の酸
化シリコン膜からなるゲート絶縁膜６を形成した後、ゲ
ート絶縁膜６の上部にゲート電極材料である導電性膜７
Ａ（第１導電性膜）を形成する。続けて、導電性膜７Ａ
の上部にキャップ絶縁膜材料である絶縁膜９Ａ（第１絶
縁膜）を形成する。
熱酸化してｐ型ウェル２の表面に膜厚約６ｎｍ程度の酸
化シリコン膜からなるゲート絶縁膜６を形成した後、ゲ
ート絶縁膜６の上部にゲート電極材料である導電性膜７
Ａ（第１導電性膜）を形成する。続けて、導電性膜７Ａ
の上部にキャップ絶縁膜材料である絶縁膜９Ａ（第１絶
縁膜）を形成する。
【００３９】上記した導電性膜７Ａを形成するには、た
とえばＰをドープした膜厚約１５０ｎｍ程度のｎ型多結
晶シリコン膜をゲート絶縁膜６上にＣＶＤ法により堆積
する。また、絶縁膜９Ａを形成するには、たとえば導電
性膜９Ａ上にＣＶＤ法により膜厚約２００ｎｍ程度の窒
化シリコン膜を堆積する。
とえばＰをドープした膜厚約１５０ｎｍ程度のｎ型多結
晶シリコン膜をゲート絶縁膜６上にＣＶＤ法により堆積
する。また、絶縁膜９Ａを形成するには、たとえば導電
性膜９Ａ上にＣＶＤ法により膜厚約２００ｎｍ程度の窒
化シリコン膜を堆積する。
【００４０】次に、図９に示すように、フォトレジスト
膜２０をマスクにして絶縁膜９Ａをドライエッチングす
ることによりゲート電極を形成する領域の導電性膜７Ａ
上にキャップ絶縁膜９を形成する。
膜２０をマスクにして絶縁膜９Ａをドライエッチングす
ることによりゲート電極を形成する領域の導電性膜７Ａ
上にキャップ絶縁膜９を形成する。
【００４１】次に、フォトレジスト膜２０を除去した
後、図１０に示すように、キャップ絶縁膜９をマスクに
して導電性膜７Ａをドライエッチングすることにより、
ｎ型多結晶シリコン膜からなるゲート電極７（ワード線
ＷＬ）を形成する。
後、図１０に示すように、キャップ絶縁膜９をマスクに
して導電性膜７Ａをドライエッチングすることにより、
ｎ型多結晶シリコン膜からなるゲート電極７（ワード線
ＷＬ）を形成する。
【００４２】ここで、図１１に示すように、ゲート電極
７（ワード線ＷＬ）は、アクティブ領域Ｌの長辺と交差
する方向に円在し、そのゲート長は、たとえば約０．１
３μｍ〜１．４μｍ、隣接するゲート電極７（ワード線
ＷＬ）とのスペースは、たとえば約０．１２μｍとする
ことができる。
７（ワード線ＷＬ）は、アクティブ領域Ｌの長辺と交差
する方向に円在し、そのゲート長は、たとえば約０．１
３μｍ〜１．４μｍ、隣接するゲート電極７（ワード線
ＷＬ）とのスペースは、たとえば約０．１２μｍとする
ことができる。
【００４３】次に、ウエットエッチング法にてゲート電
極７（ワード線ＷＬ）間のゲート絶縁膜６を除去した
後、半導体基板１にライト酸化処理を施すことにより、
上記したゲート電極７（ワード線ＷＬ）間のゲート絶縁
膜６の除去工程によりサイドエッチされたゲート電極７
（ワード線ＷＬ）下のゲート絶縁膜６の削れ部分を補
う。また、この時、ゲート電極７（ワード線ＷＬ）の側
壁およびゲート電極７（ワード線ＷＬ）のスペースの半
導体基板１の表面に膜厚約２〜５ｎｍ程度の酸化シリコ
ン膜からなる絶縁膜１０（第２絶縁膜）を形成される。
極７（ワード線ＷＬ）間のゲート絶縁膜６を除去した
後、半導体基板１にライト酸化処理を施すことにより、
上記したゲート電極７（ワード線ＷＬ）間のゲート絶縁
膜６の除去工程によりサイドエッチされたゲート電極７
（ワード線ＷＬ）下のゲート絶縁膜６の削れ部分を補
う。また、この時、ゲート電極７（ワード線ＷＬ）の側
壁およびゲート電極７（ワード線ＷＬ）のスペースの半
導体基板１の表面に膜厚約２〜５ｎｍ程度の酸化シリコ
ン膜からなる絶縁膜１０（第２絶縁膜）を形成される。
【００４４】続いて、図１２に示すように、ｐ型ウェル
２にＡｓ（ヒ素）をイオン打ち込みすることにより、ゲ
ート電極７の両側のｐ型ウェル２にｎ型半導体領域（ソ
ース、ドレイン領域）８を形成する。ここまでの工程に
より、メモリセル選択用ＭＩＳＦＥＴＱｔが略完成す
る。
２にＡｓ（ヒ素）をイオン打ち込みすることにより、ゲ
ート電極７の両側のｐ型ウェル２にｎ型半導体領域（ソ
ース、ドレイン領域）８を形成する。ここまでの工程に
より、メモリセル選択用ＭＩＳＦＥＴＱｔが略完成す
る。
【００４５】次に、図１３に示すように、半導体基板１
上に、たとえばＣＶＤ法により膜厚約２０〜５０ｎｍ程
度の窒化シリコン膜を堆積することにより、絶縁膜１１
（第３絶縁膜）を形成する。絶縁膜１１は、後の工程に
おいてゲート電極７のスペースにコンタクトホールを形
成するためのドライエッチングを行う際、半導体基板１
が削られてしまうことを防ぐエッチングストッパとして
使用される。
上に、たとえばＣＶＤ法により膜厚約２０〜５０ｎｍ程
度の窒化シリコン膜を堆積することにより、絶縁膜１１
（第３絶縁膜）を形成する。絶縁膜１１は、後の工程に
おいてゲート電極７のスペースにコンタクトホールを形
成するためのドライエッチングを行う際、半導体基板１
が削られてしまうことを防ぐエッチングストッパとして
使用される。
【００４６】続いて、半導体基板１上に、たとえばＣＶ
Ｄ法により膜厚約７０ｎｍ程度の酸化シリコン膜２１
（第４絶縁膜）を堆積することにより、ゲート電極７
（ワード線ＷＬ）のスペースに酸化シリコン膜２１を埋
め込む。この酸化シリコン膜２１の代わりに、酸化シリ
コン膜２１に比べてウエットエッチング耐性の低い有機
または無機のＳＯＧ（Spin On Glass）膜を塗布法にて
形成したり、誘電率が約４以下の低誘電率絶縁膜（たと
えばフッ素を添加した酸化シリコン（ＳｉＯＦ）膜）を
形成してもよい。酸化シリコン膜２１の代わりに、有機
または無機のＳＯＧ膜や誘電率が約４以下の低誘電率絶
縁膜を用いた場合には配線容量を低減できるので、本実
施の形態１のＤＲＡＭの動作速度を向上することができ
る。
Ｄ法により膜厚約７０ｎｍ程度の酸化シリコン膜２１
（第４絶縁膜）を堆積することにより、ゲート電極７
（ワード線ＷＬ）のスペースに酸化シリコン膜２１を埋
め込む。この酸化シリコン膜２１の代わりに、酸化シリ
コン膜２１に比べてウエットエッチング耐性の低い有機
または無機のＳＯＧ（Spin On Glass）膜を塗布法にて
形成したり、誘電率が約４以下の低誘電率絶縁膜（たと
えばフッ素を添加した酸化シリコン（ＳｉＯＦ）膜）を
形成してもよい。酸化シリコン膜２１の代わりに、有機
または無機のＳＯＧ膜や誘電率が約４以下の低誘電率絶
縁膜を用いた場合には配線容量を低減できるので、本実
施の形態１のＤＲＡＭの動作速度を向上することができ
る。
【００４７】この時、ゲート電極７（ワード線ＷＬ）の
スペースに埋め込まれた酸化シリコン膜２１に空隙（シ
ームやボイド等）が発生する場合がある。後の工程でこ
のゲート電極７（ワード線ＷＬ）のスペースにコンタク
トホール１７、１８を形成するが、コンタクトホール１
７、１８の側壁には絶縁膜１２が形成される（図２８〜
図３１を用いて後述する）。そのため、コンタクトホー
ル１７、１８に、たとえば多結晶シリコン膜などの導電
性膜を埋め込む際に、コンタクトホール１７、１８の側
壁の絶縁膜１２によって導電性膜がその空隙にも入り込
むことを防ぐことができる。これにより、ゲート電極７
（ワード線ＷＬ）の延在する方向で隣接するコンタクト
ホール１７、１８の間が短絡してしまうことを防ぐこと
ができる。
スペースに埋め込まれた酸化シリコン膜２１に空隙（シ
ームやボイド等）が発生する場合がある。後の工程でこ
のゲート電極７（ワード線ＷＬ）のスペースにコンタク
トホール１７、１８を形成するが、コンタクトホール１
７、１８の側壁には絶縁膜１２が形成される（図２８〜
図３１を用いて後述する）。そのため、コンタクトホー
ル１７、１８に、たとえば多結晶シリコン膜などの導電
性膜を埋め込む際に、コンタクトホール１７、１８の側
壁の絶縁膜１２によって導電性膜がその空隙にも入り込
むことを防ぐことができる。これにより、ゲート電極７
（ワード線ＷＬ）の延在する方向で隣接するコンタクト
ホール１７、１８の間が短絡してしまうことを防ぐこと
ができる。
【００４８】酸化シリコン膜２１は、周辺回路部のＭＩ
ＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル
型ＭＩＳＦＥＴ）をＬＤＤ（Lightly Doped Drain）構
造にするために使用される。すなわち、図示は省略する
が、上記した酸化シリコン膜２１を堆積した後、記憶部
の半導体基板１をフォトレジスト膜で覆い、周辺回路部
の酸化シリコン膜２１を異方的にエッチングすることに
より周辺回路部のゲート電極の側壁に側壁絶縁膜を形成
する。その後、周辺回路部のｐ型ウェルにＡｓまたはＰ
をイオン打ち込みすることにより、高不純物濃度のｎ+
型半導体領域（ソース、ドレイン）を形成し、ｎ型ウェ
ルにＢをイオン打ち込みすることにより、高不純物濃度
のｐ+型半導体領域（ソース、ドレイン）を形成する。
ここまでの工程により、周辺回路部のｎチャネル型ＭＩ
ＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが略完成す
る。
ＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル
型ＭＩＳＦＥＴ）をＬＤＤ（Lightly Doped Drain）構
造にするために使用される。すなわち、図示は省略する
が、上記した酸化シリコン膜２１を堆積した後、記憶部
の半導体基板１をフォトレジスト膜で覆い、周辺回路部
の酸化シリコン膜２１を異方的にエッチングすることに
より周辺回路部のゲート電極の側壁に側壁絶縁膜を形成
する。その後、周辺回路部のｐ型ウェルにＡｓまたはＰ
をイオン打ち込みすることにより、高不純物濃度のｎ+
型半導体領域（ソース、ドレイン）を形成し、ｎ型ウェ
ルにＢをイオン打ち込みすることにより、高不純物濃度
のｐ+型半導体領域（ソース、ドレイン）を形成する。
ここまでの工程により、周辺回路部のｎチャネル型ＭＩ
ＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが略完成す
る。
【００４９】次に、図１４に示すように、半導体基板１
上に、たとえばＣＶＤ法により膜厚約６００ｎｍ程度の
厚い酸化シリコン膜２２（第４絶縁膜）を堆積した後、
この酸化シリコン膜２２をＣＭＰ法により研磨し平坦化
することにより、酸化シリコン膜２２の高さを記憶部と
図示しない周辺回路部とで均一にする。このとき、キャ
ップ絶縁膜９および絶縁膜１１を構成する窒化シリコン
膜を研磨のストッパに用い、酸化シリコン膜２２の表面
高さをキャップ絶縁膜９の上面まで後退させてもよい。
なお、酸化シリコン膜２２の代わりに、酸化シリコン膜
２２と比べてウエットエッチング耐性の低い有機または
無機のＳＯＧ膜を塗布法にて形成したり、誘電率が約４
程度以下の低誘電率絶縁膜を形成してもよい。
上に、たとえばＣＶＤ法により膜厚約６００ｎｍ程度の
厚い酸化シリコン膜２２（第４絶縁膜）を堆積した後、
この酸化シリコン膜２２をＣＭＰ法により研磨し平坦化
することにより、酸化シリコン膜２２の高さを記憶部と
図示しない周辺回路部とで均一にする。このとき、キャ
ップ絶縁膜９および絶縁膜１１を構成する窒化シリコン
膜を研磨のストッパに用い、酸化シリコン膜２２の表面
高さをキャップ絶縁膜９の上面まで後退させてもよい。
なお、酸化シリコン膜２２の代わりに、酸化シリコン膜
２２と比べてウエットエッチング耐性の低い有機または
無機のＳＯＧ膜を塗布法にて形成したり、誘電率が約４
程度以下の低誘電率絶縁膜を形成してもよい。
【００５０】次に、図１５および図１６に示すように、
酸化シリコン膜２２の上部に、たとえばＣＶＤ法により
膜厚約１０ｎｍ程度の薄い酸化シリコン膜２３を堆積
し、続いて、この酸化シリコン膜２３の上部に、たとえ
ばＣＶＤ法により、膜厚約７０ｎｍ程度の多結晶シリコ
ン膜２４Ａを堆積した後、多結晶シリコン膜２４Ａの上
部に膜厚約６０ｎｍ程度の反射防止膜２５および膜厚約
４００ｎｍ程度のフォトレジスト膜２６をスピン塗布す
る。酸化シリコン膜２３は、化学機械研磨法で研磨され
たときに生じた下層の酸化シリコン膜２２の表面の微細
な傷を補修するために堆積する。
酸化シリコン膜２２の上部に、たとえばＣＶＤ法により
膜厚約１０ｎｍ程度の薄い酸化シリコン膜２３を堆積
し、続いて、この酸化シリコン膜２３の上部に、たとえ
ばＣＶＤ法により、膜厚約７０ｎｍ程度の多結晶シリコ
ン膜２４Ａを堆積した後、多結晶シリコン膜２４Ａの上
部に膜厚約６０ｎｍ程度の反射防止膜２５および膜厚約
４００ｎｍ程度のフォトレジスト膜２６をスピン塗布す
る。酸化シリコン膜２３は、化学機械研磨法で研磨され
たときに生じた下層の酸化シリコン膜２２の表面の微細
な傷を補修するために堆積する。
【００５１】次に、図１７および図１８に示すように、
フォトレジスト膜２６をマスクにして反射防止膜２５お
よび多結晶シリコン膜２４Ａのそれぞれの一部をドライ
エッチングすることにより、耐エッチングマスク２４を
形成する。図１９は、多結晶シリコン膜２４Ａによって
構成された上記耐エッチングマスク２４のパターン（灰
色の着色を施した部分）を示す平面図である。図示のよ
うに、耐エッチングマスク２４は、ゲート電極７（ワー
ド線ＷＬ）の間のスペースのアクティブ領域Ｌ上に開孔
部２７を有している。
フォトレジスト膜２６をマスクにして反射防止膜２５お
よび多結晶シリコン膜２４Ａのそれぞれの一部をドライ
エッチングすることにより、耐エッチングマスク２４を
形成する。図１９は、多結晶シリコン膜２４Ａによって
構成された上記耐エッチングマスク２４のパターン（灰
色の着色を施した部分）を示す平面図である。図示のよ
うに、耐エッチングマスク２４は、ゲート電極７（ワー
ド線ＷＬ）の間のスペースのアクティブ領域Ｌ上に開孔
部２７を有している。
【００５２】次に、フォトレジスト膜２６および反射防
止膜２５を除去した後、図２０および図２１に示すよう
に、耐エッチングマスク２４をマスクにして開孔部２７
内の酸化シリコン膜２１、２２、２３をドライエッチン
グすることにより、ｎ型半導体領域（ソース、ドレイン
領域）８の上部、すなわちゲート電極７の間のスペース
に開孔部（第１開孔部）１３、１４を形成する。開孔部
１３、１４は、後の工程においてその底部の絶縁膜１１
および絶縁膜１０が除去されコンタクトホール１７、１
８となった後、コンタクトホール１７は、ｎ型半導体領
域（ソース、ドレイン領域）８の一方とビット線ＢＬと
を接続するために使用され、コンタクトホール１８は、
ｎ型半導体領域（ソース、ドレイン領域）８の他方と、
後の工程で形成される情報蓄積用容量素子Ｃの下部電極
４２とを接続するために使用される。
止膜２５を除去した後、図２０および図２１に示すよう
に、耐エッチングマスク２４をマスクにして開孔部２７
内の酸化シリコン膜２１、２２、２３をドライエッチン
グすることにより、ｎ型半導体領域（ソース、ドレイン
領域）８の上部、すなわちゲート電極７の間のスペース
に開孔部（第１開孔部）１３、１４を形成する。開孔部
１３、１４は、後の工程においてその底部の絶縁膜１１
および絶縁膜１０が除去されコンタクトホール１７、１
８となった後、コンタクトホール１７は、ｎ型半導体領
域（ソース、ドレイン領域）８の一方とビット線ＢＬと
を接続するために使用され、コンタクトホール１８は、
ｎ型半導体領域（ソース、ドレイン領域）８の他方と、
後の工程で形成される情報蓄積用容量素子Ｃの下部電極
４２とを接続するために使用される。
【００５３】上記した酸化シリコン膜２１、２２、２３
のドライエッチングは、たとえばＣ 4Ｆ8（フロロカーボ
ン系のガス）とＡｒ（アルゴン（希釈ガス））とＯ
2（酸素）との混合ガスをエッチングガスとして用い、
絶縁膜１１とのエッチング選択比を大きくし、絶縁膜１
１をエッチングストッパにして行うことにより、ゲート
電極７（ワード線ＷＬ）間の段差に沿って自己整合的に
開孔部１３、１４を形成することができる。これによ
り、酸化シリコン膜２１、２２、２３のドライエッチン
グする際に、キャップ絶縁膜９が削られてゲート電極７
（ワード線ＷＬ）の表面が露出する不具合を防止するこ
とができる。
のドライエッチングは、たとえばＣ 4Ｆ8（フロロカーボ
ン系のガス）とＡｒ（アルゴン（希釈ガス））とＯ
2（酸素）との混合ガスをエッチングガスとして用い、
絶縁膜１１とのエッチング選択比を大きくし、絶縁膜１
１をエッチングストッパにして行うことにより、ゲート
電極７（ワード線ＷＬ）間の段差に沿って自己整合的に
開孔部１３、１４を形成することができる。これによ
り、酸化シリコン膜２１、２２、２３のドライエッチン
グする際に、キャップ絶縁膜９が削られてゲート電極７
（ワード線ＷＬ）の表面が露出する不具合を防止するこ
とができる。
【００５４】次に、図２２および図２３に示すように、
たとえばＣＨＦ3とＯ2との混合ガスをエッチングガスと
して用いた異方性エッチング（ドライエッチング）によ
り、開孔部１３、１４の底部の絶縁膜１１をエッチング
する。この時、絶縁膜１１のエッチング量については、
後の工程で形成する絶縁膜１２の膜厚以上かつ絶縁膜１
１の膜厚以下とし、開孔部１３、１４の底部の絶縁膜１
１を完全にエッチング除去しないが、その理由について
は図２６および図２７を用いて後述する。なお、この絶
縁膜１１のエッチング時においては、エッチング時間を
制御することにより、開孔部１３、１４の底部の絶縁膜
１１を完全にエッチング除去せず、残すことが可能であ
る。
たとえばＣＨＦ3とＯ2との混合ガスをエッチングガスと
して用いた異方性エッチング（ドライエッチング）によ
り、開孔部１３、１４の底部の絶縁膜１１をエッチング
する。この時、絶縁膜１１のエッチング量については、
後の工程で形成する絶縁膜１２の膜厚以上かつ絶縁膜１
１の膜厚以下とし、開孔部１３、１４の底部の絶縁膜１
１を完全にエッチング除去しないが、その理由について
は図２６および図２７を用いて後述する。なお、この絶
縁膜１１のエッチング時においては、エッチング時間を
制御することにより、開孔部１３、１４の底部の絶縁膜
１１を完全にエッチング除去せず、残すことが可能であ
る。
【００５５】上記のように、本実施の形態１において
は、エッチング条件を変えることで開孔部１３、１４の
底部の絶縁膜１１を完全にエッチング除去せず残すこと
により、開孔部１３、１４の底部下の絶縁膜１０および
半導体基板１をオーバーエッチングにより削り込んでし
まうことを防ぐことができる。これにより、ｎ型半導体
領域（ソース、ドレイン領域）８の浅接合化に対応する
ことが可能となり、半導体素子を微細に形成することが
可能となる。なお、開孔部１３、１４の底部下の絶縁膜
１０および半導体基板１をオーバーエッチングにより削
り込んでしまった場合については図３６および図３７を
用いて後述する。
は、エッチング条件を変えることで開孔部１３、１４の
底部の絶縁膜１１を完全にエッチング除去せず残すこと
により、開孔部１３、１４の底部下の絶縁膜１０および
半導体基板１をオーバーエッチングにより削り込んでし
まうことを防ぐことができる。これにより、ｎ型半導体
領域（ソース、ドレイン領域）８の浅接合化に対応する
ことが可能となり、半導体素子を微細に形成することが
可能となる。なお、開孔部１３、１４の底部下の絶縁膜
１０および半導体基板１をオーバーエッチングにより削
り込んでしまった場合については図３６および図３７を
用いて後述する。
【００５６】また、半導体基板１の削り込みを防ぐこと
ができることから、半導体基板１にエッチングによるダ
メージ層が形成されることを防ぐことが可能となる。こ
れにより、そのダメージ層を除去する工程を省略するこ
とができる。さらに、ダメージ層による接触抵抗の上昇
を抑制することが可能となり、本実施の形態１の動作速
度、信頼性および歩留りを向上することができる。
ができることから、半導体基板１にエッチングによるダ
メージ層が形成されることを防ぐことが可能となる。こ
れにより、そのダメージ層を除去する工程を省略するこ
とができる。さらに、ダメージ層による接触抵抗の上昇
を抑制することが可能となり、本実施の形態１の動作速
度、信頼性および歩留りを向上することができる。
【００５７】図２４および図２５は、それぞれ図２２お
よび図２３に続くＤＲＡＭの製造工程中の断面図であ
り、図２６および図２７は、それぞれ図２４および図２
５に対応して開孔部１３（または開孔部１４）付近を拡
大して示した断面図である。
よび図２３に続くＤＲＡＭの製造工程中の断面図であ
り、図２６および図２７は、それぞれ図２４および図２
５に対応して開孔部１３（または開孔部１４）付近を拡
大して示した断面図である。
【００５８】次に、図２４〜図２７に示すように、開孔
部１３、１４の内部を含む半導体基板１上に、絶縁膜１
１より薄い膜厚で、かつゲート電極７（ワード線ＷＬ）
間のスペースが埋まりきらない範囲の膜厚の窒化シリコ
ン膜を堆積し、絶縁膜１２（第５絶縁膜）を形成する。
本実施の形態１においては、絶縁膜１２の膜厚を、たと
えば約１０〜３０ｎｍ程度とし、図１３を用いて前述し
た絶縁膜１１の膜厚に合わせて調節する。たとえば、絶
縁膜１１の膜厚が約５０ｎｍ程度の場合には絶縁膜１２
の膜厚を約１０〜３０ｎｍ程度とし、絶縁膜１１の膜厚
が約２０ｎｍ程度の場合には絶縁膜１２の膜厚を約１０
ｎｍ程度とする。
部１３、１４の内部を含む半導体基板１上に、絶縁膜１
１より薄い膜厚で、かつゲート電極７（ワード線ＷＬ）
間のスペースが埋まりきらない範囲の膜厚の窒化シリコ
ン膜を堆積し、絶縁膜１２（第５絶縁膜）を形成する。
本実施の形態１においては、絶縁膜１２の膜厚を、たと
えば約１０〜３０ｎｍ程度とし、図１３を用いて前述し
た絶縁膜１１の膜厚に合わせて調節する。たとえば、絶
縁膜１１の膜厚が約５０ｎｍ程度の場合には絶縁膜１２
の膜厚を約１０〜３０ｎｍ程度とし、絶縁膜１１の膜厚
が約２０ｎｍ程度の場合には絶縁膜１２の膜厚を約１０
ｎｍ程度とする。
【００５９】この時、図２６および図２７に示すよう
に、開孔部１３、１４の底の角部Ｄにおいて、上記した
絶縁膜１２のカバレッジが悪くなり、くびれ１５が生じ
る場合がある。しかし、図２２および図２３を用いて前
述したように、開孔部１３、１４の底部の絶縁膜１１の
エッチング量を絶縁膜１２の膜厚以上かつ絶縁膜１１の
膜厚以下としたことにより、開孔部１３、１４の底の角
部Ｄにおいて絶縁膜１２と絶縁膜１１との重なり部分が
できるので、後の工程において開孔部１３、１４の底部
の絶縁膜１２をエッチング除去した際に、開孔部１３、
１４の側壁に酸化シリコン膜２１が露出することを防ぐ
ことができる。
に、開孔部１３、１４の底の角部Ｄにおいて、上記した
絶縁膜１２のカバレッジが悪くなり、くびれ１５が生じ
る場合がある。しかし、図２２および図２３を用いて前
述したように、開孔部１３、１４の底部の絶縁膜１１の
エッチング量を絶縁膜１２の膜厚以上かつ絶縁膜１１の
膜厚以下としたことにより、開孔部１３、１４の底の角
部Ｄにおいて絶縁膜１２と絶縁膜１１との重なり部分が
できるので、後の工程において開孔部１３、１４の底部
の絶縁膜１２をエッチング除去した際に、開孔部１３、
１４の側壁に酸化シリコン膜２１が露出することを防ぐ
ことができる。
【００６０】さらに後の工程において、開孔部１３、１
４の底部の絶縁膜１２の下部の絶縁膜１１および絶縁膜
１０を除去した後に、開孔部１３、１４の底部に露出し
た半導体基板１の表面に自然形成された酸化シリコン膜
を除去する目的で半導体基板１を洗浄するが、上記した
ように本実施の形態１のＤＲＡＭの製造方法において
は、開孔部１３、１４の側壁に酸化シリコン膜２１が露
出することを防ぐことができるので、この洗浄工程に用
いられる洗浄液によって絶縁膜２１がウェットエッチン
グされてしまうことを防ぐことができる。つまり、開孔
部１３、１４の側壁に酸化シリコン膜２１が露出してい
る場合には、このウェットエッチングにより絶縁膜２１
に空洞部が生じてしまう場合があるが、本実施の形態１
ではそれを防止できる。これについては図３８〜図４３
を用いて後述する。
４の底部の絶縁膜１２の下部の絶縁膜１１および絶縁膜
１０を除去した後に、開孔部１３、１４の底部に露出し
た半導体基板１の表面に自然形成された酸化シリコン膜
を除去する目的で半導体基板１を洗浄するが、上記した
ように本実施の形態１のＤＲＡＭの製造方法において
は、開孔部１３、１４の側壁に酸化シリコン膜２１が露
出することを防ぐことができるので、この洗浄工程に用
いられる洗浄液によって絶縁膜２１がウェットエッチン
グされてしまうことを防ぐことができる。つまり、開孔
部１３、１４の側壁に酸化シリコン膜２１が露出してい
る場合には、このウェットエッチングにより絶縁膜２１
に空洞部が生じてしまう場合があるが、本実施の形態１
ではそれを防止できる。これについては図３８〜図４３
を用いて後述する。
【００６１】図２８および図２９は、それぞれ図２４お
よび図２５に続くＤＲＡＭの製造工程中の断面図であ
り、図３０および図３１は、それぞれ図２６および図２
７に対応して開孔部１３（または開孔部１４）付近を拡
大して示した断面図である。
よび図２５に続くＤＲＡＭの製造工程中の断面図であ
り、図３０および図３１は、それぞれ図２６および図２
７に対応して開孔部１３（または開孔部１４）付近を拡
大して示した断面図である。
【００６２】次に、図２８〜図３１に示すように、たと
えばエッチバック法により開孔部１３、１４の底部の絶
縁膜１２、絶縁膜１１および絶縁膜１０を除去すること
により、絶縁膜１０、１１、１２からなる側壁絶縁膜１
６を有するコンタクトホール１７、１８（第２開孔部）
を形成することができる。
えばエッチバック法により開孔部１３、１４の底部の絶
縁膜１２、絶縁膜１１および絶縁膜１０を除去すること
により、絶縁膜１０、１１、１２からなる側壁絶縁膜１
６を有するコンタクトホール１７、１８（第２開孔部）
を形成することができる。
【００６３】ここで、コンタクトホール１７、１８の側
壁は、ゲート電極７（ワード線ＷＬ）を横切るＡ−Ａ断
面においては、コンタクトホール１７、１８の側壁には
絶縁膜１０、１１、１２からなる積層膜である側壁絶縁
膜１６が形成されるが、ゲート電極７（ワード線ＷＬ）
に平行なＢ−Ｂ断面においては絶縁膜１２のみが形成さ
れる。また、前記Ｂ−Ｂ断面においては、コンタクトホ
ール１７、１８の底の角部に絶縁膜１０、１１の端部表
面が露出しており、絶縁膜１１の端部表面の一部と絶縁
膜１２の一部とが重なった構成となっている。
壁は、ゲート電極７（ワード線ＷＬ）を横切るＡ−Ａ断
面においては、コンタクトホール１７、１８の側壁には
絶縁膜１０、１１、１２からなる積層膜である側壁絶縁
膜１６が形成されるが、ゲート電極７（ワード線ＷＬ）
に平行なＢ−Ｂ断面においては絶縁膜１２のみが形成さ
れる。また、前記Ｂ−Ｂ断面においては、コンタクトホ
ール１７、１８の底の角部に絶縁膜１０、１１の端部表
面が露出しており、絶縁膜１１の端部表面の一部と絶縁
膜１２の一部とが重なった構成となっている。
【００６４】次に、図３２および図３３に示すように、
たとえばＰをドープした膜厚約１００ｎｍ程度のｎ型多
結晶シリコン膜１９ＡをＣＶＤ法によって堆積すること
により、コンタクトホール１７、１８の内部にｎ型多結
晶シリコン膜１９Ａを埋め込む。なお、図示しない周辺
回路領域にコンタクトホール１７、１８よりも径の大き
いコンタクトホールがある場合には、コンタクトホール
内部のｎ型多結晶シリコン膜の膜厚が不足し、次の工程
でｎ型多結晶シリコン膜１９Ａを研磨したときに周辺回
路領域のコンタクトホールの底部の基板１が削れてしま
うおそれがあるので、ｎ型多結晶シリコン膜１９Ａの上
部に、たとえばＣＶＤ法にて膜厚約２００ｎｍ程度の酸
化シリコン膜をさらに堆積しておいてもよい。
たとえばＰをドープした膜厚約１００ｎｍ程度のｎ型多
結晶シリコン膜１９ＡをＣＶＤ法によって堆積すること
により、コンタクトホール１７、１８の内部にｎ型多結
晶シリコン膜１９Ａを埋め込む。なお、図示しない周辺
回路領域にコンタクトホール１７、１８よりも径の大き
いコンタクトホールがある場合には、コンタクトホール
内部のｎ型多結晶シリコン膜の膜厚が不足し、次の工程
でｎ型多結晶シリコン膜１９Ａを研磨したときに周辺回
路領域のコンタクトホールの底部の基板１が削れてしま
うおそれがあるので、ｎ型多結晶シリコン膜１９Ａの上
部に、たとえばＣＶＤ法にて膜厚約２００ｎｍ程度の酸
化シリコン膜をさらに堆積しておいてもよい。
【００６５】次に、図３４および図３５に示すように、
ｎ型多結晶シリコン膜１９Ａ、多結晶シリコン膜からな
る耐エッチングマスク２４およびその下層の酸化シリコ
ン膜２３をＣＭＰ法で研磨することにより、コンタクト
ホール１７、１８の外部のｎ型多結晶シリコン膜１９Ａ
を除去し、コンタクトホール１７、１８の内部にｎ型多
結晶シリコン膜１９Ａによって構成されるプラグ１９
（第２導電性膜）を形成する。このＣＭＰ法によるｎ型
多結晶シリコン膜１９Ａ、耐エッチングマスク２４およ
び酸化シリコン膜２３の研磨は、キャップ絶縁膜９を構
成する窒化シリコン膜をストッパにして行う。
ｎ型多結晶シリコン膜１９Ａ、多結晶シリコン膜からな
る耐エッチングマスク２４およびその下層の酸化シリコ
ン膜２３をＣＭＰ法で研磨することにより、コンタクト
ホール１７、１８の外部のｎ型多結晶シリコン膜１９Ａ
を除去し、コンタクトホール１７、１８の内部にｎ型多
結晶シリコン膜１９Ａによって構成されるプラグ１９
（第２導電性膜）を形成する。このＣＭＰ法によるｎ型
多結晶シリコン膜１９Ａ、耐エッチングマスク２４およ
び酸化シリコン膜２３の研磨は、キャップ絶縁膜９を構
成する窒化シリコン膜をストッパにして行う。
【００６６】ところで、図３６は、図２２および図２３
を用いて前述した絶縁膜１１のエッチング時において、
オーバーエッチングによって開孔部１３、１４の底部下
の絶縁膜１０および半導体基板１を削り込んでしまった
際の開孔部１３（または開孔部１４）付近を拡大して示
した断面図である。この後、図３６に示した状況下で、
図２４〜図３１を用いて説明した工程に沿って絶縁膜１
２を形成し、開孔部１３、１４の底部の絶縁膜１２をエ
ッチバック法により除去すると、図３７に示すように、
オーバーエッチングによってさらに半導体基板１（ｎ型
半導体領域８（ソース、ドレイン領域））を削り込んで
しまう。その結果、ｎ型半導体領域８（ソース、ドレイ
ン領域）の浅接合に対応できなくなり、半導体素子の微
細化ができなくなる。つまり、ＤＲＡＭの歩留りが低下
する原因となってしまう。
を用いて前述した絶縁膜１１のエッチング時において、
オーバーエッチングによって開孔部１３、１４の底部下
の絶縁膜１０および半導体基板１を削り込んでしまった
際の開孔部１３（または開孔部１４）付近を拡大して示
した断面図である。この後、図３６に示した状況下で、
図２４〜図３１を用いて説明した工程に沿って絶縁膜１
２を形成し、開孔部１３、１４の底部の絶縁膜１２をエ
ッチバック法により除去すると、図３７に示すように、
オーバーエッチングによってさらに半導体基板１（ｎ型
半導体領域８（ソース、ドレイン領域））を削り込んで
しまう。その結果、ｎ型半導体領域８（ソース、ドレイ
ン領域）の浅接合に対応できなくなり、半導体素子の微
細化ができなくなる。つまり、ＤＲＡＭの歩留りが低下
する原因となってしまう。
【００６７】本実施の形態１においては、図２２および
図２３を用いて前述したように、開孔部１３、１４の底
部の絶縁膜１１のエッチング時においては、その絶縁膜
１１を完全にエッチング除去せず、その一部を残してい
る。その結果、開孔部１３、１４の底部下の絶縁膜１０
および半導体基板１をオーバーエッチングにより削り込
んでしまうこと防ぐことができる。従って、ｎ型半導体
領域８（ソース、ドレイン領域）の浅接合化が可能とな
るので、半導体素子の微細化が可能となる。また、削り
込みによるダメージ層の形成を防止できることから、ｎ
型半導体領域８（ソース、ドレイン領域）における接触
抵抗の上昇を防ぐことができる。つまり、本実施の形態
１のＤＲＡＭの歩留りと信頼性を向上することが可能と
なる。
図２３を用いて前述したように、開孔部１３、１４の底
部の絶縁膜１１のエッチング時においては、その絶縁膜
１１を完全にエッチング除去せず、その一部を残してい
る。その結果、開孔部１３、１４の底部下の絶縁膜１０
および半導体基板１をオーバーエッチングにより削り込
んでしまうこと防ぐことができる。従って、ｎ型半導体
領域８（ソース、ドレイン領域）の浅接合化が可能とな
るので、半導体素子の微細化が可能となる。また、削り
込みによるダメージ層の形成を防止できることから、ｎ
型半導体領域８（ソース、ドレイン領域）における接触
抵抗の上昇を防ぐことができる。つまり、本実施の形態
１のＤＲＡＭの歩留りと信頼性を向上することが可能と
なる。
【００６８】また、図３８および図３９は、図２２およ
び図２３を用いて前述した開孔部１３、１４の底部の絶
縁膜１１のエッチングを行わずに、図２４〜図２７を用
いて前述した絶縁膜１２を形成した場合の開孔部１３
（または開孔部１４）付近を拡大して示した断面図であ
る。なお、図３８は、ゲート電極７（ワード線ＷＬ）を
横切る断面を示し、図３９は、ゲート電極７（ワード線
ＷＬ）に平行な断面を示している。
び図２３を用いて前述した開孔部１３、１４の底部の絶
縁膜１１のエッチングを行わずに、図２４〜図２７を用
いて前述した絶縁膜１２を形成した場合の開孔部１３
（または開孔部１４）付近を拡大して示した断面図であ
る。なお、図３８は、ゲート電極７（ワード線ＷＬ）を
横切る断面を示し、図３９は、ゲート電極７（ワード線
ＷＬ）に平行な断面を示している。
【００６９】この後、図３８および図３９に示した状況
下で、図４０および図４１に示すように、図２８〜図３
１を用いて説明した工程に沿って開孔部１３、１４の底
部の絶縁膜１２をエッチバック法により除去すると、コ
ンタクトホール１７、１８の側壁の領域Ｅから絶縁膜２
１が露出してしまう。コンタクトホール１７、１８の側
壁の領域Ｅから絶縁膜２１が露出した状況下で半導体基
板１を洗浄すると、図４２に示すように、洗浄工程に用
いられる洗浄液によって絶縁膜２１がウェットエッチン
グされ空洞部３０が形成されてしまう。さらに、その洗
浄工程により、絶縁膜１２の下部がウエットエッチング
されてしまう場合には、領域Ｅにおける絶縁膜２１の露
出面が広がり、空洞部３０がさらに拡大してしまう場合
がある。そして、空洞部３０が形成された状況下で、図
４３に示すように、プラグ１９を形成するためのｎ型多
結晶シリコン膜１９Ａをコンタクトホール１７、１８に
埋め込むと、ｎ型多結晶シリコン膜１９Ａは空洞部３０
にも浸入し、隣り合うコンタクトホール１７、１８が短
絡してしまう問題がある。
下で、図４０および図４１に示すように、図２８〜図３
１を用いて説明した工程に沿って開孔部１３、１４の底
部の絶縁膜１２をエッチバック法により除去すると、コ
ンタクトホール１７、１８の側壁の領域Ｅから絶縁膜２
１が露出してしまう。コンタクトホール１７、１８の側
壁の領域Ｅから絶縁膜２１が露出した状況下で半導体基
板１を洗浄すると、図４２に示すように、洗浄工程に用
いられる洗浄液によって絶縁膜２１がウェットエッチン
グされ空洞部３０が形成されてしまう。さらに、その洗
浄工程により、絶縁膜１２の下部がウエットエッチング
されてしまう場合には、領域Ｅにおける絶縁膜２１の露
出面が広がり、空洞部３０がさらに拡大してしまう場合
がある。そして、空洞部３０が形成された状況下で、図
４３に示すように、プラグ１９を形成するためのｎ型多
結晶シリコン膜１９Ａをコンタクトホール１７、１８に
埋め込むと、ｎ型多結晶シリコン膜１９Ａは空洞部３０
にも浸入し、隣り合うコンタクトホール１７、１８が短
絡してしまう問題がある。
【００７０】本実施の形態１においては、図２７を用い
て前述したように、開孔部１３、１４の底の角部Ｄにお
いて絶縁膜１２と絶縁膜１１との重なり部分ができるの
で、開孔部１３、１４の底部の絶縁膜１２をエッチング
除去した際に、開孔部１３、１４の側壁に酸化シリコン
膜２１が露出することを防ぐことが可能である。つま
り、開孔部１３、１４の側壁において酸化シリコン膜２
１の露出を防ぐことができるので、上記した半導体基板
１の洗浄工程中に洗浄液によって絶縁膜２１がウェット
エッチングされ、空洞部３０が形成されてしまうことを
防ぐことが可能となる。その結果、コンタクトホール１
７、１８にｎ型多結晶シリコン膜１９Ａを埋め込んだ際
に、埋め込んだｎ型多結晶シリコン膜１９Ａによって隣
り合うコンタクトホール１７、１８が短絡してしまうこ
とを防ぐことが可能となる。
て前述したように、開孔部１３、１４の底の角部Ｄにお
いて絶縁膜１２と絶縁膜１１との重なり部分ができるの
で、開孔部１３、１４の底部の絶縁膜１２をエッチング
除去した際に、開孔部１３、１４の側壁に酸化シリコン
膜２１が露出することを防ぐことが可能である。つま
り、開孔部１３、１４の側壁において酸化シリコン膜２
１の露出を防ぐことができるので、上記した半導体基板
１の洗浄工程中に洗浄液によって絶縁膜２１がウェット
エッチングされ、空洞部３０が形成されてしまうことを
防ぐことが可能となる。その結果、コンタクトホール１
７、１８にｎ型多結晶シリコン膜１９Ａを埋め込んだ際
に、埋め込んだｎ型多結晶シリコン膜１９Ａによって隣
り合うコンタクトホール１７、１８が短絡してしまうこ
とを防ぐことが可能となる。
【００７１】また、図４４および図４５は、図２２およ
び図２３を用いて前述した開孔部１３、１４の底部の絶
縁膜１１のエッチングの際に、窒化シリコン膜と酸化シ
リコン膜とのエッチング選択比が高いエッチングガスを
用いた場合の開孔部１３（または開孔部１４）付近を拡
大して示した断面図である。なお、図４４は、ゲート電
極７（ワード線ＷＬ）を横切る断面を示し、図４５は、
ゲート電極７（ワード線ＷＬ）に平行な断面を示してい
る。
び図２３を用いて前述した開孔部１３、１４の底部の絶
縁膜１１のエッチングの際に、窒化シリコン膜と酸化シ
リコン膜とのエッチング選択比が高いエッチングガスを
用いた場合の開孔部１３（または開孔部１４）付近を拡
大して示した断面図である。なお、図４４は、ゲート電
極７（ワード線ＷＬ）を横切る断面を示し、図４５は、
ゲート電極７（ワード線ＷＬ）に平行な断面を示してい
る。
【００７２】本発明者らが行った実験によれば、本実施
の形態１の開孔部１３、１４の底部の絶縁膜１１のエッ
チング工程においては、エッチング選択比とエッチング
の異方性とがトレードオフの関係にあり、エッチング選
択比を高くするにしたがって、エッチングは等方的にな
ることがわかった。すなわち、窒化シリコン膜と酸化シ
リコン膜とのエッチング選択比が高いエッチングガスを
用いた場合においては、等方性エッチングにより、図４
４および図４５に示すように、絶縁膜１１にサイドエッ
チング部３１が形成されてしまうことがわかった。
の形態１の開孔部１３、１４の底部の絶縁膜１１のエッ
チング工程においては、エッチング選択比とエッチング
の異方性とがトレードオフの関係にあり、エッチング選
択比を高くするにしたがって、エッチングは等方的にな
ることがわかった。すなわち、窒化シリコン膜と酸化シ
リコン膜とのエッチング選択比が高いエッチングガスを
用いた場合においては、等方性エッチングにより、図４
４および図４５に示すように、絶縁膜１１にサイドエッ
チング部３１が形成されてしまうことがわかった。
【００７３】このサイドエッチング部３１が形成された
状況下で、図４６および図４７に示すように、図２４〜
図２７を用いて説明した工程に沿って絶縁膜１２を形成
すると、サイドエッチング部３１において絶縁膜２１の
カバレッジが低下し、そのサイドエッチング部３１から
絶縁膜２１が露出する場合がある。この状況下で、図４
８および図４９に示すように、図２８〜図３１を用いて
説明した工程に沿って開孔部１３、１４の底部の絶縁膜
１２をエッチバック法により除去し、続けて、半導体基
板１を洗浄すると、図４０および図４１を用いて説明し
た場合と同様に、洗浄工程に用いられる洗浄液によって
絶縁膜２１がウェットエッチングされ空洞部３０が形成
されてしまう。そして、空洞部３０が形成された状況下
で、プラグ１９を形成するためのｎ型多結晶シリコン膜
１９Ａをコンタクトホール１７、１８に埋め込むと、ｎ
型多結晶シリコン膜１９Ａは空洞部２０にも浸入し、隣
り合うコンタクトホール１７、１８が短絡してしまう問
題がある。
状況下で、図４６および図４７に示すように、図２４〜
図２７を用いて説明した工程に沿って絶縁膜１２を形成
すると、サイドエッチング部３１において絶縁膜２１の
カバレッジが低下し、そのサイドエッチング部３１から
絶縁膜２１が露出する場合がある。この状況下で、図４
８および図４９に示すように、図２８〜図３１を用いて
説明した工程に沿って開孔部１３、１４の底部の絶縁膜
１２をエッチバック法により除去し、続けて、半導体基
板１を洗浄すると、図４０および図４１を用いて説明し
た場合と同様に、洗浄工程に用いられる洗浄液によって
絶縁膜２１がウェットエッチングされ空洞部３０が形成
されてしまう。そして、空洞部３０が形成された状況下
で、プラグ１９を形成するためのｎ型多結晶シリコン膜
１９Ａをコンタクトホール１７、１８に埋め込むと、ｎ
型多結晶シリコン膜１９Ａは空洞部２０にも浸入し、隣
り合うコンタクトホール１７、１８が短絡してしまう問
題がある。
【００７４】本実施の形態１においては、図２２および
図２３を用いて前述したように、開孔部１３、１４の底
部の絶縁膜１１のエッチング工程は、異方性エッチング
にて行うので、絶縁膜１１にサイドエッチング部３１が
形成されてしまうことを防ぐことができる。つまり、こ
のサイドエッチング部３１が形成されてしまうことを防
ぐことができるので、絶縁膜１２の形成後に開孔部１
３、１４の底の角部において酸化シリコン膜２１が露出
することを防ぐことが可能である。その結果、開孔部１
３、１４の底部の絶縁膜１２を除去した後の洗浄工程中
に絶縁膜２１がウェットエッチングされ、空洞部３０が
形成されてしまうことを防ぐことが可能となる。さら
に、空洞部３０が形成されてしまうことを防ぐことが可
能となることから、コンタクトホール１７、１８にｎ型
多結晶シリコン膜１９Ａを埋め込んだ際に、埋め込んだ
ｎ型多結晶シリコン膜１９Ａによって隣り合うコンタク
トホール１７、１８が短絡してしまうことを防ぐことが
可能となる。
図２３を用いて前述したように、開孔部１３、１４の底
部の絶縁膜１１のエッチング工程は、異方性エッチング
にて行うので、絶縁膜１１にサイドエッチング部３１が
形成されてしまうことを防ぐことができる。つまり、こ
のサイドエッチング部３１が形成されてしまうことを防
ぐことができるので、絶縁膜１２の形成後に開孔部１
３、１４の底の角部において酸化シリコン膜２１が露出
することを防ぐことが可能である。その結果、開孔部１
３、１４の底部の絶縁膜１２を除去した後の洗浄工程中
に絶縁膜２１がウェットエッチングされ、空洞部３０が
形成されてしまうことを防ぐことが可能となる。さら
に、空洞部３０が形成されてしまうことを防ぐことが可
能となることから、コンタクトホール１７、１８にｎ型
多結晶シリコン膜１９Ａを埋め込んだ際に、埋め込んだ
ｎ型多結晶シリコン膜１９Ａによって隣り合うコンタク
トホール１７、１８が短絡してしまうことを防ぐことが
可能となる。
【００７５】次に、図５０〜図５３に示すように、半導
体基板１上に、たとえばＣＶＤ法によって膜厚約３００
ｎｍ程度の酸化シリコン膜３２を堆積した後、フォトレ
ジスト膜（図示せず）をマスクにしてコンタクトホール
１７の上部の酸化シリコン膜３２をドライエッチングす
ることにより、後で形成されるビット線ＢＬとコンタク
トホール１７とを接続するためのスルーホール３３を形
成する。この時、図示しない周辺回路領域にも、第１層
目の配線と素子とを接続するためのコンタクトホールを
形成する。なお、コンタクトホール１７の上部の酸化シ
リコン膜３２をドライエッチングする際にコンタクトホ
ール１７に埋め込んだプラグ１９が削られるのを防ぐ対
策として、酸化シリコン膜３２の下層に膜厚約１０ｎｍ
程度の窒化シリコン膜（図示せず）を堆積し、この窒化
シリコン膜をエッチングストッパとして酸化シリコン膜
３１をドライエッチングした後、その窒化シリコン膜を
エッチングしてもよい。
体基板１上に、たとえばＣＶＤ法によって膜厚約３００
ｎｍ程度の酸化シリコン膜３２を堆積した後、フォトレ
ジスト膜（図示せず）をマスクにしてコンタクトホール
１７の上部の酸化シリコン膜３２をドライエッチングす
ることにより、後で形成されるビット線ＢＬとコンタク
トホール１７とを接続するためのスルーホール３３を形
成する。この時、図示しない周辺回路領域にも、第１層
目の配線と素子とを接続するためのコンタクトホールを
形成する。なお、コンタクトホール１７の上部の酸化シ
リコン膜３２をドライエッチングする際にコンタクトホ
ール１７に埋め込んだプラグ１９が削られるのを防ぐ対
策として、酸化シリコン膜３２の下層に膜厚約１０ｎｍ
程度の窒化シリコン膜（図示せず）を堆積し、この窒化
シリコン膜をエッチングストッパとして酸化シリコン膜
３１をドライエッチングした後、その窒化シリコン膜を
エッチングしてもよい。
【００７６】続いて、スルーホール３３の内部にプラグ
３４を形成する。プラグ３４を形成するためには、たと
えばＣＶＤ法にて酸化シリコン膜３の上部にＴｉＮなど
からなるバリアメタルを堆積する。続いて、そのバリア
メタル膜の上部に、たとえばＣＶＤ法によってＷ膜を堆
積することによってスルーホール３３の内部にこれらの
膜を埋め込んだあと、スルーホール３３の外部のこれら
の膜をＣＭＰ法により除去する。この時、図示しない周
辺回路領域のコンタクトホールの内部にもプラグ３４を
形成する。
３４を形成する。プラグ３４を形成するためには、たと
えばＣＶＤ法にて酸化シリコン膜３の上部にＴｉＮなど
からなるバリアメタルを堆積する。続いて、そのバリア
メタル膜の上部に、たとえばＣＶＤ法によってＷ膜を堆
積することによってスルーホール３３の内部にこれらの
膜を埋め込んだあと、スルーホール３３の外部のこれら
の膜をＣＭＰ法により除去する。この時、図示しない周
辺回路領域のコンタクトホールの内部にもプラグ３４を
形成する。
【００７７】次に、図５３〜図５５に示すように、酸化
シリコン膜３２の上部にビット線ＢＬを形成する。ビッ
ト線ＢＬを形成するには、たとえば酸化シリコン膜３２
の上部にスパッタリング法にて膜厚約１０ｎｍ程度のＴ
ｉＮ膜（またはＷＮ膜）および膜厚約５０ｎｍ程度のＷ
膜を堆積した後、フォトレジスト膜をマスクにしてこれ
らの膜をドライエッチングする。ビット線ＢＬは、スル
ーホール３３の内部に埋め込まれたプラグ３４およびコ
ンタクトホール１７の内部に埋め込まれたプラグ１９を
介してメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体
領域（ソース、ドレイン領域）８の一方と電気的に接続
される。
シリコン膜３２の上部にビット線ＢＬを形成する。ビッ
ト線ＢＬを形成するには、たとえば酸化シリコン膜３２
の上部にスパッタリング法にて膜厚約１０ｎｍ程度のＴ
ｉＮ膜（またはＷＮ膜）および膜厚約５０ｎｍ程度のＷ
膜を堆積した後、フォトレジスト膜をマスクにしてこれ
らの膜をドライエッチングする。ビット線ＢＬは、スル
ーホール３３の内部に埋め込まれたプラグ３４およびコ
ンタクトホール１７の内部に埋め込まれたプラグ１９を
介してメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体
領域（ソース、ドレイン領域）８の一方と電気的に接続
される。
【００７８】次に、図５６に示すように、たとえばビッ
ト線ＢＬの上部にＣＶＤ法にて膜厚約３００ｎｍ程度の
酸化シリコン膜３５を堆積した後、その表面をＣＭＰ法
にて平坦化する。次に、たとえば酸化シリコン膜３４の
上部にＣＶＤ法にて膜厚約５０ｎｍ程度の窒化シリコン
膜３６を堆積した後、窒化シリコン膜３６および酸化シ
リコン膜３５、３２をドライエッチングすることによっ
て、プラグ１９が埋め込まれたコンタクトホール１８の
上部にスルーホール３７を形成する。
ト線ＢＬの上部にＣＶＤ法にて膜厚約３００ｎｍ程度の
酸化シリコン膜３５を堆積した後、その表面をＣＭＰ法
にて平坦化する。次に、たとえば酸化シリコン膜３４の
上部にＣＶＤ法にて膜厚約５０ｎｍ程度の窒化シリコン
膜３６を堆積した後、窒化シリコン膜３６および酸化シ
リコン膜３５、３２をドライエッチングすることによっ
て、プラグ１９が埋め込まれたコンタクトホール１８の
上部にスルーホール３７を形成する。
【００７９】続いて、スルーホール３７の内部にプラグ
３８を形成し、さらにプラグ３８の表面にバリアメタル
膜３９を形成する。プラグ３８およびバリアメタル膜３
９を形成するには、たとえば窒化シリコン膜３６の上部
にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法にて
堆積することによってスルーホール３７の内部にｎ型多
結晶シリコン膜を埋め込んだ後、スルーホール３７の外
部のｎ型多結晶シリコン膜をドライエッチングにて除去
する。この時、スルーホール３７の内部のｎ型多結晶シ
リコン膜をオーバーエッチングし、プラグ３８の表面を
窒化シリコン膜３６の表面よりも下方に後退させること
によって、プラグ３８の上部にバリアメタル膜３９を埋
め込むためのスペースを確保する。次に、たとえば窒化
シリコン膜３６の上部にスパッタリング法にてＴａＮ膜
を堆積することによって、スルーホール３７内のプラグ
３８の上部にＴａＮ（窒化タンタル）膜を埋め込んだ
後、スルーホール３７の外部のＴａＮ膜をＣＭＰ法で除
去する。
３８を形成し、さらにプラグ３８の表面にバリアメタル
膜３９を形成する。プラグ３８およびバリアメタル膜３
９を形成するには、たとえば窒化シリコン膜３６の上部
にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法にて
堆積することによってスルーホール３７の内部にｎ型多
結晶シリコン膜を埋め込んだ後、スルーホール３７の外
部のｎ型多結晶シリコン膜をドライエッチングにて除去
する。この時、スルーホール３７の内部のｎ型多結晶シ
リコン膜をオーバーエッチングし、プラグ３８の表面を
窒化シリコン膜３６の表面よりも下方に後退させること
によって、プラグ３８の上部にバリアメタル膜３９を埋
め込むためのスペースを確保する。次に、たとえば窒化
シリコン膜３６の上部にスパッタリング法にてＴａＮ膜
を堆積することによって、スルーホール３７内のプラグ
３８の上部にＴａＮ（窒化タンタル）膜を埋め込んだ
後、スルーホール３７の外部のＴａＮ膜をＣＭＰ法で除
去する。
【００８０】後の工程において、スルーホール３７の上
部に形成する情報蓄積用容量素子Ｃの下部電極とプラグ
３８との間に介在する上記バリアメタル膜３９は、情報
蓄積用容量素子Ｃの容量絶縁膜形成工程で行われる高温
熱処理の際に、下部電極を構成するＲｕ膜とプラグ３８
を構成する多結晶シリコン膜との界面において所望しな
い反応が生じることを抑制するために形成する。
部に形成する情報蓄積用容量素子Ｃの下部電極とプラグ
３８との間に介在する上記バリアメタル膜３９は、情報
蓄積用容量素子Ｃの容量絶縁膜形成工程で行われる高温
熱処理の際に、下部電極を構成するＲｕ膜とプラグ３８
を構成する多結晶シリコン膜との界面において所望しな
い反応が生じることを抑制するために形成する。
【００８１】その後、スルーホール３７の上部に下部電
極４２、容量絶縁膜４３および上部電極４３によって構
成される情報蓄積用容量素子Ｃを形成し、スルーホール
３７の内部に埋め込まれたプラグ３８およびコンタクト
ホール１８の内部に埋め込まれたプラグ１９を介して情
報蓄積用容量素子Ｃの下部電極４２とメモリセル選択用
ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン
領域）８の他方とを電気的に接続する。
極４２、容量絶縁膜４３および上部電極４３によって構
成される情報蓄積用容量素子Ｃを形成し、スルーホール
３７の内部に埋め込まれたプラグ３８およびコンタクト
ホール１８の内部に埋め込まれたプラグ１９を介して情
報蓄積用容量素子Ｃの下部電極４２とメモリセル選択用
ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン
領域）８の他方とを電気的に接続する。
【００８２】情報蓄積用容量素子Ｃを形成するには、た
とえば図５８および図５９に示すように、窒化シリコン
膜３６の上部にＣＶＤ法にて膜厚約１μｍ程度の厚い酸
化シリコン膜４０を堆積し、続いて、フォトレジスト膜
をマスクにして酸化シリコン膜４０をドライエッチング
することにより、スルーホール３７の上部に溝４１を形
成する。酸化シリコン膜４０のエッチングは、窒化シリ
コン膜３６をエッチングストッパにして行い、下層の酸
化シリコン膜３５が削られないようにする。
とえば図５８および図５９に示すように、窒化シリコン
膜３６の上部にＣＶＤ法にて膜厚約１μｍ程度の厚い酸
化シリコン膜４０を堆積し、続いて、フォトレジスト膜
をマスクにして酸化シリコン膜４０をドライエッチング
することにより、スルーホール３７の上部に溝４１を形
成する。酸化シリコン膜４０のエッチングは、窒化シリ
コン膜３６をエッチングストッパにして行い、下層の酸
化シリコン膜３５が削られないようにする。
【００８３】続いて、フォトレジスト膜を除去した後、
たとえば溝４１の内部を含む酸化シリコン膜４０の上部
にＣＶＤ法で膜厚約７０ｎｍ〜８０ｎｍ程度のＲｕ膜を
堆積する。続けて、溝４１の内部のＲｕ膜が除去される
のを防ぐために、溝４１の内部にフォトレジスト膜を埋
め込んだ後、このフォトレジスト膜で覆われていない溝
４１の外部のＲｕ膜をドライエッチングによって除去
し、溝４１の内部に埋め込んだフォトレジスト膜をアッ
シングで除去することにより、溝４１の側壁および底面
にＲｕ膜によって構成される下部電極４２を形成する。
たとえば溝４１の内部を含む酸化シリコン膜４０の上部
にＣＶＤ法で膜厚約７０ｎｍ〜８０ｎｍ程度のＲｕ膜を
堆積する。続けて、溝４１の内部のＲｕ膜が除去される
のを防ぐために、溝４１の内部にフォトレジスト膜を埋
め込んだ後、このフォトレジスト膜で覆われていない溝
４１の外部のＲｕ膜をドライエッチングによって除去
し、溝４１の内部に埋め込んだフォトレジスト膜をアッ
シングで除去することにより、溝４１の側壁および底面
にＲｕ膜によって構成される下部電極４２を形成する。
【００８４】次に、下部電極４２が形成された溝４１の
内部を含む酸化シリコン膜４０上に容量絶縁膜４３を形
成する。容量絶縁膜４３は、たとえばＣＶＤ法で堆積し
た膜厚約２０ｎｍ程度のＢＳＴ膜によって構成する。容
量絶縁膜４３は、ＢＳＴ膜の他、たとえばＴａ2Ｏ5、Ｂ
ａＴｉＯ3（チタン酸バリウム）、ＰｂＴｉＯ3（チタン
酸鉛）、ＰＺＴ、ＰＬＴ、ＰＬＺＴなどのペロブスカイ
ト型金属酸化物からなる高（強）誘電体によって構成す
ることもできる。
内部を含む酸化シリコン膜４０上に容量絶縁膜４３を形
成する。容量絶縁膜４３は、たとえばＣＶＤ法で堆積し
た膜厚約２０ｎｍ程度のＢＳＴ膜によって構成する。容
量絶縁膜４３は、ＢＳＴ膜の他、たとえばＴａ2Ｏ5、Ｂ
ａＴｉＯ3（チタン酸バリウム）、ＰｂＴｉＯ3（チタン
酸鉛）、ＰＺＴ、ＰＬＴ、ＰＬＺＴなどのペロブスカイ
ト型金属酸化物からなる高（強）誘電体によって構成す
ることもできる。
【００８５】続いて、容量絶縁膜４３の上部に上部電極
４４を形成する。上部電極４４は、たとえばＣＶＤ法ま
たはスパッタリング法で堆積した膜厚約２００ｎｍ程度
のＲｕ膜によって構成する。
４４を形成する。上部電極４４は、たとえばＣＶＤ法ま
たはスパッタリング法で堆積した膜厚約２００ｎｍ程度
のＲｕ膜によって構成する。
【００８６】ここまでの工程により、Ｒｕ膜によって構
成される下部電極４２、ＢＳＴ膜によって構成される４
３およびＲｕ膜によって構成される上部電極４４からな
る情報蓄積用容量素子Ｃが完成する。
成される下部電極４２、ＢＳＴ膜によって構成される４
３およびＲｕ膜によって構成される上部電極４４からな
る情報蓄積用容量素子Ｃが完成する。
【００８７】その後、情報蓄積用容量素子Ｃの上部に層
間絶縁膜を挟んで２層程度のＡｌ配線を形成し、最上層
のＡｌ配線の上部にパッシベーション膜を形成するが、
それらの図示は省略する。このようにして、図２に示し
た本実施の形態１のＤＲＡＭを製造する。
間絶縁膜を挟んで２層程度のＡｌ配線を形成し、最上層
のＡｌ配線の上部にパッシベーション膜を形成するが、
それらの図示は省略する。このようにして、図２に示し
た本実施の形態１のＤＲＡＭを製造する。
【００８８】（実施の形態２）本実施の形態２のＤＲＡ
Ｍの製造方法は、前記実施の形態１において図２２およ
び図２３を用いて説明した開孔部１３、１４の底部の絶
縁膜１１のエッチングについて、絶縁膜１０をエッチン
グストッパとして絶縁膜１１をエッチングするものであ
る。その他の工程および部材については前記実施の形態
１と同様であり、それら同様の工程および部材について
の説明は省略する。
Ｍの製造方法は、前記実施の形態１において図２２およ
び図２３を用いて説明した開孔部１３、１４の底部の絶
縁膜１１のエッチングについて、絶縁膜１０をエッチン
グストッパとして絶縁膜１１をエッチングするものであ
る。その他の工程および部材については前記実施の形態
１と同様であり、それら同様の工程および部材について
の説明は省略する。
【００８９】次に、上記した本実施の形態２のＤＲＡＭ
の製造方法を図６０〜図６５に従って説明する。
の製造方法を図６０〜図６５に従って説明する。
【００９０】本実施の形態２のＤＲＡＭの製造方法は、
前記実施の形態１において図３〜図２１を用いて説明し
た工程までは同様である。
前記実施の形態１において図３〜図２１を用いて説明し
た工程までは同様である。
【００９１】その後、図６０および図６１に示すよう
に、開孔部１３、１４の底部の絶縁膜１１を異方性エッ
チング（ドライエッチング）により除去する。この時、
たとえばＣＨＦ3とＯ2との混合ガスをエッチングガスと
して用いて、酸化シリコン膜からなる絶縁膜１０に対し
窒化シリコン膜からなる絶縁膜１１のエッチング選択比
を高くする。その結果、絶縁膜１０をエッチングストッ
パとして開孔部１３、１４の底部の絶縁膜１１をエッチ
ングすることができる。
に、開孔部１３、１４の底部の絶縁膜１１を異方性エッ
チング（ドライエッチング）により除去する。この時、
たとえばＣＨＦ3とＯ2との混合ガスをエッチングガスと
して用いて、酸化シリコン膜からなる絶縁膜１０に対し
窒化シリコン膜からなる絶縁膜１１のエッチング選択比
を高くする。その結果、絶縁膜１０をエッチングストッ
パとして開孔部１３、１４の底部の絶縁膜１１をエッチ
ングすることができる。
【００９２】上記のように、絶縁膜１０をエッチングス
トッパとして開孔部１３、１４の底部の絶縁膜１１をエ
ッチングすることができることにより、前記実施の形態
１の場合と同様に、開孔部１３、１４の底部下の半導体
基板１をオーバーエッチングにより削り込んでしまうこ
とを防ぐことができる。また、半導体基板１の削り込み
を防ぐことができることから、半導体基板１にエッチン
グによるダメージ層が形成されることを防ぐことが可能
となるので、そのダメージ層を除去する工程を省略する
ことができる。
トッパとして開孔部１３、１４の底部の絶縁膜１１をエ
ッチングすることができることにより、前記実施の形態
１の場合と同様に、開孔部１３、１４の底部下の半導体
基板１をオーバーエッチングにより削り込んでしまうこ
とを防ぐことができる。また、半導体基板１の削り込み
を防ぐことができることから、半導体基板１にエッチン
グによるダメージ層が形成されることを防ぐことが可能
となるので、そのダメージ層を除去する工程を省略する
ことができる。
【００９３】図６２および図６３は、それぞれ図６０お
よび図６１に続くＤＲＡＭの製造工程中の断面図であ
り、図６４および図６５は、それぞれ図６２および図６
３に対応して開孔部１３（または開孔部１４）付近を拡
大して示した断面図である。
よび図６１に続くＤＲＡＭの製造工程中の断面図であ
り、図６４および図６５は、それぞれ図６２および図６
３に対応して開孔部１３（または開孔部１４）付近を拡
大して示した断面図である。
【００９４】次に、図６２〜図６５に示すように、前記
実施の形態１において図２４〜図２７を用いて説明した
工程と同様に、開孔部１３、１４の内部を含む半導体基
板１上に、絶縁膜１１より薄い膜厚で、かつゲート電極
７（ワード線ＷＬ）間のスペースが埋まりきらない範囲
の膜厚の窒化シリコン膜を堆積し、絶縁膜１２を形成す
る。
実施の形態１において図２４〜図２７を用いて説明した
工程と同様に、開孔部１３、１４の内部を含む半導体基
板１上に、絶縁膜１１より薄い膜厚で、かつゲート電極
７（ワード線ＷＬ）間のスペースが埋まりきらない範囲
の膜厚の窒化シリコン膜を堆積し、絶縁膜１２を形成す
る。
【００９５】この時、図６４および図６５に示すよう
に、前記実施の形態１において図２６および図２７を用
いて説明した場合と同様に、開孔部１３、１４の底の角
部Ｄにおいて、上記した絶縁膜１２のカバレッジが悪く
なり、くびれ１５が生じる場合がある。しかし、図６０
および図６１を用いて前述したように、開孔部１３、１
４の底部の絶縁膜１１を絶縁膜１０をエッチングストッ
パとしたエッチングにより除去したことにより、開孔部
１３、１４の底の角部Ｄにおいて絶縁膜１２と絶縁膜１
１との重なり部分ができるので、後の工程において開孔
部１３、１４の底部の絶縁膜１２をエッチング除去した
際に、開孔部１３、１４の側壁に酸化シリコン膜２１が
露出することを防ぐことができる。
に、前記実施の形態１において図２６および図２７を用
いて説明した場合と同様に、開孔部１３、１４の底の角
部Ｄにおいて、上記した絶縁膜１２のカバレッジが悪く
なり、くびれ１５が生じる場合がある。しかし、図６０
および図６１を用いて前述したように、開孔部１３、１
４の底部の絶縁膜１１を絶縁膜１０をエッチングストッ
パとしたエッチングにより除去したことにより、開孔部
１３、１４の底の角部Ｄにおいて絶縁膜１２と絶縁膜１
１との重なり部分ができるので、後の工程において開孔
部１３、１４の底部の絶縁膜１２をエッチング除去した
際に、開孔部１３、１４の側壁に酸化シリコン膜２１が
露出することを防ぐことができる。
【００９６】さらに、前記実施の形態１の場合と同様
に、開孔部１３、１４の底部の絶縁膜１２および絶縁膜
１０を除去した後の工程において、半導体基板１を洗浄
するが、上記したように本実施の形態２のＤＲＡＭの製
造方法においては、開孔部１３、１４の側壁に酸化シリ
コン膜２１が露出することを防ぐことができるので、こ
の洗浄工程に用いられる洗浄液によって絶縁膜２１がウ
ェットエッチングされてしまうことを防ぐことができ
る。
に、開孔部１３、１４の底部の絶縁膜１２および絶縁膜
１０を除去した後の工程において、半導体基板１を洗浄
するが、上記したように本実施の形態２のＤＲＡＭの製
造方法においては、開孔部１３、１４の側壁に酸化シリ
コン膜２１が露出することを防ぐことができるので、こ
の洗浄工程に用いられる洗浄液によって絶縁膜２１がウ
ェットエッチングされてしまうことを防ぐことができ
る。
【００９７】その後、前記実施の形態１において図２８
〜図３５および図５０〜図５９を用いて説明した工程と
同様の工程により、本実施の形態２のＤＲＡＭを製造す
る。
〜図３５および図５０〜図５９を用いて説明した工程と
同様の工程により、本実施の形態２のＤＲＡＭを製造す
る。
【００９８】（実施の形態３）本実施の形態３のＤＲＡ
Ｍの製造方法は、前記実施の形態１においては図２４〜
図２７を用いて説明し、前記実施の形態２においては図
６２〜図６５を用いて説明した絶縁膜１２を酸化シリコ
ン膜で構成するものである。その他の工程および部材に
ついては前記実施の形態１または前記実施の形態１と同
様であり、それら同様の工程および部材についての説明
は省略する。
Ｍの製造方法は、前記実施の形態１においては図２４〜
図２７を用いて説明し、前記実施の形態２においては図
６２〜図６５を用いて説明した絶縁膜１２を酸化シリコ
ン膜で構成するものである。その他の工程および部材に
ついては前記実施の形態１または前記実施の形態１と同
様であり、それら同様の工程および部材についての説明
は省略する。
【００９９】次に、上記した本実施の形態３のＤＲＡＭ
の製造方法を図６６〜図７３に従って説明する。
の製造方法を図６６〜図７３に従って説明する。
【０１００】本実施の形態３のＤＲＡＭの製造方法は、
前記実施の形態１において図３〜図２３を用いて説明し
た工程、もしくは前記実施の形態２において図６０〜図
６５を用いて説明した工程までは同様であるが、絶縁膜
１１（第３絶縁膜）を構成する窒化シリコン膜の堆積量
は約１０ｎｍ程度とする。
前記実施の形態１において図３〜図２３を用いて説明し
た工程、もしくは前記実施の形態２において図６０〜図
６５を用いて説明した工程までは同様であるが、絶縁膜
１１（第３絶縁膜）を構成する窒化シリコン膜の堆積量
は約１０ｎｍ程度とする。
【０１０１】その後、図６６〜図６９または図７０〜図
７３に示すように、開孔部１３、１４の内部を含む半導
体基板１上に、ゲート電極７（ワード線ＷＬ）間のスペ
ースが埋まりきらない範囲の膜厚の酸化シリコン膜を堆
積し、絶縁膜１２Ａ（第５絶縁膜）を形成する。本実施
の形態３においては、絶縁膜１２ＡはＣＶＤ法にて形成
し、その膜厚を、たとえば約３０ｎｍとすることができ
る。絶縁膜１２Ａを構成する酸化シリコン膜は、前記実
施の形態１および前記実施の形態２における絶縁膜１２
を構成する窒化シリコン膜に比べてウエットエッチング
されやすいので、絶縁膜１２Ａは絶縁膜（窒化シリコン
膜）１２の場合よりも厚くなるように形成する。絶縁膜
１２ＡをＣＶＤ法にて形成することにより、後の洗浄工
程において絶縁膜１２Ａをウエットエッチングされにく
くすることができる。なお、図６８および図６９は、そ
れぞれ図６６および図６７に対応して開孔部１３（また
は開孔部１４）付近を拡大して示した断面図であり、図
７２および図７３は、それぞれ図７０および図７１に対
応して開孔部１３（または開孔部１４）付近を拡大して
示した断面図である。また、図６６〜図６９は、前の工
程において開孔部１３（または開孔部１４）の底部の絶
縁膜１１を完全にエッチング除去せずその一部を残した
場合のものであり、図７０〜図７３は、前の工程におい
て開孔部１３（または開孔部１４）の底部の絶縁膜１１
を完全にエッチング除去した場合のものである。
７３に示すように、開孔部１３、１４の内部を含む半導
体基板１上に、ゲート電極７（ワード線ＷＬ）間のスペ
ースが埋まりきらない範囲の膜厚の酸化シリコン膜を堆
積し、絶縁膜１２Ａ（第５絶縁膜）を形成する。本実施
の形態３においては、絶縁膜１２ＡはＣＶＤ法にて形成
し、その膜厚を、たとえば約３０ｎｍとすることができ
る。絶縁膜１２Ａを構成する酸化シリコン膜は、前記実
施の形態１および前記実施の形態２における絶縁膜１２
を構成する窒化シリコン膜に比べてウエットエッチング
されやすいので、絶縁膜１２Ａは絶縁膜（窒化シリコン
膜）１２の場合よりも厚くなるように形成する。絶縁膜
１２ＡをＣＶＤ法にて形成することにより、後の洗浄工
程において絶縁膜１２Ａをウエットエッチングされにく
くすることができる。なお、図６８および図６９は、そ
れぞれ図６６および図６７に対応して開孔部１３（また
は開孔部１４）付近を拡大して示した断面図であり、図
７２および図７３は、それぞれ図７０および図７１に対
応して開孔部１３（または開孔部１４）付近を拡大して
示した断面図である。また、図６６〜図６９は、前の工
程において開孔部１３（または開孔部１４）の底部の絶
縁膜１１を完全にエッチング除去せずその一部を残した
場合のものであり、図７０〜図７３は、前の工程におい
て開孔部１３（または開孔部１４）の底部の絶縁膜１１
を完全にエッチング除去した場合のものである。
【０１０２】この時、図６８、図６９、図７２および図
７３に示すように、前記実施の形態１において図２６お
よび図２７を用いて説明した場合および前記実施の形態
２において図６４および図６５を用いて説明した場合と
同様に、開孔部１３、１４の底の角部Ｄにおいて、上記
した絶縁膜１２Ａのカバレッジが悪くなり、くびれ１５
が生じる場合がある。しかし、前記実施の形態１および
前記実施の形態２の場合と同様に、開孔部１３、１４の
底の角部Ｄにおいて絶縁膜１２Ａと絶縁膜１１との重な
り部分ができるので、後の工程において開孔部１３、１
４の底部の絶縁膜１２Ａをエッチング除去した際に、開
孔部１３、１４の側壁に酸化シリコン膜２１が露出する
ことを防ぐことができる。
７３に示すように、前記実施の形態１において図２６お
よび図２７を用いて説明した場合および前記実施の形態
２において図６４および図６５を用いて説明した場合と
同様に、開孔部１３、１４の底の角部Ｄにおいて、上記
した絶縁膜１２Ａのカバレッジが悪くなり、くびれ１５
が生じる場合がある。しかし、前記実施の形態１および
前記実施の形態２の場合と同様に、開孔部１３、１４の
底の角部Ｄにおいて絶縁膜１２Ａと絶縁膜１１との重な
り部分ができるので、後の工程において開孔部１３、１
４の底部の絶縁膜１２Ａをエッチング除去した際に、開
孔部１３、１４の側壁に酸化シリコン膜２１が露出する
ことを防ぐことができる。
【０１０３】また、前記実施の形態１の場合および前記
実施の形態２の場合と同様に、開孔部１３、１４の底部
の絶縁膜１２Ａ、絶縁膜１１（図７０〜図７３に示した
場合については考慮しない）および絶縁膜１０を除去
し、半導体基板１を洗浄するが、上記したように本実施
の形態３のＤＲＡＭの製造方法においては、開孔部１
３、１４の側壁に酸化シリコン膜２１が露出することを
防ぐことができるので、この洗浄工程に用いられる洗浄
液によって絶縁膜２１がウェットエッチングされてしま
うことを防ぐことができる。
実施の形態２の場合と同様に、開孔部１３、１４の底部
の絶縁膜１２Ａ、絶縁膜１１（図７０〜図７３に示した
場合については考慮しない）および絶縁膜１０を除去
し、半導体基板１を洗浄するが、上記したように本実施
の形態３のＤＲＡＭの製造方法においては、開孔部１
３、１４の側壁に酸化シリコン膜２１が露出することを
防ぐことができるので、この洗浄工程に用いられる洗浄
液によって絶縁膜２１がウェットエッチングされてしま
うことを防ぐことができる。
【０１０４】ところで、絶縁膜１２Ａを構成する酸化シ
リコン膜は、前記実施の形態１および前記実施の形態２
において絶縁膜１２を構成していた窒化シリコン膜に比
べて誘電率が低い。そのため、後の工程において、コン
タクトホール１７、１８（開孔部１３、１４）の内部に
形成されるプラグ１９の配線容量を下げることができ
る。ここで、配線遅延は配線抵抗と配線容量の積に比例
することから、本実施の形態３においては、プラグ１９
の配線容量を下げることができることにより、前記実施
の形態１および前記実施の形態２の場合よりもプラグ１
９における配線遅延を改善することが可能となる。
リコン膜は、前記実施の形態１および前記実施の形態２
において絶縁膜１２を構成していた窒化シリコン膜に比
べて誘電率が低い。そのため、後の工程において、コン
タクトホール１７、１８（開孔部１３、１４）の内部に
形成されるプラグ１９の配線容量を下げることができ
る。ここで、配線遅延は配線抵抗と配線容量の積に比例
することから、本実施の形態３においては、プラグ１９
の配線容量を下げることができることにより、前記実施
の形態１および前記実施の形態２の場合よりもプラグ１
９における配線遅延を改善することが可能となる。
【０１０５】その後、前記実施の形態１において図２８
〜図３５および図５０〜図５９を用いて説明した工程と
同様の工程により、本実施の形態３のＤＲＡＭを製造す
る。
〜図３５および図５０〜図５９を用いて説明した工程と
同様の工程により、本実施の形態３のＤＲＡＭを製造す
る。
【０１０６】（実施の形態４）本実施の形態４のＤＲＡ
Ｍの製造方法は、前記実施の形態１において図２２およ
び図２３を用いて説明した絶縁膜１１のエッチングを、
開孔部１３、１４の断面形状がその底部に向かって小さ
くなる順テーパー形状となるように行うものである。そ
の他の工程および部材については前記実施の形態１と同
様であり、それら同様の工程および部材についての説明
は省略する。
Ｍの製造方法は、前記実施の形態１において図２２およ
び図２３を用いて説明した絶縁膜１１のエッチングを、
開孔部１３、１４の断面形状がその底部に向かって小さ
くなる順テーパー形状となるように行うものである。そ
の他の工程および部材については前記実施の形態１と同
様であり、それら同様の工程および部材についての説明
は省略する。
【０１０７】次に、上記した本実施の形態４のＤＲＡＭ
の製造方法を図７４〜図７６に従って説明する。
の製造方法を図７４〜図７６に従って説明する。
【０１０８】本実施の形態４のＤＲＡＭの製造方法は、
前記実施の形態１において図３〜図２１を用いて説明し
た工程までは同様である。
前記実施の形態１において図３〜図２１を用いて説明し
た工程までは同様である。
【０１０９】その後、図７４および図７５に示すよう
に、たとえばＣＨＦ3とＯ2との混合ガスをエッチングガ
スとして用いた異方性エッチング（ドライエッチング）
により、開孔部１３、１４の底部およびキャップ絶縁膜
９の上面の角部Ｆに形成された絶縁膜１１をエッチング
する。この時、絶縁膜１１のエッチング量については、
後の工程で形成する絶縁膜１２の膜厚以上かつ絶縁膜１
１の膜厚以下とする。なお、図７４は、前記実施の形態
１において用いた図２２に対応して開孔部１３（または
開孔部１４）付近を拡大して示した断面図であり、図７
４は、前記実施の形態１において用いた図２３に対応し
て開孔部１３（または開孔部１４）付近を拡大して示し
た断面図である。
に、たとえばＣＨＦ3とＯ2との混合ガスをエッチングガ
スとして用いた異方性エッチング（ドライエッチング）
により、開孔部１３、１４の底部およびキャップ絶縁膜
９の上面の角部Ｆに形成された絶縁膜１１をエッチング
する。この時、絶縁膜１１のエッチング量については、
後の工程で形成する絶縁膜１２の膜厚以上かつ絶縁膜１
１の膜厚以下とする。なお、図７４は、前記実施の形態
１において用いた図２２に対応して開孔部１３（または
開孔部１４）付近を拡大して示した断面図であり、図７
４は、前記実施の形態１において用いた図２３に対応し
て開孔部１３（または開孔部１４）付近を拡大して示し
た断面図である。
【０１１０】上記した絶縁膜１１のエッチング工程にお
いては、たとえばＣＨＦ3とＯ2との混合ガスの組成比を
Ｏ2に対してＣＨＦ3の割合が多くなるようにする。たと
えば、本実施の形態４においては、ＣＨＦ3／Ｏ2＝３程
度とすることを例示できる。それにより、図７６に示す
キャップ絶縁膜９の上面の角部Ｆおよび図７７に示す開
孔部１３、１４の底の角部Ｄにおいて、開孔部１３、１
４の断面形状がその底部に向かって小さくなる順テーパ
ー形状となるように絶縁膜１１をエッチングすることが
できる。
いては、たとえばＣＨＦ3とＯ2との混合ガスの組成比を
Ｏ2に対してＣＨＦ3の割合が多くなるようにする。たと
えば、本実施の形態４においては、ＣＨＦ3／Ｏ2＝３程
度とすることを例示できる。それにより、図７６に示す
キャップ絶縁膜９の上面の角部Ｆおよび図７７に示す開
孔部１３、１４の底の角部Ｄにおいて、開孔部１３、１
４の断面形状がその底部に向かって小さくなる順テーパ
ー形状となるように絶縁膜１１をエッチングすることが
できる。
【０１１１】続いて、図７６および図７７に示すよう
に、前記実施の形態１において図２４および図２５を用
いて説明した工程と同様の工程により、絶縁膜１２を形
成する。
に、前記実施の形態１において図２４および図２５を用
いて説明した工程と同様の工程により、絶縁膜１２を形
成する。
【０１１２】上記したように、図７６に示したキャップ
絶縁膜９の上面の角部Ｆおよび図７７に示した開孔部１
３、１４の底の角部Ｄにおいて、開孔部１３、１４の断
面形状がその底部に向かって小さくなる順テーパー形状
となるように絶縁膜１１をエッチングしているので、前
記実施の形態１の場合よりもキャップ絶縁膜９の上面の
角部Ｆおよび開孔部１３、１４の底の角部Ｄにおいて絶
縁膜１２のカバレッジを向上することができる。その結
果、前記実施の形態１の場合よりキャップ絶縁膜９の上
面の角部Ｆおよび開孔部１３、１４の底の角部Ｄにおい
ては絶縁膜１１と絶縁膜１２との接続強度を向上するこ
とができる。また、絶縁膜１１と絶縁膜１２との接続強
度を向上することができることから、後の工程において
開孔部１３、１４の底部の絶縁膜１２をエッチング除去
した際に、前記実施の形態１の場合よりも確実に開孔部
１３、１４の側壁に酸化シリコン膜２１が露出すること
を防ぐことが可能となる。
絶縁膜９の上面の角部Ｆおよび図７７に示した開孔部１
３、１４の底の角部Ｄにおいて、開孔部１３、１４の断
面形状がその底部に向かって小さくなる順テーパー形状
となるように絶縁膜１１をエッチングしているので、前
記実施の形態１の場合よりもキャップ絶縁膜９の上面の
角部Ｆおよび開孔部１３、１４の底の角部Ｄにおいて絶
縁膜１２のカバレッジを向上することができる。その結
果、前記実施の形態１の場合よりキャップ絶縁膜９の上
面の角部Ｆおよび開孔部１３、１４の底の角部Ｄにおい
ては絶縁膜１１と絶縁膜１２との接続強度を向上するこ
とができる。また、絶縁膜１１と絶縁膜１２との接続強
度を向上することができることから、後の工程において
開孔部１３、１４の底部の絶縁膜１２をエッチング除去
した際に、前記実施の形態１の場合よりも確実に開孔部
１３、１４の側壁に酸化シリコン膜２１が露出すること
を防ぐことが可能となる。
【０１１３】その後、前記実施の形態１において図２８
〜図３５および図５０〜図５９を用いて説明した工程と
同様の工程により、本実施の形態４のＤＲＡＭを製造す
る。
〜図３５および図５０〜図５９を用いて説明した工程と
同様の工程により、本実施の形態４のＤＲＡＭを製造す
る。
【０１１４】上記したキャップ絶縁膜９の上面の角部Ｆ
および開孔部１３、１４の底の角部Ｄにおいて開孔部１
３、１４の断面形状が、その底部に向かって小さくなる
順テーパー形状となるように絶縁膜１１をエッチングす
る工程は、前記実施の形態２および前記実施の形態３の
場合においても適用可能である。
および開孔部１３、１４の底の角部Ｄにおいて開孔部１
３、１４の断面形状が、その底部に向かって小さくなる
順テーパー形状となるように絶縁膜１１をエッチングす
る工程は、前記実施の形態２および前記実施の形態３の
場合においても適用可能である。
【０１１５】（実施の形態５）本実施の形態５のＤＲＡ
Ｍの製造方法は、前記実施の形態１において図１９を用
いて説明した耐エッチングマスク２４に、記憶部を横切
ってアクティブ領域Ｌの長辺方向に延在する細長いスリ
ット上または溝状の開孔部を形成したものである。その
他の工程および部材については前記実施の形態１または
前記実施の形態１と同様であり、それら同様の工程およ
び部材についての説明は省略する。
Ｍの製造方法は、前記実施の形態１において図１９を用
いて説明した耐エッチングマスク２４に、記憶部を横切
ってアクティブ領域Ｌの長辺方向に延在する細長いスリ
ット上または溝状の開孔部を形成したものである。その
他の工程および部材については前記実施の形態１または
前記実施の形態１と同様であり、それら同様の工程およ
び部材についての説明は省略する。
【０１１６】次に、上記した本実施の形態５のＤＲＡＭ
の製造方法を図７８〜図８４に従って説明する。
の製造方法を図７８〜図８４に従って説明する。
【０１１７】本実施の形態５のＤＲＡＭの製造方法は、
前記実施の形態１において図３〜図１４を用いて説明し
た工程までは同様である。
前記実施の形態１において図３〜図１４を用いて説明し
た工程までは同様である。
【０１１８】その後、図７８および図７９に示すよう
に、酸化シリコン膜２２の上部に、たとえばＣＶＤ法に
より膜厚約１０ｎｍ程度の薄い酸化シリコン膜２３を堆
積し、続いて、この酸化シリコン膜２３の上部に、たと
えばＣＶＤ法により、膜厚約７０ｎｍ程度の多結晶シリ
コン膜２４Ａを堆積した後、多結晶シリコン膜２４ａの
上部に膜厚約６０ｎｍ程度の反射防止膜２５および膜厚
約４００ｎｍ程度のフォトレジスト膜２６Ａをスピン塗
布する。
に、酸化シリコン膜２２の上部に、たとえばＣＶＤ法に
より膜厚約１０ｎｍ程度の薄い酸化シリコン膜２３を堆
積し、続いて、この酸化シリコン膜２３の上部に、たと
えばＣＶＤ法により、膜厚約７０ｎｍ程度の多結晶シリ
コン膜２４Ａを堆積した後、多結晶シリコン膜２４ａの
上部に膜厚約６０ｎｍ程度の反射防止膜２５および膜厚
約４００ｎｍ程度のフォトレジスト膜２６Ａをスピン塗
布する。
【０１１９】次に、図８０および図８１に示すように、
フォトレジスト膜２６Ａをマスクにして反射防止膜２５
および多結晶シリコン膜２４Ａのそれぞれの一部をドラ
イエッチングすることにより、耐エッチングマスク２４
を形成する。図８２は、多結晶シリコン膜２４Ａによっ
て構成された上記耐エッチングマスク２４のパターン
（灰色の着色を施した部分）を示す平面図である。図示
のように、耐エッチングマスク２４は、記憶部を横切っ
てアクティブ領域Ｌの長辺方向に延在する細長いスリッ
ト状または溝状の開孔部２７Ａを有している。
フォトレジスト膜２６Ａをマスクにして反射防止膜２５
および多結晶シリコン膜２４Ａのそれぞれの一部をドラ
イエッチングすることにより、耐エッチングマスク２４
を形成する。図８２は、多結晶シリコン膜２４Ａによっ
て構成された上記耐エッチングマスク２４のパターン
（灰色の着色を施した部分）を示す平面図である。図示
のように、耐エッチングマスク２４は、記憶部を横切っ
てアクティブ領域Ｌの長辺方向に延在する細長いスリッ
ト状または溝状の開孔部２７Ａを有している。
【０１２０】ここで、前記実施の形態１において図１９
を用いて示した平面円形の開孔部２７を耐エッチングマ
スク２４に形成した場合においては、フォトマスクが合
わせずれを起こすと、開孔部２７の開孔位置がアクティ
ブ領域Ｌの長辺方向にずれることになる。この場合、後
の工程において自己整合的に形成する開孔部１３、１４
の開孔位置もアクティブ領域Ｌの長辺方向にずれ、開孔
部１３、１４の開孔面積が小さくなることになる。開孔
部１３、１４の開孔面積が小さくなることによって、さ
らに後の工程で開孔部１３、１４の底部の絶縁膜１１お
よび絶縁膜１０を除去することで形成するコンタクトホ
ール１６、１７の開孔面積も小さくなる。その結果、コ
ンタクトホール１６、１７に埋め込むプラグ１９とｎ型
半導体領域８とが接触する領域も小さくなる。
を用いて示した平面円形の開孔部２７を耐エッチングマ
スク２４に形成した場合においては、フォトマスクが合
わせずれを起こすと、開孔部２７の開孔位置がアクティ
ブ領域Ｌの長辺方向にずれることになる。この場合、後
の工程において自己整合的に形成する開孔部１３、１４
の開孔位置もアクティブ領域Ｌの長辺方向にずれ、開孔
部１３、１４の開孔面積が小さくなることになる。開孔
部１３、１４の開孔面積が小さくなることによって、さ
らに後の工程で開孔部１３、１４の底部の絶縁膜１１お
よび絶縁膜１０を除去することで形成するコンタクトホ
ール１６、１７の開孔面積も小さくなる。その結果、コ
ンタクトホール１６、１７に埋め込むプラグ１９とｎ型
半導体領域８とが接触する領域も小さくなる。
【０１２１】これに対し、本実施の形態５においては、
図８３および図８４に示すように、アクティブ領域Ｌの
長辺方向に延在する細長いスリット状または溝状の開孔
部２７Ａを有する耐エッチングマスク２４を用いて開孔
部１３、１４を形成する。そのため、フォトマスクの合
わせずれによって開孔部２７Ａの位置がアクティブ領域
Ｌの長辺方向にずれた場合でも、開孔部１３、１４の開
孔面積が小さくなることはない。その結果、コンタクト
ホール１６、１７の開孔面積も小さくなることはないの
で、コンタクトホール１６、１７に埋め込むプラグ１９
とｎ型半導体領域８とが接触する領域が小さくなること
を防ぐことができる。すなわち、スリット状または溝状
の開孔部２７Ａを有する耐エッチングマスク２４を用い
て開孔部１３、１４を形成する本実施の形態５によれ
ば、コンタクトホール１６、１７に埋め込んだプラグ１
９とｎ型半導体領域８との接触面積を最大限に確保する
ことができるので、プラグ１９とｎ型半導体領域８との
間の接触抵抗の増大を抑制することが可能となる。
図８３および図８４に示すように、アクティブ領域Ｌの
長辺方向に延在する細長いスリット状または溝状の開孔
部２７Ａを有する耐エッチングマスク２４を用いて開孔
部１３、１４を形成する。そのため、フォトマスクの合
わせずれによって開孔部２７Ａの位置がアクティブ領域
Ｌの長辺方向にずれた場合でも、開孔部１３、１４の開
孔面積が小さくなることはない。その結果、コンタクト
ホール１６、１７の開孔面積も小さくなることはないの
で、コンタクトホール１６、１７に埋め込むプラグ１９
とｎ型半導体領域８とが接触する領域が小さくなること
を防ぐことができる。すなわち、スリット状または溝状
の開孔部２７Ａを有する耐エッチングマスク２４を用い
て開孔部１３、１４を形成する本実施の形態５によれ
ば、コンタクトホール１６、１７に埋め込んだプラグ１
９とｎ型半導体領域８との接触面積を最大限に確保する
ことができるので、プラグ１９とｎ型半導体領域８との
間の接触抵抗の増大を抑制することが可能となる。
【０１２２】その後、前記実施の形態１において図２３
〜図３５および図５０〜図５９を用いて説明した工程と
同様の工程により、本実施の形態５のＤＲＡＭを製造す
る。
〜図３５および図５０〜図５９を用いて説明した工程と
同様の工程により、本実施の形態５のＤＲＡＭを製造す
る。
【０１２３】（実施の形態６）図８５は、本実施の形態
６のＤＲＡＭの製造工程の途中におけるメモリセルを示
す基板の要部平面図であり、図８６（ａ）は、図８５中
のＡ’―Ａ’線における断面図であり、図８６（ｂ）は
図８５中のＢ’―Ｂ’線における断面図である。
６のＤＲＡＭの製造工程の途中におけるメモリセルを示
す基板の要部平面図であり、図８６（ａ）は、図８５中
のＡ’―Ａ’線における断面図であり、図８６（ｂ）は
図８５中のＢ’―Ｂ’線における断面図である。
【０１２４】たとえば、半導体基板１Ｂの主面にはｎ型
ウェル３Ａおよびｐ型ウエル２Ａが形成されており、ｐ
型ウエルには素子分離溝４Ａによって周囲を規定された
活性領域Ｌ２が形成されている。図８５に示すように、
活性領域Ｌ２は、図の左右方向に細長く延び、かつその
中央部が図の上方に向かって凸状に突き出した逆Ｔ字形
の平面パターンで構成されている。
ウェル３Ａおよびｐ型ウエル２Ａが形成されており、ｐ
型ウエルには素子分離溝４Ａによって周囲を規定された
活性領域Ｌ２が形成されている。図８５に示すように、
活性領域Ｌ２は、図の左右方向に細長く延び、かつその
中央部が図の上方に向かって凸状に突き出した逆Ｔ字形
の平面パターンで構成されている。
【０１２５】上記活性領域Ｌ２のそれぞれには、ソー
ス、ドレインの一方を共有する２個のＭＩＳＦＥＴ（メ
モリセル選択用ＭＩＳＦＥＴＱｔ2）が形成されてい
る。このメモリセル選択用ＭＩＳＦＥＴＱｔ2のソー
ス、ドレイン（ｎ型半導体領域８Ａ）の一方の上部に
は、たとえば低抵抗多結晶シリコン膜からなるプラグ１
９Ｂ（第２導電性膜）が埋め込まれたコンタクトホール
１８Ａ（第２開孔部）が形成されている。後の工程で形
成される情報蓄積用容量素子このコンタクトホール１８
Ａを通じて上記ソース、ドレイン（ｎ型半導体領域）の
一方と電気的に接続される。また、メモリセル選択用Ｍ
ＩＳＦＥＴＱｔ2のゲート電極７Ｂは、ワード線ＷＬ２
と一体に構成される。ゲート電極７Ｂ（ワード線ＷＬ
２）上には窒化シリコン膜からなるキャップ絶縁膜９Ｂ
が形成されている。
ス、ドレインの一方を共有する２個のＭＩＳＦＥＴ（メ
モリセル選択用ＭＩＳＦＥＴＱｔ2）が形成されてい
る。このメモリセル選択用ＭＩＳＦＥＴＱｔ2のソー
ス、ドレイン（ｎ型半導体領域８Ａ）の一方の上部に
は、たとえば低抵抗多結晶シリコン膜からなるプラグ１
９Ｂ（第２導電性膜）が埋め込まれたコンタクトホール
１８Ａ（第２開孔部）が形成されている。後の工程で形
成される情報蓄積用容量素子このコンタクトホール１８
Ａを通じて上記ソース、ドレイン（ｎ型半導体領域）の
一方と電気的に接続される。また、メモリセル選択用Ｍ
ＩＳＦＥＴＱｔ2のゲート電極７Ｂは、ワード線ＷＬ２
と一体に構成される。ゲート電極７Ｂ（ワード線ＷＬ
２）上には窒化シリコン膜からなるキャップ絶縁膜９Ｂ
が形成されている。
【０１２６】ビット線ＢＬ２は、コンタクトホール１７
Ａ（第２開孔部）を通じてメモリセル選択用ＭＩＳＦＥ
ＴＱｔ2のソース、ドレインの他方（２個のメモリセル
選択用ＭＩＳＦＥＴＱｔ2によって共有されたｎ型半導
体領域）と電気的に接続されている。また、コンタクト
ホール１７Ａは楕円形または矩形の平面パターンを有
し、その長辺が図８５の上下方向に延在している。
Ａ（第２開孔部）を通じてメモリセル選択用ＭＩＳＦＥ
ＴＱｔ2のソース、ドレインの他方（２個のメモリセル
選択用ＭＩＳＦＥＴＱｔ2によって共有されたｎ型半導
体領域）と電気的に接続されている。また、コンタクト
ホール１７Ａは楕円形または矩形の平面パターンを有
し、その長辺が図８５の上下方向に延在している。
【０１２７】メモリセル選択用ＭＩＳＦＥＴＱｔ2のゲ
ート電極７Ｂ（ワード線ＷＬ２）の側壁には、２層の絶
縁膜１０Ａ（第２絶縁膜）、１１Ａ（第３絶縁膜）が形
成されている。これら２層の絶縁膜１０Ａ、１１Ａのう
ち、内側の絶縁膜１０Ａは酸化シリコン膜によって構成
され、外側の絶縁膜１１は窒化シリコン膜によって構成
されている。
ート電極７Ｂ（ワード線ＷＬ２）の側壁には、２層の絶
縁膜１０Ａ（第２絶縁膜）、１１Ａ（第３絶縁膜）が形
成されている。これら２層の絶縁膜１０Ａ、１１Ａのう
ち、内側の絶縁膜１０Ａは酸化シリコン膜によって構成
され、外側の絶縁膜１１は窒化シリコン膜によって構成
されている。
【０１２８】コンタクトホール１７Ａ、１８Ａの側壁に
は、その周囲を囲むように窒化シリコン膜からなる絶縁
膜１２Ｂ（第５絶縁膜）が形成され、ゲート電極７Ｂ
（ワード線ＷＬ２）を横切る断面においては、絶縁膜１
０Ａ、１１Ａ、１２Ｂからなる側壁絶縁膜１６Ａが構成
されている。
は、その周囲を囲むように窒化シリコン膜からなる絶縁
膜１２Ｂ（第５絶縁膜）が形成され、ゲート電極７Ｂ
（ワード線ＷＬ２）を横切る断面においては、絶縁膜１
０Ａ、１１Ａ、１２Ｂからなる側壁絶縁膜１６Ａが構成
されている。
【０１２９】上記した絶縁膜１０Ａ、１１Ａ、１２Ｂの
形成は、前記実施の形態１において図１２〜図２７を用
いて説明した絶縁膜１０、１１、１２を形成した工程と
同様の工程により行う。ここで、本発明者らの行った実
験によれば、上記したようにコンタクトホール１７Ａが
楕円形または矩形の平面パターンを有し、その楕円形ま
たは矩形の短辺に対する長辺の長さが約１〜３程度であ
り、かつ長辺の長さに対する深さの比が約１程度以上と
なる場合においては、コンタクトホール１７Ａの底の角
部の絶縁膜１２Ｂに、前記実施の形態１において図２６
および図２７を用いて説明したくびれ１５が生じやすく
なることが判明した。本実施の形態６のＤＲＡＭにおい
ては、絶縁膜１０Ａ、１１Ａ、１２Ｂを前記実施の形態
１における絶縁膜１０、１１、１２と同様の工程により
形成するので、コンタクトホール１７Ａの底の角部にお
いて絶縁膜１２Ｂと絶縁膜１１Ａとの重なり部分を形成
することができる。その結果、前記実施の形態１の場合
と同様に、コンタクトホール１７Ａの側壁に酸化シリコ
ン膜２１Ａが露出することを防ぐことができる。すなわ
ち、絶縁膜１２Ｂの形成後の洗浄工程により、絶縁膜２
１Ａがウェットエッチングされてしまうことを防ぐこと
ができる。
形成は、前記実施の形態１において図１２〜図２７を用
いて説明した絶縁膜１０、１１、１２を形成した工程と
同様の工程により行う。ここで、本発明者らの行った実
験によれば、上記したようにコンタクトホール１７Ａが
楕円形または矩形の平面パターンを有し、その楕円形ま
たは矩形の短辺に対する長辺の長さが約１〜３程度であ
り、かつ長辺の長さに対する深さの比が約１程度以上と
なる場合においては、コンタクトホール１７Ａの底の角
部の絶縁膜１２Ｂに、前記実施の形態１において図２６
および図２７を用いて説明したくびれ１５が生じやすく
なることが判明した。本実施の形態６のＤＲＡＭにおい
ては、絶縁膜１０Ａ、１１Ａ、１２Ｂを前記実施の形態
１における絶縁膜１０、１１、１２と同様の工程により
形成するので、コンタクトホール１７Ａの底の角部にお
いて絶縁膜１２Ｂと絶縁膜１１Ａとの重なり部分を形成
することができる。その結果、前記実施の形態１の場合
と同様に、コンタクトホール１７Ａの側壁に酸化シリコ
ン膜２１Ａが露出することを防ぐことができる。すなわ
ち、絶縁膜１２Ｂの形成後の洗浄工程により、絶縁膜２
１Ａがウェットエッチングされてしまうことを防ぐこと
ができる。
【０１３０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【０１３１】たとえば、前記実施の形態においては、メ
モリセル選択用ＭＩＳＦＥＴのゲート電極を多結晶シリ
コン膜から構成する場合について例示したが、多結晶シ
リコン膜の上部にＷＮ（窒化タングステン）膜やＴｉＮ
（窒化チタン）膜などのバリアメタル膜とＷ（タングス
テン）膜とを積層したポリメタル構造で構成してもよ
い。このような構造の場合、ゲート電極が高くなり、コ
ンタクトホールのアスペクト比が大きくなることから、
前記実施の形態にて説明した問題が生じやすくなること
が考えられるが、本実施の形態にて説明した手段を講じ
ることにより、それらの問題を回避できる。
モリセル選択用ＭＩＳＦＥＴのゲート電極を多結晶シリ
コン膜から構成する場合について例示したが、多結晶シ
リコン膜の上部にＷＮ（窒化タングステン）膜やＴｉＮ
（窒化チタン）膜などのバリアメタル膜とＷ（タングス
テン）膜とを積層したポリメタル構造で構成してもよ
い。このような構造の場合、ゲート電極が高くなり、コ
ンタクトホールのアスペクト比が大きくなることから、
前記実施の形態にて説明した問題が生じやすくなること
が考えられるが、本実施の形態にて説明した手段を講じ
ることにより、それらの問題を回避できる。
【０１３２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）本発明によれば、半導体基板に達するコンタクト
ホールをエッチングにより形成する際に、その形成途中
でエッチング条件を変えるので、コンタクトホールの底
部下の半導体基板を削りこんでしまうことを防ぐことが
できる。 （２）本発明によれば、半導体基板に達するコンタクト
ホールを形成する際に、半導体基板をエッチングにより
削り込んでしまうことを防ぐことができるので、半導体
基板にエッチングによるダメージ層が形成されることを
防ぐことができる。 （３）本発明によれば、半導体基板に達するコンタクト
ホールの側壁に酸化シリコンを主成分とする絶縁膜が露
出することを防ぐことができるので、洗浄工程によって
その絶縁膜がウエットエッチングされてしまうことを防
ぐことができる。 （４）本発明によれば、コンタクトホールの側壁から層
間絶縁膜がウェットエッチングされてしまうことを防ぐ
ことができるので、隣り合うコンタクトホールが短絡し
てしまうことを防ぐことができる。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）本発明によれば、半導体基板に達するコンタクト
ホールをエッチングにより形成する際に、その形成途中
でエッチング条件を変えるので、コンタクトホールの底
部下の半導体基板を削りこんでしまうことを防ぐことが
できる。 （２）本発明によれば、半導体基板に達するコンタクト
ホールを形成する際に、半導体基板をエッチングにより
削り込んでしまうことを防ぐことができるので、半導体
基板にエッチングによるダメージ層が形成されることを
防ぐことができる。 （３）本発明によれば、半導体基板に達するコンタクト
ホールの側壁に酸化シリコンを主成分とする絶縁膜が露
出することを防ぐことができるので、洗浄工程によって
その絶縁膜がウエットエッチングされてしまうことを防
ぐことができる。 （４）本発明によれば、コンタクトホールの側壁から層
間絶縁膜がウェットエッチングされてしまうことを防ぐ
ことができるので、隣り合うコンタクトホールが短絡し
てしまうことを防ぐことができる。
【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。
た半導体チップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの構成を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す要部平面図である。
法を示す要部平面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す要部断面図である。
法を示す要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す要部断面図である。
法を示す要部断面図である。
【図６】図４に続くＤＲＡＭの製造工程中の要部断面図
である。
である。
【図７】図５に続くＤＲＡＭの製造工程中の要部断面図
である。
である。
【図８】図６に続くＤＲＡＭの製造工程中の要部断面図
である。
である。
【図９】図８に続くＤＲＡＭの製造工程中の要部断面図
である。
である。
【図１０】図９に続くＤＲＡＭの製造工程中の要部断面
図である。
図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部平面図である。
方法を示す要部平面図である。
【図１２】図１０に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図１３】図１２に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図１４】図１３に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図１５】図１４に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図１６】図１４に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図１７】図１５に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図１８】図１６に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部平面図である。
方法を示す要部平面図である。
【図２０】図１７に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図２１】図１８に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図２２】図２０に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図２３】図２１に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図２４】図２２に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図２５】図２３に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図２６】図２４における開孔部付近を拡大した断面図
である。
である。
【図２７】図２５における開孔部付近を拡大した断面図
である。
である。
【図２８】図２４に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図２９】図２５に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図３０】図２６に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図３１】図２７に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図３２】図２８に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図３３】図２９に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図３４】図３２に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図３５】図３３に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図３６】本発明者らが本発明と比較し検討したＤＲＡ
Ｍの製造方法を示す要部断面図である。
Ｍの製造方法を示す要部断面図である。
【図３７】図３６に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図３８】本発明者らが本発明と比較し検討したＤＲＡ
Ｍの製造方法を示す要部断面図である。
Ｍの製造方法を示す要部断面図である。
【図３９】本発明者らが本発明と比較し検討したＤＲＡ
Ｍの製造方法を示す要部断面図である。
Ｍの製造方法を示す要部断面図である。
【図４０】図３８に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図４１】図３９に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図４２】図４１に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図４３】図４２に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図４４】本発明者らが本発明と比較し検討したＤＲＡ
Ｍの製造方法を示す要部断面図である。
Ｍの製造方法を示す要部断面図である。
【図４５】本発明者らが本発明と比較し検討したＤＲＡ
Ｍの製造方法を示す要部断面図である。
Ｍの製造方法を示す要部断面図である。
【図４６】図４４に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図４７】図４５に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図４８】図４１に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図４９】図４２に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図５０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部平面図である。
方法を示す要部平面図である。
【図５１】図３４に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図５２】図３５に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図５３】図５０に続くＤＲＡＭの製造工程中の要部平
面図である。
面図である。
【図５４】図５１に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図５５】図５２に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図５６】図５３に続くＤＲＡＭの製造工程中の要部平
面図である。
面図である。
【図５７】図５４に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図５８】図５６に続くＤＲＡＭの製造工程中の要部平
面図である。
面図である。
【図５９】図５７に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図６０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部断面図である。
方法を示す要部断面図である。
【図６１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部断面図である。
方法を示す要部断面図である。
【図６２】図６０に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図６３】図６１に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図６４】図６２における開孔部付近を拡大した断面図
である。
である。
【図６５】図６３における開孔部付近を拡大した断面図
である。
である。
【図６６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部断面図である。
方法を示す要部断面図である。
【図６７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部断面図である。
方法を示す要部断面図である。
【図６８】図６６における開孔部付近を拡大した断面図
である。
である。
【図６９】図６７における開孔部付近を拡大した断面図
である。
である。
【図７０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部断面図である。
方法を示す要部断面図である。
【図７１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部断面図である。
方法を示す要部断面図である。
【図７２】図７０における開孔部付近を拡大した断面図
である。
である。
【図７３】図７１における開孔部付近を拡大した断面図
である。
である。
【図７４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部断面図である。
方法を示す要部断面図である。
【図７５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部断面図である。
方法を示す要部断面図である。
【図７６】図７４に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図７７】図７５に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図７８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部断面図である。
方法を示す要部断面図である。
【図７９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部断面図である。
方法を示す要部断面図である。
【図８０】図７８に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図８１】図７９に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図８２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部平面図である。
方法を示す要部平面図である。
【図８３】図８０に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図８４】図８１に続くＤＲＡＭの製造工程中の要部断
面図である。
面図である。
【図８５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部平面図である。
方法を示す要部平面図である。
【図８６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す要部断面図である。
方法を示す要部断面図である。
１ 半導体基板 １Ａ 半導体チップ １Ｂ 半導体基板 ２ ｐ型ウェル ２Ａ ｐ型ウェル ３Ａ ｎ型ウェル ４ 素子分離溝 ４Ａ 素子分離溝 ５ 酸化シリコン膜 ６ ゲート絶縁膜 ７ ゲート電極 ７Ａ 導電性膜（第１導電性膜） ７Ｂ ゲート電極 ８ ｎ型半導体領域（ソース、ドレイン領域） ８Ａ ｎ型半導体領域（ソース、ドレイン領域） ９ キャップ絶縁膜 ９Ａ 絶縁膜（第１絶縁膜） ９Ｂ キャップ絶縁膜 １０ 絶縁膜（第２絶縁膜） １０Ａ 絶縁膜（第２絶縁膜） １１ 絶縁膜（第３絶縁膜） １１Ａ 絶縁膜（第３絶縁膜） １２ 絶縁膜（第５絶縁膜） １２Ａ 絶縁膜（第５絶縁膜） １２Ｂ 絶縁膜（第５絶縁膜） １３ 開孔部（第１開孔部） １４ 開孔部（第１開孔部） １５ くびれ １６ 側壁絶縁膜 １６Ａ 側壁絶縁膜 １７ コンタクトホール（第２開孔部） １７Ａ コンタクトホール（第２開孔部） １８ コンタクトホール（第２開孔部） １８Ａ コンタクトホール（第２開孔部） １９ プラグ（第２導電性膜） １９Ａ ｎ型多結晶シリコン膜 １９Ｂ プラグ（第２導電性膜） ２０ フォトレジスト膜 ２１ 酸化シリコン膜（第４絶縁膜） ２２ 酸化シリコン膜（第４絶縁膜） ２３ 酸化シリコン膜 ２４ 耐エッチングマスク ２４Ａ 多結晶シリコン膜 ２５ 反射防止膜 ２６ フォトレジスト膜 ２６Ａ フォトレジスト膜 ２７ 開孔部 ２７Ａ 開孔部 ３０ 空洞部 ３１ サイドエッチング部 ３２ 酸化シリコン膜 ３３ スルーホール ３４ プラグ ３５ 酸化シリコン膜 ３６ 窒化シリコン膜 ３７ スルーホール ３８ プラグ ３９ バリアメタル膜 ４０ 酸化シリコン膜 ４１ 溝 ４２ 下部電極 ４３ 容量絶縁膜 ４４ 上部電極 ＢＬ ビット線 ＢＬ２ ビット線 ＢＰ ボンディングパッド Ｃ 情報蓄積用容量素子 Ｄ 角部 Ｅ 領域 Ｆ 角部 Ｌ アクティブ領域 Ｌ２ アクティブ領域 ＭＡＲＹ メモリアレイ ＰＣ 周辺回路部 Ｑｔ メモリセル選択用ＭＩＳＦＥＴ Ｑｔ2 メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線 ＷＬ２ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 誠 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F004 AA02 DA00 DA01 DA02 DA03 DA15 DA16 DB03 DB07 EA23 EA28 5F083 AD24 AD48 GA27 JA06 JA14 JA15 JA38 JA39 JA40 LA25 MA18 NA01 NA08 PR07 PR39 PR40
Claims (54)
- 【請求項１】 （ａ）半導体基板上に第１導電性膜を形
成した後、前記第１導電性膜上に第１絶縁膜を形成する
工程、（ｂ）前記第１導電性膜および前記第１絶縁膜を
エッチングすることにより、複数のゲート電極および前
記ゲート電極の上部を覆うキャップ絶縁膜を形成する工
程、（ｃ）前記キャップ絶縁膜の側壁および上部を含む
前記半導体基板上に第３絶縁膜を形成する工程、（ｄ）
前記第３絶縁膜上に第４絶縁膜を形成する工程、（ｅ）
前記第４絶縁膜をエッチングすることにより、第１開孔
部を形成する工程、（ｆ）前記（ｅ）工程の後に、前記
第１開孔部の底部に露出した前記第３絶縁膜を所定量エ
ッチングする工程、（ｇ）前記第４絶縁膜上と前記第１
開孔部の側壁および底部に、前記複数のゲート電極間が
埋まりきらない膜厚の第５絶縁膜を形成する工程、
（ｈ）前記第５絶縁膜に異方性エッチングを施すことに
より、第２開孔部を形成する工程、を含むことを特徴と
する半導体集積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法において、前記（ｆ）工程における前記第３絶縁
膜のエッチング量は、前記（ｇ）工程において形成する
前記第５絶縁膜の膜厚以上かつ前記第３絶縁膜の膜厚以
下であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法において、前記（ｈ）工程における前記第４絶縁
膜上および前記第１開孔部の底部の前記第５絶縁膜と、
前記第１開孔部の底部下の前記第３絶縁膜とを除去する
工程は、エッチバック法にて行われることを特徴とする
半導体集積回路装置の製造方法。 - 【請求項４】 請求項１記載の半導体集積回路装置の製
造方法において、前記（ｆ）工程における前記第３絶縁
膜のエッチングは異方性エッチング法によって行われる
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法において、前記第１絶縁膜は窒化シリコンを主成
分とする絶縁膜によって構成され、前記第３絶縁膜は窒
化シリコンを主成分とする絶縁膜によって構成され、前
記第４絶縁膜は酸化シリコンを主成分とする絶縁膜によ
って構成され、前記第５絶縁膜は窒化シリコンを主成分
とする絶縁膜によって構成されることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項６】 請求項５記載の半導体集積回路装置の製
造方法において、前記（ｅ）工程におけるエッチング
は、フロロカーボン系ガスと希釈ガスと酸素を有するガ
スとを含むエッチングガスを用いたドライエッチング法
により行われることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項７】 請求項６記載の半導体集積回路装置の製
造方法において、前記エッチングガスは、フロロカーボ
ン系ガスが酸素を有するガスに比べて多い組成比で構成
され、前記第１開孔部が上部から下部に向かって細くな
る順テーパー形状となるように前記第３絶縁膜をエッチ
ングすることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項８】 請求項５記載の半導体集積回路装置の製
造方法において、前記（ｆ）工程におけるエッチング
は、フロロカーボン系ガスと酸素を有するガスとを含む
エッチングガスを用いたドライエッチング法により行わ
れることを特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項８記載の半導体集積回路装置の製
造方法において、前記エッチングガスは、フロロカーボ
ン系ガスが酸素を有するガスに比べて多い組成比で構成
され、前記第１開孔部が上部から下部に向かって細くな
る順テーパー形状となるように前記第３絶縁膜をエッチ
ングすることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１０】 （ａ）半導体基板上に第１導電性膜を
形成した後、前記第１導電性膜上に第１絶縁膜を形成す
る工程、（ｂ）前記第１導電性膜および前記第１絶縁膜
をエッチングすることにより、複数のゲート電極および
前記ゲート電極の上部を覆うキャップ絶縁膜を形成する
工程、（ｃ）前記複数のゲート電極の側壁および前記複
数のゲート電極間の前記半導体基板の表面を酸化するこ
とにより、第２絶縁膜を形成する工程、（ｄ）前記第２
絶縁膜の上部と前記キャップ絶縁膜の側壁および上部と
を含む前記半導体基板上に第３絶縁膜を形成する工程、
（ｅ）前記第３絶縁膜上に第４絶縁膜を形成する工程、
（ｆ）前記第４絶縁膜をエッチングすることにより、第
１開孔部を形成する工程、（ｇ）前記（ｆ）工程の後
に、前記第２絶縁膜をエッチングストッパとして前記第
１開孔部の底部に露出した前記第３絶縁膜をエッチング
する工程、（ｈ）前記第４絶縁膜上と前記第１開孔部の
側壁および底部に、前記複数のゲート電極間が埋まりき
らない膜厚の第５絶縁膜を形成する工程、（ｉ）前記第
５絶縁膜に異方性エッチングを施し、前記第２絶縁膜を
露出する工程、（ｊ）前記第５絶縁膜から露出した部分
の前記第２絶縁膜を除去することにより、第２開孔部を
形成する工程、を含むことを特徴とする半導体集積回路
装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体集積回路装置
の製造方法において、前記（ｉ）工程における前記第４
絶縁膜上および前記第１開孔部の底部の前記第５絶縁膜
と、前記第１開孔部の底部下の前記第２絶縁膜とを除去
する工程は、エッチバック法にて行われることを特徴と
する半導体集積回路装置の製造方法。 - 【請求項１２】 請求項１０記載の半導体集積回路装置
の製造方法において、前記（ｇ）工程における前記第３
絶縁膜のエッチングは異方性エッチング法によって行わ
れることを特徴とする半導体集積回路装置の製造方法。 - 【請求項１３】 請求項１０記載の半導体集積回路装置
の製造方法において、前記第１絶縁膜は窒化シリコンを
主成分とする絶縁膜によって構成され、前記第２絶縁膜
は酸化シリコンを主成分とする絶縁膜によって構成さ
れ、前記第３絶縁膜は窒化シリコンを主成分とする絶縁
膜によって構成され、前記第４絶縁膜は酸化シリコンを
主成分とする絶縁膜によって構成され、前記第５絶縁膜
は窒化シリコンを主成分とする絶縁膜によって構成され
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項１４】 請求項１３記載の半導体集積回路装置
の製造方法において、前記（ｆ）工程におけるエッチン
グは、フロロカーボン系ガスと希釈ガスと酸素を有する
ガスとを含むエッチングガスを用いたドライエッチング
法により行われることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項１５】 請求項１４記載の半導体集積回路装置
の製造方法において、前記エッチングガスは、フロロカ
ーボン系ガスが酸素を有するガスに比べて多い組成比で
構成され、前記第１開孔部が上部から下部に向かって細
くなる順テーパー形状となるように前記第３絶縁膜をエ
ッチングすることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項１６】 請求項１３記載の半導体集積回路装置
の製造方法において、前記（ｇ）工程におけるエッチン
グは、フロロカーボン系ガスと酸素を有するガスとを含
むエッチングガスを用いたドライエッチング法により行
われることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１７】 請求項１６記載の半導体集積回路装置
の製造方法において、前記エッチングガスは、フロロカ
ーボン系ガスが酸素を有するガスに比べて多い組成比で
構成され、前記第１開孔部が上部から下部に向かって細
くなる順テーパー形状となるように前記第３絶縁膜をエ
ッチングすることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項１８】 （ａ）半導体基板上に第１導電性膜を
形成した後、前記第１導電性膜上に第１絶縁膜を形成す
る工程、（ｂ）前記第１導電性膜および前記第１絶縁膜
をエッチングすることにより、複数のゲート電極および
前記ゲート電極の上部を覆うキャップ絶縁膜を形成する
工程、（ｃ）前記キャップ絶縁膜の側壁および上部を含
む前記半導体基板上に第３絶縁膜を形成する工程、
（ｄ）前記第３絶縁膜上に第４絶縁膜を形成する工程、
（ｅ）前記第４絶縁膜をエッチングすることにより、第
１開孔部を形成する工程、（ｆ）前記（ｅ）工程の後
に、前記第１開孔部の底部に露出した前記第３絶縁膜を
所定量エッチングする工程、（ｇ）前記第４絶縁膜上と
前記第１開孔部の側壁および底部に、前記複数のゲート
電極間が埋まりきらない膜厚の第５絶縁膜を形成する工
程、（ｈ）前記第５絶縁膜に異方性エッチングを施すこ
とにより、第２開孔部を形成する工程、（ｉ）前記第２
開孔部の内部に第２導電性膜を形成する工程、を含み、
前記第３絶縁膜と前記第５絶縁膜とが前記第２開孔部の
底部にて重なる構成とすることを特徴とする半導体集積
回路装置の製造方法。 - 【請求項１９】 請求項１８記載の半導体集積回路装置
の製造方法において、前記（ｉ）工程前に前記半導体基
板を洗浄することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項２０】 請求項１８記載の半導体集積回路装置
の製造方法において、前記第５絶縁膜は前記第３絶縁膜
より薄い膜厚で形成することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項２１】 請求項１９記載の半導体集積回路装置
の製造方法において、前記第４絶縁膜は有機系絶縁膜で
あることを特徴とする半導体集積回路装置の製造方法。 - 【請求項２２】 請求項２１記載の半導体集積回路装置
の製造方法において、前記第４絶縁膜は有機ＳＯＧ膜で
あることを特徴とする半導体集積回路装置の製造方法。 - 【請求項２３】 請求項１９記載の半導体集積回路装置
の製造方法において、前記第４絶縁膜は無機系絶縁膜で
あることを特徴とする半導体集積回路装置の製造方法。 - 【請求項２４】 請求項２３記載の半導体集積回路装置
の製造方法において、前記第４絶縁膜は無機ＳＯＧ膜で
あることを特徴とする半導体集積回路装置の製造方法。 - 【請求項２５】 請求項１９記載の半導体集積回路装置
の製造方法において、前記第４絶縁膜は誘電率が４程度
以下の絶縁膜であることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項２６】 請求項１９記載の半導体集積回路装置
の製造方法において、前記第２開孔部は、その開口部の
平面形状が円形、楕円形または矩形となるように形成す
ることを特徴とする半導体集積回路装置の製図方法。 - 【請求項２７】 請求項２６記載の半導体集積回路装置
の製造方法において、前記第２開孔部は、その開口部の
短辺に対する長辺の長さの比が１〜３程度であることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項２８】 請求項２６または２７記載の半導体集
積回路装置の製造方法において、前記第２開孔部は、そ
の開口部の長辺に対する深さの比が１程度以上であるこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項２９】 （ａ）半導体基板上に第１導電性膜を
形成した後、前記第１導電性膜上に第１絶縁膜を形成す
る工程、（ｂ）前記第１導電性膜および前記第１絶縁膜
をエッチングすることにより、複数のゲート電極および
前記ゲート電極の上部を覆うキャップ絶縁膜を形成する
工程、（ｃ）前記複数のゲート電極の側壁および前記複
数のゲート電極間の前記半導体基板の表面を酸化するこ
とにより、第２絶縁膜を形成する工程、（ｄ）前記第２
絶縁膜の上部と前記キャップ絶縁膜の側壁および上部と
を含む前記半導体基板上に第３絶縁膜を形成する工程、
（ｅ）前記第３絶縁膜上に第４絶縁膜を形成する工程、
（ｆ）前記第４絶縁膜をエッチングすることにより、第
１開孔部を形成する工程、（ｇ）前記（ｆ）工程の後
に、前記第２絶縁膜をエッチングストッパとして前記第
１開孔部の底部に露出した前記第３絶縁膜をエッチング
する工程、（ｈ）前記第４絶縁膜上と前記第１開孔部の
側壁および底部に、前記複数のゲート電極間が埋まりき
らない膜厚の第５絶縁膜を形成する工程、（ｉ）前記第
５絶縁膜に異方性エッチングを施し、前記第２絶縁膜を
露出する工程、（ｊ）前記第５絶縁膜から露出した部分
の前記第２絶縁膜を除去することにより、第２開孔部を
形成する工程、（ｋ）前記第２開孔部の内部に第２導電
性膜を形成する工程、を含み、前記第３絶縁膜と前記第
５絶縁膜とが前記第２開孔部の底部にて重なる構成とす
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３０】 請求項２９記載の半導体集積回路装置
の製造方法において、前記（ｋ）工程前に前記半導体基
板を洗浄することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項３１】 請求項２９記載の半導体集積回路装置
の製造方法において、前記第５絶縁膜は前記第３絶縁膜
より厚い膜厚で形成することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項３２】 請求項３０記載の半導体集積回路装置
の製造方法において、前記第４絶縁膜は有機系絶縁膜で
あることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３３】 請求項３２記載の半導体集積回路装置
の製造方法において、前記第４絶縁膜は有機ＳＯＧ膜で
あることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３４】 請求項３０記載の半導体集積回路装置
の製造方法において、前記第４絶縁膜は無機系絶縁膜で
あることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３５】 請求項３４記載の半導体集積回路装置
の製造方法において、前記第４絶縁膜は無機ＳＯＧ膜で
あることを特徴とする半導体集積回路装置の製造方法。 - 【請求項３６】 請求項３０記載の半導体集積回路装置
の製造方法において、前記第４絶縁膜は誘電率が４程度
以下の絶縁膜であることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項３７】 請求項３０記載の半導体集積回路装置
の製造方法において、前記第２開孔部は、その開口部の
平面形状が円形、楕円形または矩形となるように形成す
ることを特徴とする半導体集積回路装置の製図方法。 - 【請求項３８】 請求項３７記載の半導体集積回路装置
の製造方法において、前記第２開孔部は、その開口部の
短辺に対する長辺の長さの比が１〜３程度であることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項３９】 請求項３７または３８記載の半導体集
積回路装置の製造方法において、前記第２開孔部は、そ
の開口部の長辺に対する深さの比が１程度以上であるこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項４０】 半導体基板上に形成された複数のゲー
ト電極と、前記複数のゲート電極上に形成されたキャッ
プ絶縁膜と、前記複数のゲート電極間において形成され
た前記半導体基板に達する第２開孔部と、少なくとも前
記キャップ絶縁膜の側壁の一部、前記ゲート電極の側壁
および前記第２開孔部の側壁を構成する第３絶縁膜と、
前記第３絶縁膜上に形成された第４絶縁膜と、前記第２
開孔部の側壁を構成する第５絶縁膜と、前記第２開孔部
の内部に形成された第２導電性膜とを有する半導体集積
回路装置であって、前記第３絶縁膜と前記第５絶縁膜と
は前記第２開孔部の底部にて重なっていることを特徴と
する半導体集積回路装置。 - 【請求項４１】 請求項４０記載の半導体集積回路装置
において、前記第５絶縁膜の膜厚は前記複数のゲート電
極間が埋まりきらない膜厚であることを特徴とする半導
体集積回路装置。 - 【請求項４２】 請求項４０記載の半導体集積回路装置
において、前記第３絶縁膜は、前記第２開孔部の内部に
おいては上部から下部に向かって膜厚が厚くなり、前記
第２開孔部は上部から下部に向かって細くなる順テーパ
ー形状であることを特徴とする半導体集積回路装置。 - 【請求項４３】 請求項４０記載の半導体集積回路装置
において、前記第３絶縁膜および前記第５絶縁膜は窒化
シリコンを主成分とすることを特徴とする半導体集積回
路装置。 - 【請求項４４】 請求項４０記載の半導体集積回路装置
において、前記第３絶縁膜は窒化シリコンを主成分と
し、前記第５絶縁膜は酸化シリコンを主成分とすること
を特徴とする半導体集積回路装置。 - 【請求項４５】 請求項４０記載の半導体集積回路装置
において、前記第５絶縁膜は前記第３絶縁膜より薄い膜
厚であることを特徴とする半導体集積回路装置。 - 【請求項４６】 請求項４０記載の半導体集積回路装置
において、前記第５絶縁膜は前記第３絶縁膜より厚い膜
厚であることを特徴とする半導体集積回路装置。 - 【請求項４７】 請求項４０記載の半導体集積回路装置
において、前記第４絶縁膜は有機系絶縁膜であることを
特徴とする半導体集積回路装置。 - 【請求項４８】 請求項４７記載の半導体集積回路装置
において、前記第４絶縁膜は有機ＳＯＧ膜であることを
特徴とする半導体集積回路装置。 - 【請求項４９】 請求項４０記載の半導体集積回路装置
において、前記第４絶縁膜は無機系絶縁膜であることを
特徴とする半導体集積回路装置。 - 【請求項５０】 請求項４９記載の半導体集積回路装置
であって、前記第４絶縁膜は無機ＳＯＧ膜であることを
特徴とする半導体集積回路装置。 - 【請求項５１】 請求項４０記載の半導体集積回路装置
において、前記第４絶縁膜は誘電率が４程度以下の絶縁
膜であることを特徴とする半導体集積回路装置。 - 【請求項５２】 請求項４０記載の半導体集積回路装置
において、前記第２開孔部は、その開孔部が円形、楕円
形または矩形であることを特徴とする半導体集積回路装
置。 - 【請求項５３】 請求項５２記載の半導体集積回路装置
において、前記第２開孔部は、その開孔部の短辺に対す
る長辺の長さの比が１〜３程度であることを特徴とする
半導体集積回路装置。 - 【請求項５４】 請求項５２または５３記載の半導体集
積回路装置において、前記第２開孔部は、その開孔部の
長辺に対する深さの比が１程度以上であることを特徴と
する半導体集積回路装置。
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