JP2827579B2 - 半導体メモリセルとその形成方法 - Google Patents
半導体メモリセルとその形成方法Info
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリセル、特に
１トランジスタ・１キャパシタ型半導体メモリセルとそ
の形成方法に関する。
１トランジスタ・１キャパシタ型半導体メモリセルとそ
の形成方法に関する。
【０００２】
【従来の技術】ＭＯＳダイナミックメモリは、１９７０
年の１ｋビット・ダイナミック・ランダム・アクセス・
メモリの発売を出発点として、３年に４倍の割合で大規
模化がなされ、そのメモリセルの面積は一世代に０．３
〜０．４倍に縮小されてきた。メモリセルを縮小しても
ソフトエラー耐性を低下させないために、セル容量の確
保が重要な問題となっている。
年の１ｋビット・ダイナミック・ランダム・アクセス・
メモリの発売を出発点として、３年に４倍の割合で大規
模化がなされ、そのメモリセルの面積は一世代に０．３
〜０．４倍に縮小されてきた。メモリセルを縮小しても
ソフトエラー耐性を低下させないために、セル容量の確
保が重要な問題となっている。
【０００３】この問題を解決する方法の一つに１９８９
シンポジウム・オン・ブイエルエスアイ・テクノロジー
・ダイジェスト・オブ・テクニカルペーパーズ（１９８
９ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯ
ＬＯＧＹ ＤＩＧＥＳＴＯＦ ＴＥＣＨＮＩＣＡＬ Ｐ
ＡＰＥＲＳ）、６９ページで述べられている方法があ
る。
シンポジウム・オン・ブイエルエスアイ・テクノロジー
・ダイジェスト・オブ・テクニカルペーパーズ（１９８
９ＳＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯ
ＬＯＧＹ ＤＩＧＥＳＴＯＦ ＴＥＣＨＮＩＣＡＬ Ｐ
ＡＰＥＲＳ）、６９ページで述べられている方法があ
る。
【０００４】この方法では、図８に示すようにＰ型シリ
コン基板１に形成されたＭＯＳトランジスタの一方のソ
ース・ドレイン領域５−１上に、蓄積電極として、中
空，柱状の導電部材８を形成し、その外壁のみでなく、
内壁も容量部として利用することにより、セル面積の増
大を抑えながら大きな容量を確保しようとしている。
コン基板１に形成されたＭＯＳトランジスタの一方のソ
ース・ドレイン領域５−１上に、蓄積電極として、中
空，柱状の導電部材８を形成し、その外壁のみでなく、
内壁も容量部として利用することにより、セル面積の増
大を抑えながら大きな容量を確保しようとしている。
【０００５】
【発明が解決しようとする課題】この導電部材８は、こ
の導電部材８の周囲に存在した絶縁膜に、導電体膜を堆
積し、それをエッチバックすることにより形成されてい
る。そのため、図８に示されるように、導電部材８の上
側の端部は鋭く、尖っている。その為、この部分に電界
集中が生じ、容量を形成する絶縁膜の耐圧を低下させ、
メモリセルの信頼性を落とす原因となっている。
の導電部材８の周囲に存在した絶縁膜に、導電体膜を堆
積し、それをエッチバックすることにより形成されてい
る。そのため、図８に示されるように、導電部材８の上
側の端部は鋭く、尖っている。その為、この部分に電界
集中が生じ、容量を形成する絶縁膜の耐圧を低下させ、
メモリセルの信頼性を落とす原因となっている。
【０００６】本発明の目的は、このような、中空で、柱
状な蓄積電極の上端面を平坦にすることにより、この部
分への電界集中をなくし、信頼性の高い蓄積電極を形成
することができる半導体メモリセルとその形成方法を提
供することにある。
状な蓄積電極の上端面を平坦にすることにより、この部
分への電界集中をなくし、信頼性の高い蓄積電極を形成
することができる半導体メモリセルとその形成方法を提
供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体メモリセ
ルは、一つのＭＯＳトランジスタと、該ＭＯＳトランジ
スタの一方のソース・ドレイン領域に容量部が接続さ
れ、他方のソース・ドレイン領域にビット線が接続され
て成る半導体メモリセルにおいて、酸化シリコン膜に窒
化シリコン膜が積層してなる下層層間絶縁膜が、前記Ｍ
ＯＳトランジスタを被覆し、前記下層層間絶縁膜を貫通
する開口部を介して前記一方のソース・ドレイン領域に
接続された前記容量部が、該一方のソース・ドレイン領
域上から前記ＭＯＳトランジスタのゲート電極上にかけ
て該下層層間絶縁膜を介して設けられ該一方のソース・
ドレイン領域に接続される柱状で中空、かつ、その上端
面が平坦な導電部材と、該導電部材の全表面に形成され
る誘電体膜と、該誘電体膜の全表面上に形成される対向
電極とを有し、前記下層層間絶縁膜及び容量部を上層層
間絶縁膜が被覆し、前記ビット線が、前記上層層間絶縁
膜を選択的に被覆し、該上層層間絶縁膜及び前記下層層
間絶縁膜を貫通するコンタクト孔を介して前記他方のソ
ース・ドレイン領域に接続されていることを特徴とす
る。
ルは、一つのＭＯＳトランジスタと、該ＭＯＳトランジ
スタの一方のソース・ドレイン領域に容量部が接続さ
れ、他方のソース・ドレイン領域にビット線が接続され
て成る半導体メモリセルにおいて、酸化シリコン膜に窒
化シリコン膜が積層してなる下層層間絶縁膜が、前記Ｍ
ＯＳトランジスタを被覆し、前記下層層間絶縁膜を貫通
する開口部を介して前記一方のソース・ドレイン領域に
接続された前記容量部が、該一方のソース・ドレイン領
域上から前記ＭＯＳトランジスタのゲート電極上にかけ
て該下層層間絶縁膜を介して設けられ該一方のソース・
ドレイン領域に接続される柱状で中空、かつ、その上端
面が平坦な導電部材と、該導電部材の全表面に形成され
る誘電体膜と、該誘電体膜の全表面上に形成される対向
電極とを有し、前記下層層間絶縁膜及び容量部を上層層
間絶縁膜が被覆し、前記ビット線が、前記上層層間絶縁
膜を選択的に被覆し、該上層層間絶縁膜及び前記下層層
間絶縁膜を貫通するコンタクト孔を介して前記他方のソ
ース・ドレイン領域に接続されていることを特徴とす
る。
【０００８】本発明の半導体メモリセルの形成方法は、
半導体基板にＭＯＳトランジスタを形成する工程と、酸
化シリコン膜に窒化シリコン膜が積層してなる下層層間
絶縁膜により前記ＭＯＳトランジスタを被覆し、該下層
層間絶縁膜に該ＭＯＳトランジスタの一方のソース・ド
レイン領域に達する開口部を形成する工程と、前記開口
部を介して前記ＭＯＳトランジスタの一方のソース・ド
レイン領域に接続して、前記下層層間絶縁膜を被覆する
導電体膜を被着する工程と、レジスト膜をマスクにした
エッチングにより、前記導電体膜のうち、前記一方のソ
ース・ドレイン領域上を除く部分の該導電体膜を薄く
し、該導電体膜に凸部を形成する工程と、前記レジスト
膜を除去し、全面に酸化シリコン膜を被着し、該酸化シ
リコン膜をエッチバックして、前記凸部の側壁を選択的
に被覆する該酸化シリコン膜からなる耐エッチング部材
を形成し、しかる後に、前記導電体膜をエッチングし、
該耐エッチング部材の外側の部分の該導電体膜を完全に
除去した時点でエッチングを停止し、該耐エッチング部
材の下側に、中空で柱状、かつ、その上面が平坦で、さ
らにその底部が前記一方のソース・ドレインに接続され
た導電部材を形成する工程と、前記耐エッチング部材を
選択的に除去する工程と、前記導電部材表面に誘電体膜
を形成する工程と、前記導電体膜上に対向電極を形成し
て、容量部を形成する工程と、前記下層層間絶縁膜及び
容量部を被覆する上層層間絶縁膜を形成し、該上層層間
絶縁膜及び該下層層間絶縁膜を貫通して前記ＭＯＳトラ
ンジスタの他方のソース・ドレイン領域に達するコンタ
クト孔を形成し、該コンタクト孔を介して該他方のソー
ス・ドレイン領域に接続されるビット線を形成する工程
とを含んで構成される。
半導体基板にＭＯＳトランジスタを形成する工程と、酸
化シリコン膜に窒化シリコン膜が積層してなる下層層間
絶縁膜により前記ＭＯＳトランジスタを被覆し、該下層
層間絶縁膜に該ＭＯＳトランジスタの一方のソース・ド
レイン領域に達する開口部を形成する工程と、前記開口
部を介して前記ＭＯＳトランジスタの一方のソース・ド
レイン領域に接続して、前記下層層間絶縁膜を被覆する
導電体膜を被着する工程と、レジスト膜をマスクにした
エッチングにより、前記導電体膜のうち、前記一方のソ
ース・ドレイン領域上を除く部分の該導電体膜を薄く
し、該導電体膜に凸部を形成する工程と、前記レジスト
膜を除去し、全面に酸化シリコン膜を被着し、該酸化シ
リコン膜をエッチバックして、前記凸部の側壁を選択的
に被覆する該酸化シリコン膜からなる耐エッチング部材
を形成し、しかる後に、前記導電体膜をエッチングし、
該耐エッチング部材の外側の部分の該導電体膜を完全に
除去した時点でエッチングを停止し、該耐エッチング部
材の下側に、中空で柱状、かつ、その上面が平坦で、さ
らにその底部が前記一方のソース・ドレインに接続され
た導電部材を形成する工程と、前記耐エッチング部材を
選択的に除去する工程と、前記導電部材表面に誘電体膜
を形成する工程と、前記導電体膜上に対向電極を形成し
て、容量部を形成する工程と、前記下層層間絶縁膜及び
容量部を被覆する上層層間絶縁膜を形成し、該上層層間
絶縁膜及び該下層層間絶縁膜を貫通して前記ＭＯＳトラ
ンジスタの他方のソース・ドレイン領域に達するコンタ
クト孔を形成し、該コンタクト孔を介して該他方のソー
ス・ドレイン領域に接続されるビット線を形成する工程
とを含んで構成される。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１は本発明のメモリセルの一実施例の断
面図である。このメモリセルは、ＭＯＳトランジスタと
容量部とを有している。ＭＯＳトランジスタは、Ｐ型シ
リコン基板１に形成されたＮ型ソース・ドレイン領域５
−１，５−２と、ゲート酸化膜３を介して積層されたゲ
ート電極４とで構成されている。このＭＯＳトランジス
タは、酸化シリコン膜からなる第１層間絶縁膜６に窒化
シリコン膜からなる第２層間絶縁膜か積層してなる下層
層間絶縁膜により被覆されている。容量部は、下層層間
絶縁膜を介してＮ型ソース・ドレイン領域５−１上から
ゲート電極４上にかけて設けられ、さらに、下層層間絶
縁膜に設けられた開口部を介してこのＮ型ソース・ドレ
イン領域５−１に接続されている。容量部及び第２層間
絶縁膜７は、上層層間絶縁膜である第３層間絶縁膜１１
により被覆されている。第３層間絶縁膜１１，第２層間
絶縁膜７並びに第１層間絶縁膜６を貫通して形成された
コンタクト孔１２を介して、ビット線１３とＮ型ソース
・ドレイン領域５−２とが接続されている。
面図である。このメモリセルは、ＭＯＳトランジスタと
容量部とを有している。ＭＯＳトランジスタは、Ｐ型シ
リコン基板１に形成されたＮ型ソース・ドレイン領域５
−１，５−２と、ゲート酸化膜３を介して積層されたゲ
ート電極４とで構成されている。このＭＯＳトランジス
タは、酸化シリコン膜からなる第１層間絶縁膜６に窒化
シリコン膜からなる第２層間絶縁膜か積層してなる下層
層間絶縁膜により被覆されている。容量部は、下層層間
絶縁膜を介してＮ型ソース・ドレイン領域５−１上から
ゲート電極４上にかけて設けられ、さらに、下層層間絶
縁膜に設けられた開口部を介してこのＮ型ソース・ドレ
イン領域５−１に接続されている。容量部及び第２層間
絶縁膜７は、上層層間絶縁膜である第３層間絶縁膜１１
により被覆されている。第３層間絶縁膜１１，第２層間
絶縁膜７並びに第１層間絶縁膜６を貫通して形成された
コンタクト孔１２を介して、ビット線１３とＮ型ソース
・ドレイン領域５−２とが接続されている。
【００１１】容量部はＮ型ソース・ドレイン領域５−１
に接続された柱状で中空（別の言い方をすればリング
状）、かつその上の上端面が平坦な導電体部材８よりな
る蓄積電極とセルプレート１０（対向電極）と両者を隔
絶する容量絶縁膜９（誘電体膜）とからなる。セルプレ
ート１０とビット線１３とは、第３層間絶縁膜１１で隔
絶され、素子分離はシリコン基板１に形成された酸化シ
リコン膜２によりなされている。
に接続された柱状で中空（別の言い方をすればリング
状）、かつその上の上端面が平坦な導電体部材８よりな
る蓄積電極とセルプレート１０（対向電極）と両者を隔
絶する容量絶縁膜９（誘電体膜）とからなる。セルプレ
ート１０とビット線１３とは、第３層間絶縁膜１１で隔
絶され、素子分離はシリコン基板１に形成された酸化シ
リコン膜２によりなされている。
【００１２】図２〜図７は、本発明のメモリセルの形成
方法の一実施例を説明する為の工程順に示した半導体チ
ップの断面図である。
方法の一実施例を説明する為の工程順に示した半導体チ
ップの断面図である。
【００１３】まず、図２に示すように面方位（１００）
のＰ型シリコン基板１に熱酸化により約４０ｎｍの図示
しないマスク酸化膜を形成し、次にＣＶＤ法により、図
示しない窒化シリコン膜を約１２０ｎｍの厚さに堆積
し、フォトリソグラフィ技術とドライエッチング技術に
より、所定領域上にマスク酸化膜と窒化シリコン膜が残
る様にパターニングした後、熱酸化することにより厚さ
６００ｎｍの酸化シリコン膜２を形成して素子領域を区
画する。そして、窒化シリコン膜とマスク酸化膜をウェ
ットエッチング除去する。
のＰ型シリコン基板１に熱酸化により約４０ｎｍの図示
しないマスク酸化膜を形成し、次にＣＶＤ法により、図
示しない窒化シリコン膜を約１２０ｎｍの厚さに堆積
し、フォトリソグラフィ技術とドライエッチング技術に
より、所定領域上にマスク酸化膜と窒化シリコン膜が残
る様にパターニングした後、熱酸化することにより厚さ
６００ｎｍの酸化シリコン膜２を形成して素子領域を区
画する。そして、窒化シリコン膜とマスク酸化膜をウェ
ットエッチング除去する。
【００１４】次に９５０℃酸化雰囲気で酸化して素子領
域に厚さ２０ｎｍのゲート酸化膜３を形成する。ＣＶＤ
法により多結晶シリコン膜５００ｎｍの厚さに堆積し、
通常のフォトリソグラフィ技術とドライエッチング技術
によりゲート電極４を形成する。
域に厚さ２０ｎｍのゲート酸化膜３を形成する。ＣＶＤ
法により多結晶シリコン膜５００ｎｍの厚さに堆積し、
通常のフォトリソグラフィ技術とドライエッチング技術
によりゲート電極４を形成する。
【００１５】次に、図３に示すように、ヒ素を加速エネ
ルギー１００ｋｅＶ，ドーズ量５×１０15／ｃｍ2 で注
入し、Ｎ型ソース・ドレイン領域５−１，５−２を形成
する。次に、ウェットエッチングでゲート電極４の直下
のゲート酸化膜３のみを残して他を除去する。次にＣＶ
Ｄ法により酸化シリコン膜を堆積しこれを第１層間絶縁
膜６とする。ひき続き、ＣＶＤ法により窒化シリコン膜
を堆積し、これを第２層間絶縁膜７とする。
ルギー１００ｋｅＶ，ドーズ量５×１０15／ｃｍ2 で注
入し、Ｎ型ソース・ドレイン領域５−１，５−２を形成
する。次に、ウェットエッチングでゲート電極４の直下
のゲート酸化膜３のみを残して他を除去する。次にＣＶ
Ｄ法により酸化シリコン膜を堆積しこれを第１層間絶縁
膜６とする。ひき続き、ＣＶＤ法により窒化シリコン膜
を堆積し、これを第２層間絶縁膜７とする。
【００１６】次に、図４に示すように、Ｎ型ソース・ド
レイン領域５−１上の第１層間絶縁膜６と第２層間絶縁
膜７の一部を通常のフォトリソグラフィ技術とドライエ
ッチング技術を用いてエッチング除去し、Ｎ型ソース・
ドレイン領域５−１に達する開口部を形成する。ＣＶＤ
法により多結晶シリコン膜１６を堆積し、リンを熱拡散
したのち、通常のフォトリソグラフィ技術を用いて、レ
ジスト膜１４をパターニングし、続いて、ドライエッチ
ング技術を用いて、レジスト膜１４のない部分の多結晶
シリコン膜１６をエッチングし、薄くすることによっ
て、図５に示すように多結晶シリコン膜１６に凸部を形
成する。次いでレジスト膜１４を除去し全面に、ＣＶＤ
法により酸化シリコン膜を堆積した後、エッチバックを
行ない、多結晶シリコン膜１６の凸部の側壁にのみに
（耐エッチング部材である）酸化シリコン膜１５を形成
する。さらに、その状態から、ドライエッチング技術を
用いて、多結晶シリコン膜１６をエッチングし、酸化シ
リコン膜１５の外側部分の多結晶シリコン膜１６が、な
くなった時点でエッチングを停止すると、図５に示した
多結晶シリコン膜１６の凸部の高さに応じ、Ｎ型ソース
・ドレイン領域５−１の上側、および酸化シリコン膜１
５の下側には、多結晶シリコン膜１６が残る。酸化シリ
コン膜１５を選択的にエッチング除去することにより、
図６に示す導電体部材８が形成される。
レイン領域５−１上の第１層間絶縁膜６と第２層間絶縁
膜７の一部を通常のフォトリソグラフィ技術とドライエ
ッチング技術を用いてエッチング除去し、Ｎ型ソース・
ドレイン領域５−１に達する開口部を形成する。ＣＶＤ
法により多結晶シリコン膜１６を堆積し、リンを熱拡散
したのち、通常のフォトリソグラフィ技術を用いて、レ
ジスト膜１４をパターニングし、続いて、ドライエッチ
ング技術を用いて、レジスト膜１４のない部分の多結晶
シリコン膜１６をエッチングし、薄くすることによっ
て、図５に示すように多結晶シリコン膜１６に凸部を形
成する。次いでレジスト膜１４を除去し全面に、ＣＶＤ
法により酸化シリコン膜を堆積した後、エッチバックを
行ない、多結晶シリコン膜１６の凸部の側壁にのみに
（耐エッチング部材である）酸化シリコン膜１５を形成
する。さらに、その状態から、ドライエッチング技術を
用いて、多結晶シリコン膜１６をエッチングし、酸化シ
リコン膜１５の外側部分の多結晶シリコン膜１６が、な
くなった時点でエッチングを停止すると、図５に示した
多結晶シリコン膜１６の凸部の高さに応じ、Ｎ型ソース
・ドレイン領域５−１の上側、および酸化シリコン膜１
５の下側には、多結晶シリコン膜１６が残る。酸化シリ
コン膜１５を選択的にエッチング除去することにより、
図６に示す導電体部材８が形成される。
【００１７】次に、導電体部材８を熱酸化した後、ＣＶ
Ｄ法により多結晶シリコン膜を堆積させ、リンを熱拡散
し、フォトリソグラフィ技術とドライエッチング技術に
よりパターニングし、図７に示す容量絶縁膜９とセルプ
レート１０を得る。
Ｄ法により多結晶シリコン膜を堆積させ、リンを熱拡散
し、フォトリソグラフィ技術とドライエッチング技術に
よりパターニングし、図７に示す容量絶縁膜９とセルプ
レート１０を得る。
【００１８】次に、ＣＶＤ法により酸化シリコン膜より
成る第３層間絶縁膜１１を堆積した後、コンタクト孔１
２を開孔し、アルミニウム膜でビット線１３を形成する
ことにより図１に示す構造のメモリセルが得られる。
成る第３層間絶縁膜１１を堆積した後、コンタクト孔１
２を開孔し、アルミニウム膜でビット線１３を形成する
ことにより図１に示す構造のメモリセルが得られる。
【００１９】以上の説明においては、容量絶縁膜９とし
て、シリコンの熱酸化膜を用いたが容量を大きくするこ
と、信頼性を高めることを主目的として酸化シリコン膜
と窒化シリコン膜のどちらか一方、あるいは両方を用い
て１層〜３層構造としても良い。
て、シリコンの熱酸化膜を用いたが容量を大きくするこ
と、信頼性を高めることを主目的として酸化シリコン膜
と窒化シリコン膜のどちらか一方、あるいは両方を用い
て１層〜３層構造としても良い。
【００２０】また、本実施例においては、ビット線１３
をアルミニウム膜とし、蓄積電極の上側を通すとした
が、アルミニウムをこれよりも隔点の高いポリサイドな
どに変え、蓄積電極の下側を通しても良い。
をアルミニウム膜とし、蓄積電極の上側を通すとした
が、アルミニウムをこれよりも隔点の高いポリサイドな
どに変え、蓄積電極の下側を通しても良い。
【００２１】
【発明の効果】以上説明した様に、本発明によれば、蓄
積電極の構成要素として、柱状，中空でかつ、その上端
面が平坦な導電体部材を用いている為、その上端面が、
鋭角的に尖っている場合に比べ、容量絶縁膜の耐圧が、
向上し、信頼性が増大するという効果が得られる。
積電極の構成要素として、柱状，中空でかつ、その上端
面が平坦な導電体部材を用いている為、その上端面が、
鋭角的に尖っている場合に比べ、容量絶縁膜の耐圧が、
向上し、信頼性が増大するという効果が得られる。
【図１】本発明のメモリセルの一実施例の断面図であ
る。
る。
【図２】本発明のメモリセルの形成方法の一実施例を説
明するための断面図である。
明するための断面図である。
【図３】本発明のメモリセルの形成方法の一実施例を説
明するための断面図である。
明するための断面図である。
【図４】本発明のメモリセルの形成方法の一実施例を説
明するための断面図である。
明するための断面図である。
【図５】本発明のメモリセルの形成方法の一実施例を説
明するための断面図である。
明するための断面図である。
【図６】本発明のメモリセルの形成方法の一実施例を説
明するための断面図である。
明するための断面図である。
【図７】本発明のメモリセルの形成方法の一実施例を説
明するための断面図である。
明するための断面図である。
【図８】従来のメモリセルの一例を示す断面図である。
１ Ｐ型シリコン基板 ２ 酸化シリコン膜 ３ ゲート酸化膜 ４ ゲート電極 ５−１，５−２ Ｎ型ソース・ドレイン領域 ６ 第１層間絶縁膜 ７ 第２層間絶縁膜 ８ 導電体部材 ９ 容量絶縁膜 １０ セルプレート １１ 第３層膜絶縁膜 １２ コンタクト孔 １３ ビット線 １４ レジスト １５ 酸化シリコン膜 １６ 多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (2)
- 【請求項１】 一つのＭＯＳトランジスタと、該ＭＯＳ
トランジスタの一方のソース・ドレイン領域に容量部が
接続され、他方のソース・ドレイン領域にビット線が接
続されて成る半導体メモリセルにおいて、酸化シリコン膜に窒化シリコン膜が積層してなる下層層
間絶縁膜が、前記ＭＯＳトランジスタを被覆し、 前記下層層間絶縁膜を貫通する開口部を介して前記一方
のソース・ドレイン領域に接続された 前記容量部が、該
一方のソース・ドレイン領域上から前記ＭＯＳトランジ
スタのゲート電極上にかけて該下層層間絶縁膜を介して
設けられ該一方のソース・ドレイン領域に接続される柱
状で中空、かつ、その上端面が平坦な導電部材と、該導
電部材の全表面に形成される誘電体膜と、該誘電体膜の
全表面上に形成される対向電極とを有し、 前記下層層間絶縁膜及び容量部を上層層間絶縁膜が被覆
し、 前記ビット線が、前記上層層間絶縁膜を選択的に被覆
し、該上層層間絶縁膜及び前記下層層間絶縁膜を貫通す
るコンタクト孔を介して前記他方のソース・ドレイン領
域に接続され ていることを特徴とする半導体メモリセ
ル。 - 【請求項２】 半導体基板にＭＯＳトランジスタを形成
する工程と、酸化シリコン膜に窒化シリコン膜が積層してなる下層層
間絶縁膜により前記ＭＯＳトランジスタを被覆し、該下
層層間絶縁膜に該ＭＯＳトランジスタの一方のソース・
ドレイン領域に達する開口部を形成する工程と、 前記開口部を介して 前記ＭＯＳトランジスタの一方のソ
ース・ドレイン領域に接続して、前記下層層間絶縁膜を
被覆する導電体膜を被着する工程と、 レジスト膜をマスクにしたエッチングにより、前記 導電
体膜のうち、前記一方のソース・ドレイン領域上を除く
部分の該導電体膜を薄くし、該導電体膜に凸部を形成す
る工程と、前記レジスト膜を除去し、全面に酸化シリコン膜を被着
し、該酸化シリコン膜をエッチバックして、前記 凸部の
側壁を選択的に被覆する該酸化シリコン膜からなる耐エ
ッチング部材を形成し、しかる後に、前記導電体膜をエ
ッチングし、該耐エッチング部材の外側の部分の該導電
体膜を完全に除去した時点でエッチングを停止し、該耐
エッチング部材の下側に、中空で柱状、かつ、その上面
が平坦で、さらにその底部が前記一方のソース・ドレイ
ンに接続された導電部材を形成する工程と、前記 耐エッチング部材を選択的に除去する工程と、 前記導電部材表面に誘電体膜を形成する工程と、前記 導電体膜上に対向電極を形成して、容量部を形成す
る工程と、前記下層層間絶縁膜及び容量部を被覆する上層層間絶縁
膜を形成し、該上層層間絶縁膜及び該下層層間絶縁膜を
貫通して前記ＭＯＳトランジスタの他方のソース・ドレ
イン領域に達するコンタクト孔を形成し、該コンタクト
孔を介して該他方のソース・ドレイン領域に接続される
ビット線を形成する工程と を含むことを特徴とする半導
体メモリセルの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138106A JP2827579B2 (ja) | 1991-06-11 | 1991-06-11 | 半導体メモリセルとその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3138106A JP2827579B2 (ja) | 1991-06-11 | 1991-06-11 | 半導体メモリセルとその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04364068A JPH04364068A (ja) | 1992-12-16 |
| JP2827579B2 true JP2827579B2 (ja) | 1998-11-25 |
Family
ID=15214092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3138106A Expired - Lifetime JP2827579B2 (ja) | 1991-06-11 | 1991-06-11 | 半導体メモリセルとその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827579B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01293648A (ja) * | 1988-05-23 | 1989-11-27 | Nec Corp | 半導体装置 |
| JP2794761B2 (ja) * | 1989-04-07 | 1998-09-10 | 日本電気株式会社 | 半導体メモリセルとその製造方法 |
| JPH088340B2 (ja) * | 1989-09-26 | 1996-01-29 | 日本電気株式会社 | 容量ポリシリコンの形成方法 |
| JPH04137759A (ja) * | 1990-09-28 | 1992-05-12 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JP2689031B2 (ja) * | 1991-04-01 | 1997-12-10 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
-
1991
- 1991-06-11 JP JP3138106A patent/JP2827579B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04364068A (ja) | 1992-12-16 |
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