JPS6248062A - メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明メモリセルを以下の項目に従って説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ２従来技術［第３図］ Ｂ１発明が解決しようとする問題点 Ｅ８問題点を解決するための手段 Ｆ、実施例［第１図、第２図］ ａ、製造方法［第１図］ ｂ、構成［第１図、第２図］ Ｃ６作用 Ｇ１発明の効果 （Ａ、産業上の利用分野） 本発明は新規なメモリセル、特に、１つのコンデンサと
１つのトランジスタとからなるメモリセルに関するもの
である。

（Ｂ、発明の概要） 本発明は、１つのコンデンサと１つのトランジスタとか
らなるメモリセルにおいて、占有面積を大きくすること
なくコンデンサの静電容量を大きくするため、コンデン
サを略平面上に延在する部分と、その部分の周縁から垂
直に延びるように形成した部分とにより構成するように
したものであり、略平面」二に延在するコンデンサ部分
の周縁に垂直に延びるコンデンサ部分を付加したのでセ
ルの占有面積を増やすことなくコンデンサの静電容量を
大きくすることができる。

（Ｃ，従来技術）［第３図〕 ダイナミックＲＡＭにおいてメモリセルの占有面積を小
さくし、記憶容量を大きくすることが要請されている。

そして、メモリセルの占有面積を小さくするためにはコ
ンデンサを小さくする必要があるが、その場合静電容量
が情報の蓄積、即ち電荷の蓄積に必要な大きさを有して
いなければならない、即ち、メモリセルのコンデンサは
占有面積を小さくしつつ静電容量を大きくする必要性が
ある。

ところで、占有面積が小さくても比較的大きな静電容量
が得られるコンデンサとして半導体基板に形成すること
ができるものにはトレンチキャパシターとスタックドキ
ャパシターがある。トレンチキャパシターは半導体基板
表面にトレンチを形成し、該トレンチ表面に誘電体を成
す酸化膜を形成し、更にトレンチ内に一方の電極を成す
導電体を形成してなるものであり、半導体基板自身がコ
ンデンサの他方の電極を成す、しかしながら、コンデン
サの形成に良好なトレンチはＲＩＥ技術との関係を形成
が難しい。

従って、スタックドキャパシターがＤ−ＲＡＭの情報蓄
積用のコンデンサとして用いられている。第３図はスタ
ックドキャパシターをコンデンサとして用いたメモリセ
ルの従来例の−を示すものである。

同図において、＆はシリコン単結晶からなる半導体基板
、ｂは選択酸化により形成されたフィールド酸化膜、Ｃ
はゲート酸化膜、ｄはゲート電極、ｄ′は別のメモリセ
ルのゲート電極、ｅはドレイン、ｆはソース、ｇは層間
絶縁用酸化膜、ｈは多結晶シリコンからなる電極膜で、
層間絶縁用酸化膜ｇのコンタクトホールｉを通してソー
スｆに接続されている。ｊは電極膜りの表面に形成され
た誘電膜で、多結晶シリコンからなる電極膜りの表面部
を加熱酸化することにより形成される。

ｋは多結晶シリコンからなる電極膜にで、それの誘電膜
ｊを介して電極膜りと対向する部分が情報蓄積用のコン
デンサとなる。ｔは層間絶縁用の酸化膜、ｍは該酸化膜
ｔに形成されたコンタクトホールｎを通してドレインｅ
に接続されたアルミニウム電極であり、該電極ｍがＲＡ
Ｍのビットラインを成す。

尚、ゲート電極ｄ（ｄ′）がＲＡＭのワードラインを成
し、そして、電極膜にのコンデンサを成す部分と反対側
の部分がアースラインを成す。

（Ｄ、発明が解決しようとする問題点）第３図に示すよ
うなメモリセルにおいては、コンデンサが多少の凹凸は
あるも略平面上に通商するように形成された電極膜り、
誘電膜ｊ及び電極ｌりｋからなる。

そして、多結晶シリコンからなる電極膜りの表面を加熱
酸化することにより形成された誘電膜ｊを成すシリコン
酸化膜は単結晶シリコンを加熱酸化することにより形成
されたシリコン酸化膜に比較して電界強度が弱く３分の
１程度である。従って、充分な電界強度を得るにはその
誘電膜ｊを成すシリコン酸化膜の膜厚を相当に厚くすな
ければならない、そして、その膜厚を厚くすると当然の
ことながらコンデンサの単位占有面積当りの静電容量が
小さくなり、十分な大きさの静電容量を得るにはコンデ
ンサの占有面積を大きくせざるを得ない。

そこで、誘電膜として多結晶シリコンを加熱酸化するこ
とにより形成したシリコン酸化膜に代えて別の絶縁膜、
例えば５００人のタンタルオキサイド膜（熱酸化膜１０
０人の絶縁膜）を設けたりする必要がある。

本発明は上記問題点を解決すべく為されたもので、メモ
リセルの占有面積を小さくしつつコンデンサの静電容量
を大きくすることを目的とするものである。

（Ｅ、問題点を解決するための手段） 本発明メモリセルは、上記問題点を解決するため、平面
上に延在するコンデンサ部分の周縁に垂直に延びるコン
デンサを付加してなることを特徴とするものである。

従って、本発明メモリセルによれば、平面方向における
占有面積を大きくすることなく静電容量を大きくするこ
とができる。

（Ｆ、実施例）［第１図、第２図］ 以下に、本発明メモリセルを添附図面に示した実施例に
従って詳細に説明する。

（ａ、製造方法）［第１図］ 第１図（Ａ）乃至（Ｅ）は本発明メモリセルの実施の一
例の製造方法を工程順に示す断面図である。

（Ａ）シリコン半導体基板１表面部に選択酸化法により
フィールド絶縁膜２を形成し、半導体基板１のセル形成
領域にＭＯＳＦＥＴ３を形成する。４はそのゲート絶縁
膜、５は多結晶シリコンからなるゲート電極、５′は上
記ＭＯＳＦＥＴ３の隣りのＭＯＳＦＥＴのゲート電極、
６はドレイン、７はソース、８は層間絶縁膜、９は該層
間絶縁膜８に形成されたコンタクトホールで、ソース７
上に形成されている。

上記ＭＯＳＦＥＴ３を通常のシリコンゲートＭＯＳＦＥ
Ｔ形成技術により形成し、更に、層間絶縁膜８を形成し
、該絶縁膜８にコンタクトホール９を形成した後は、ソ
ース７に接続される多結晶シリコンからなる電極膜１０
を形成する。ところで１本実施例において電極膜（膜厚
３０００人）１０め表面にはシリコン酸化物（ＳｉＯ２
）からなる絶縁膜（膜厚５０００人）１１が設けられて
いる。具体的には、電極膜１０を成す多結晶シリコンを
ＣＶＤ法により形成した後絶縁膜１１を為すシリコン酸
化物（Ｓｉ０２）を例えばスピンオングラス（ＳＯＧ）
法により形成し、その後、その絶縁膜１１及び電極膜１
０をフォトエツチングにより選択的に除去してソース７
及びその周辺部上にのみ絶縁膜１１及び電極膜ｌＯを残
存させる。第１図（Ａ）は絶縁膜１１及び電極膜１ｏに
対するフォトエツチングの終了後の状態を示す。

（Ｂ）次に、同図（Ｂ）に示すようにサイドウオール形
成用の多結晶シリコン膜（３０００人）１２を形成する
。この多結晶シリコン膜１２のステップカバレージの良
い成長方法により形成する。

（Ｃ）次いで、多結晶シリコン膜１２に対してＲＩＥ等
の異方性エツチング処理を施すことにより前記絶縁膜１
１及び電極膜ｌＯの側面にのみ多結晶シリコン膜１２が
サイドウオールとして残存するようにする。１３はその
多結晶シリコン膜１２の残存部、即ち、サイドウオール
である。

その後、電極膜ＩＯ上の絶縁膜１１をエッチオフする。

このようにして電極膜ｌＯの周縁にそこから上方へ垂直
方向に延びるサイドウオール１３が形成される。そして
、電極膜１０及びサイドウオール１３が情報蓄積用コン
デンサの一方の電極となる。第１図（Ｃ）は絶縁膜１１
除去後の状態を示す。

（Ｄ）次に、コンデンサの誘電膜１４を形成する−　８
ｊＥ誘電膜１４はＣＶＤによるシリコン酸化物（Ｓｉ０
２）あるいはシリコンの加熱酸化によるシリコン酸化物
（Ｓ　ｉ　Ｏ２）あるいはシリコン酸化物（Ｓｉ０２）
・ナイトライド（ＳｉＮ）・シリコン酸化物（Ｓｉ０２
）の三重層により形成される。

次いで、誘電膜１４上にコンデンサのもう一方の電極を
成す電極膜１０を形成する。該電極膜１０は多結晶シリ
コンのＣＶＤにより形成する。これにより、電極膜１５
、誘電膜１４及び電極膜ｌＯ・サイドウオール１３から
なるコンデンサ１６が形成される。該コンデンサ１６は
略一平面上に延びる略平板状部１６ａと、該平板状部１
６ａの周縁から垂直に上方に延びる垂直部１６ｂとから
なる。そして、略平板状部１６ａは多結晶シリコンから
なる電極膜１０［第１図（Ａ）に示した工程で形成され
る］と、誘電膜１４のその電極膜１０と対応する部分と
、電極膜１５の電極膜１０と対応する部分と、からなる
。また、垂直部１６ｂは多結晶シリコンからなるサイド
ウオール１３と、ＡＡ電膜１４のそのサイドウオール１
３と対応する部分と、電極膜１５のサイドウオール１３
と対応する部分と、からなる。

第１図ＣＩ））は電極膜１３形成後の状態を示す。

（Ｅ）次いで、電極膜１５に対して選択的にエツチング
することにより電極膜１５の不要部分を除去する。尚、
電極膜１５は接地される。

次いで、電極膜１５の形成後層間絶縁膜１７を形成し、
該絶縁膜１７のドレイン６と対応する位置にコンタクト
ホール１８を形成し、その後、アルミニウムからなる配
線膜１９を形成する。該配線膜１９はコンタクトホール
１８を通してドレイン６と接続されたビットラインであ
る。該配線膜１９はＭＯＳＦＥＴ３を介してコンデンサ
１６に接続されている。

このようにしてＭＯＳＦＥＴ３とトランジスタ１６とか
らなるメモリセルが製造される。

第２図１主メモリセル形成後［第１図（Ｅ）の工程終了
後〕における平面図である。尚、同図において格子状部
分はコンタクト部分である。

（ｂ、構成）［第１図、第２図］ 図示したメモリセルは、ビットラインを成す配線膜１９
がコンタクトホール１８を介してＭＯＳＦＥＴ３のドレ
イン６に接続されている。そして、ソース７はコンデン
サ１６の略平板状の電極膜１０とコンタクトホール９を
介して電気的に接続されている。該電極膜１０の周縁に
はそれと略垂直方向に上方に延びるところの多結晶シリ
コンからなるサイドウオール１３が一体に形成されてお
り、電極膜ｌＯ及びサイドウオール１３の表面には誘電
膜１４を介して電極膜１５が形成されている。しかして
、電極膜ｌＯ及び絶縁膜１３と、電極膜１５の誘電膜１
４を介して電極膜１０及び誘電膜１３と対向する部分と
、によって情報蓄積用のコンデンサ１６が形成される。

依って、１つのＭＯＳＦＥＴ３とそれに直列に接続され
たコンデンサ１６とからなるメモリセルが構成される６
ソシテ、ＭＯＳＦＥＴ３のゲート電極５．５′がメモリ
セルのワードラインをなす。

（ｃ、作用） 上述したメモリセルによれば、第３図に示した従来例に
おける電極膜りに相当する電極膜１０の上にサイドウオ
ール１３の高さをかせぐための絶縁膜１１を設けること
とし、電極膜１０及び絶縁膜１１の形成後その周縁に多
結晶シリコンからなるサイドウオール１３を形成し、そ
の電極膜１０とサイドウオール１３とをもってコンデン
サ１６の一方の電極としたので、垂直に延びるサイドウ
オール１３によってコンデンサの占有面積を大きくする
ことなく静゛屯容量を大きくすることができる。従って
、メモリセルの占有面積を大きくすることなくコンデン
サの静電容量を大きくすることができる。これは、視点
を変えてみれば、必要な静電容量を確保するに要するコ
ンデンサあるいはメモリセルの占有面積を狭くすること
ができることを意味する。そして、サイドウオール１３
により静電容量を増す量を変えるにはサイドウオール１
３の高さを変えれば良い（これはとりもなおさず電極膜
１０上に形成する絶縁膜１１（第１図（Ａ）参照］の厚
さを変えれば良い）、そして、サイドウオール１３によ
り静電容量を項す量を背えてもコンデンサ１６の占有面
積は全く変わらない。

（Ｇ、発明の効果） 以上に述べたところから明らかなように、本発明メモリ
セルは、コンデンサが、略二次元面上に延在する部分と
、該部分の周辺に上記二次元面に対して垂直に形成され
た部分とから成ることを特徴とするものである。

従って、本発明メモリセルによれば、情報蓄積用コンデ
ンサの平面方向における占有面積を大きくすることなく
静電容量を大きくすることができる。

【図面の簡単な説明】

第１図及び第２図は本発明メモリセルの実施の一例を説
明するためのもので、第１図（Ａ）乃至（Ｅ）はメモリ
セルの製造方法を工程順に示す断面図、特に同図（Ｅ）
は完成した状態を示し、第２図は完成したメモリセルの
平面図、第３図はメモリセルの従来例の−を示す断面図
である。 符号の説明 ３１・トランジスタ、 １６壷・・コンデンサ、 １６ａ・・・略二次元面上に延在する部分、１６ｂ・・
・垂直に形成された部分 ３（Ａ） 第１図 ３−１−ランソ又り ３　　　（Ｄ） 第１図 ３−・・Ｌランシ゛又り １５−・コン千゛し寸 ５！ｉ′ ：Ｐ　命　Ｑ 第２図 イ課二Ｊミイη１１　を　含ミ　支 煎　狛　配 第３図

Claims (1)

【特許請求の範囲】
1. （１）１つのコンデンサと１つのトランジスタからなる
   メモリセルにおいて、 上記コンデンサが、略二次元面上に延在する部分と、該
   部分の周辺に上記二次元面に対して垂直に形成された部
   分と、 から成ることを特徴とするメモリセル