JP2503661B2 - 半導体メモリ素子およびその製造方法 - Google Patents
半導体メモリ素子およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の技術分野〕 本発明は、半導体メモリセルを有する半導体メモリ素
子およびその製造方法に関する。
子およびその製造方法に関する。
半導体メモリ素子、特にシリコンダイナミックメモリ
素子は、近年さらに高集積化され、メモリセル面積は益
々縮小されて来ている。ところが、一つのセルに蓄積す
る電荷量は、センス増幅器の感度、α線耐性によって制
限されるため、縮小する事ができない。このため、従来
よりセル面積が縮小されても蓄積電荷量を縮小しないメ
モリセル構造が種々提案されてきている。
素子は、近年さらに高集積化され、メモリセル面積は益
々縮小されて来ている。ところが、一つのセルに蓄積す
る電荷量は、センス増幅器の感度、α線耐性によって制
限されるため、縮小する事ができない。このため、従来
よりセル面積が縮小されても蓄積電荷量を縮小しないメ
モリセル構造が種々提案されてきている。
例えば、インターナショナル・エレクトロン・デバイ
セズ・ミーティング・テクニカル・ダイジェスト（Inte
rnational Electron Devices Meeting Technical Diges
t）1982年600頁〜603頁に「スタックト キャパシタ
セルズフォー ハイ デンシティー ダイナミック ラ
ムズ」と題して発表された論文がある。
セズ・ミーティング・テクニカル・ダイジェスト（Inte
rnational Electron Devices Meeting Technical Diges
t）1982年600頁〜603頁に「スタックト キャパシタ
セルズフォー ハイ デンシティー ダイナミック ラ
ムズ」と題して発表された論文がある。
この論文には、第３図（ａ），（ｂ）に示した構造の
メモリセルが提案されている。この構造は、ダイナミッ
クメモリ素子のノイズ耐性を確保するための“フォール
ディッドビット線構成”と呼ばれるレイアウトを採用し
ており、素子領域中の１つのメモリセルをオンオフする
ための第１のワード線302とワード線に平行な方向に隣
接すメモリセルをオンオフするための第２のワード線30
3が形成されている。そして、キャパシタとして、トレ
ンチ304内に、電荷蓄積ポリシリコン305と容量絶縁膜
（図示省略）とその上の対向電極313から形成されるス
タックトキャパシタを形成し、従来知られているスタッ
クトキャパシタにトレンチキャパシタを組合せた構造の
物を採用していることを特徴としている。従って、メモ
リセルのセル面積が縮小された時にも、単純なスタック
トキャパシタ、あるいは単純なトレンチキャパシタに比
べて、蓄積容量を確保することが容易と成る構造である
と言うことができる。また、ビット線コンタクトホール
306を通してビット線308が形成されている。ビット線30
8の下部には、層間絶縁膜307が形成されている。
メモリセルが提案されている。この構造は、ダイナミッ
クメモリ素子のノイズ耐性を確保するための“フォール
ディッドビット線構成”と呼ばれるレイアウトを採用し
ており、素子領域中の１つのメモリセルをオンオフする
ための第１のワード線302とワード線に平行な方向に隣
接すメモリセルをオンオフするための第２のワード線30
3が形成されている。そして、キャパシタとして、トレ
ンチ304内に、電荷蓄積ポリシリコン305と容量絶縁膜
（図示省略）とその上の対向電極313から形成されるス
タックトキャパシタを形成し、従来知られているスタッ
クトキャパシタにトレンチキャパシタを組合せた構造の
物を採用していることを特徴としている。従って、メモ
リセルのセル面積が縮小された時にも、単純なスタック
トキャパシタ、あるいは単純なトレンチキャパシタに比
べて、蓄積容量を確保することが容易と成る構造である
と言うことができる。また、ビット線コンタクトホール
306を通してビット線308が形成されている。ビット線30
8の下部には、層間絶縁膜307が形成されている。
しかしながら、上に述べたような従来例では、第３図
（ｂ）に示したように、トレンチキャパシタがセル中に
形成される２本のワード線の間に形成されるため、すな
わち素子領域上の２本のワード線のうちの第１のワード
線302と素子分離酸化膜330上の２本のワード線のうちの
第２のワード線303との間に形成されるためトレンチの
開口部を大きく取ることができず、思ったほど容量を確
保することができないという欠点があった。これは、全
てのワード線を１度に形成するという製造プロセスを採
用しているために、ビット線に平行な方向に隣接する素
子領域上からの２本のワード線が素子分離酸化膜上で平
面的にある間隔をもって配置され、結果として素子領域
上の第１のワード線302と素子分離酸化膜上の第２のワ
ード線303との間隔が短くなってしまうことが原因であ
る。
（ｂ）に示したように、トレンチキャパシタがセル中に
形成される２本のワード線の間に形成されるため、すな
わち素子領域上の２本のワード線のうちの第１のワード
線302と素子分離酸化膜330上の２本のワード線のうちの
第２のワード線303との間に形成されるためトレンチの
開口部を大きく取ることができず、思ったほど容量を確
保することができないという欠点があった。これは、全
てのワード線を１度に形成するという製造プロセスを採
用しているために、ビット線に平行な方向に隣接する素
子領域上からの２本のワード線が素子分離酸化膜上で平
面的にある間隔をもって配置され、結果として素子領域
上の第１のワード線302と素子分離酸化膜上の第２のワ
ード線303との間隔が短くなってしまうことが原因であ
る。
本発明の目的は、前述した２本のワード線の間隔を広
くとり、２本のワード線間に形成されるトレンチの開口
部を大きくし、蓄積容量を確保した半導体メモリセル及
びその製造方法を提供することにある。
くとり、２本のワード線間に形成されるトレンチの開口
部を大きくし、蓄積容量を確保した半導体メモリセル及
びその製造方法を提供することにある。
本発明の特徴は、素子分離酸化膜に囲まれた素子領域
が第１の方向に該素子分離酸化膜を介して配列されかつ
第１の方向から直角の方向の第２の方向に千鳥足状に配
列され、それぞれの素子領域の中央のビット線コンタク
トの両サイドの箇所上に第２の方向を延在する第１およ
び第２のワード線がそれぞれ形成され、かつ前記第１お
よび第２のワード線が形成されたそれぞれの箇所から第
１の方向に前記素子分離酸化膜にいたる素子領域の箇所
にトレンチキャパシタを構成するトレンチが形成され、
これによりそれぞれの素子領域にトレンチキャパシタ型
メモリセルの一対が構成される半導体メモリ素子におい
て、素子領域上に形成され第２の方向を延在する前記第
１および第２のワード線が、第２の方向に隣り合って位
置して第１の方向に配列した素子領域間の前記素子分離
酸化膜上を延在する際には、前記第１のワード線上に酸
化膜を介して前記第２のワード線が重畳した構造となっ
ている半導体メモリ素子にある。
が第１の方向に該素子分離酸化膜を介して配列されかつ
第１の方向から直角の方向の第２の方向に千鳥足状に配
列され、それぞれの素子領域の中央のビット線コンタク
トの両サイドの箇所上に第２の方向を延在する第１およ
び第２のワード線がそれぞれ形成され、かつ前記第１お
よび第２のワード線が形成されたそれぞれの箇所から第
１の方向に前記素子分離酸化膜にいたる素子領域の箇所
にトレンチキャパシタを構成するトレンチが形成され、
これによりそれぞれの素子領域にトレンチキャパシタ型
メモリセルの一対が構成される半導体メモリ素子におい
て、素子領域上に形成され第２の方向を延在する前記第
１および第２のワード線が、第２の方向に隣り合って位
置して第１の方向に配列した素子領域間の前記素子分離
酸化膜上を延在する際には、前記第１のワード線上に酸
化膜を介して前記第２のワード線が重畳した構造となっ
ている半導体メモリ素子にある。
本発明の他の特徴は、第１のワード線と第２のワード
線とを別々の工程で形成して上記半導体メモリ素子を得
る製造方法にある。
線とを別々の工程で形成して上記半導体メモリ素子を得
る製造方法にある。
第１図（ａ），（ｂ）は、本発明のメモリセルの一実
施例を示す平面図、及びＡ−Ａ′線断面模式図である。
施例を示す平面図、及びＡ−Ａ′線断面模式図である。
この実施例では、素子領域と素子分離領域の境界を示
す101で囲まれた素子領域に対して、当該セルをオンオ
フするための第１のワード線102が形成されており、第
１のワード線102に平行に同じ素子領域内の隣接するセ
ルをオンオフする第２のワード線103は、第１図（ａ）
の平面図で縦方向に隣接して千鳥足状に配列された素子
領域間の素子分離酸化膜130上では、第１のワード線102
上に酸化膜110を介して重畳して形成されている。トレ
ンチ104は、素子領域上の第１および第２のワード線10
2,103のうちの一方と素子分離酸化膜130上の第１および
第２のワード線102,103の重畳構造との間に形成されて
いる。このトレンチの中に、電荷蓄積ポリシリコン105
が形成され、さらにビット線コンタクトホール106を通
してビット線108が形成されている。ビット線108の下部
には、層開絶縁膜107が形成されている。
す101で囲まれた素子領域に対して、当該セルをオンオ
フするための第１のワード線102が形成されており、第
１のワード線102に平行に同じ素子領域内の隣接するセ
ルをオンオフする第２のワード線103は、第１図（ａ）
の平面図で縦方向に隣接して千鳥足状に配列された素子
領域間の素子分離酸化膜130上では、第１のワード線102
上に酸化膜110を介して重畳して形成されている。トレ
ンチ104は、素子領域上の第１および第２のワード線10
2,103のうちの一方と素子分離酸化膜130上の第１および
第２のワード線102,103の重畳構造との間に形成されて
いる。このトレンチの中に、電荷蓄積ポリシリコン105
が形成され、さらにビット線コンタクトホール106を通
してビット線108が形成されている。ビット線108の下部
には、層開絶縁膜107が形成されている。
第２図（ａ）〜（ｅ）は本発明の半導体メモリセルの
製造方法の一実施例を説明するための工程順に示した断
面図である。
製造方法の一実施例を説明するための工程順に示した断
面図である。
まず第２図（ａ）に示すように、シリコン基板100上
に1000℃の選択酸化法によって素子分離酸化膜130を形
成する。シランによるCVD法を用いてポリシリコン膜を
堆積し、リンを900℃で拡散させて20Ω／□に低抵抗化
する。シランと酸素を原料ガスとするCVD法により酸化
膜を堆積し、リソグラフィー、エッチングにより酸化膜
とポリシリコン膜を加工する。５×1013cm-2の弗化ボロ
ンをPR工程を経てから選択的にイオン注入してP-層120
を形成した後、再度CVD法により酸化膜を堆積し、エッ
チバックによりポリシリコン膜の側壁部分にのみ酸化膜
を残し、第１のワード線（低抵抗ポリシリコン）102、L
DD構造のための酸化膜110を形成し、第２図（ａ）の形
状を得る。
に1000℃の選択酸化法によって素子分離酸化膜130を形
成する。シランによるCVD法を用いてポリシリコン膜を
堆積し、リンを900℃で拡散させて20Ω／□に低抵抗化
する。シランと酸素を原料ガスとするCVD法により酸化
膜を堆積し、リソグラフィー、エッチングにより酸化膜
とポリシリコン膜を加工する。５×1013cm-2の弗化ボロ
ンをPR工程を経てから選択的にイオン注入してP-層120
を形成した後、再度CVD法により酸化膜を堆積し、エッ
チバックによりポリシリコン膜の側壁部分にのみ酸化膜
を残し、第１のワード線（低抵抗ポリシリコン）102、L
DD構造のための酸化膜110を形成し、第２図（ａ）の形
状を得る。
次に、第１のワード線と同様の工程により、第２のワ
ード線（低抵抗ポリシリコン）103、酸化膜111を形成す
る。５×1015cm-2の弗化ボロンのイオン注入によりP+層
121を形成した後、P+層の上部をCVD法により薄い酸化膜
112で覆い、CVD法により厚いポリシリコン140を堆積、
リン拡散により低抵抗化を行い、第２図（ｂ）の構造を
得る。この厚いポリシリコン140は、スタックトキャパ
シタの電荷蓄積量を増加させるために通常用いられる物
である。
ード線（低抵抗ポリシリコン）103、酸化膜111を形成す
る。５×1015cm-2の弗化ボロンのイオン注入によりP+層
121を形成した後、P+層の上部をCVD法により薄い酸化膜
112で覆い、CVD法により厚いポリシリコン140を堆積、
リン拡散により低抵抗化を行い、第２図（ｂ）の構造を
得る。この厚いポリシリコン140は、スタックトキャパ
シタの電荷蓄積量を増加させるために通常用いられる物
である。
次に、厚いポリシリコン140、薄い酸化膜112、P+層12
1、シリコン基板100を反応性イオンエッチングによりエ
ッチング除去し、トレンチ104を形成する。CVD法による
ポリシリコン膜の堆積、リン拡散による低抵抗化を行い
電荷蓄積ポリシリコン105を形成する（第２図
（ｃ））。
1、シリコン基板100を反応性イオンエッチングによりエ
ッチング除去し、トレンチ104を形成する。CVD法による
ポリシリコン膜の堆積、リン拡散による低抵抗化を行い
電荷蓄積ポリシリコン105を形成する（第２図
（ｃ））。
次に第２図（ｄ）に示すように、反応性イオンエッチ
ングにより、電荷蓄積ポリシリコン105をエッチング加
工した後、容量絶縁膜150、対向電極113、層間絶縁膜10
7を堆積する。容量絶縁膜150は、シランとアンモニアを
用いたCVD法による窒化シリコン膜の堆積と、その窒化
シリコン膜の酸化により、よく知られたSiO2／Si3N4／S
iO2の三層構造になっている。対向電極113は、CVD法に
よるポリシリコン膜の堆積の後、リン拡散による低抵抗
化によって形成し、層間絶縁膜はCVD法によって形成さ
れた酸化膜である。
ングにより、電荷蓄積ポリシリコン105をエッチング加
工した後、容量絶縁膜150、対向電極113、層間絶縁膜10
7を堆積する。容量絶縁膜150は、シランとアンモニアを
用いたCVD法による窒化シリコン膜の堆積と、その窒化
シリコン膜の酸化により、よく知られたSiO2／Si3N4／S
iO2の三層構造になっている。対向電極113は、CVD法に
よるポリシリコン膜の堆積の後、リン拡散による低抵抗
化によって形成し、層間絶縁膜はCVD法によって形成さ
れた酸化膜である。
次に第２図（ｅ）に示すように、反応性イオンエッチ
ングを用いて層間絶縁膜107と対向電極113をエッチング
加工し、ビット線に繋がる部分を露出させる。
ングを用いて層間絶縁膜107と対向電極113をエッチング
加工し、ビット線に繋がる部分を露出させる。
以上述べたように本発明では、当該セルをオンオフす
るための第１のワード線を形成する工程に引き続いて、
ワード線に平行な方向に隣接するセルをオンオフするた
めの第２のワード線を形成する工程を行なう事で、素子
領域間の素子分離酸化膜上で第１のワード線上に第２の
ワード線を重ねることができ、素子領域の一方のメモリ
セル用のワード線と素子分離酸化膜上の第１および第２
のワード線重畳構造との間隔が広くなり、すなわち素子
分離酸化膜の幅寸法を狭くすることができ、これにより
トレンチの開口部を大きくすることができ、蓄積容量を
確保することが可能となる。
るための第１のワード線を形成する工程に引き続いて、
ワード線に平行な方向に隣接するセルをオンオフするた
めの第２のワード線を形成する工程を行なう事で、素子
領域間の素子分離酸化膜上で第１のワード線上に第２の
ワード線を重ねることができ、素子領域の一方のメモリ
セル用のワード線と素子分離酸化膜上の第１および第２
のワード線重畳構造との間隔が広くなり、すなわち素子
分離酸化膜の幅寸法を狭くすることができ、これにより
トレンチの開口部を大きくすることができ、蓄積容量を
確保することが可能となる。
第１図（ａ），（ｂ）は本発明のメモリセルの一実施例
を示す平面図及びＡ−Ａ′線断面模式図、第２図（ａ）
〜（ｅ）は本発明のメモリセルの製造方法の一実施例を
説明するための工程順に示した断面模式図、第３図
（ａ），（ｂ）は従来のメモリセルの平面図及びＢ−
Ｂ′線断面模式図である。 100,300……シリコン基板、101,301……素子領域と素子
分離領域の境界、102,302……第１のワード線、103,303
……第２のワード線、104,304……トレンチ、105,305…
…電荷蓄積ポリシリコン、106,306……ビット線コンタ
クト、107,307……層間絶縁膜、108,308……ビット線、
110,111……LDD形成用酸化膜、112……酸化膜、113……
対向電極、120……P-層、121……P+層、130,330……素
子分離酸化膜、140……ポリシリコン、150……容量絶縁
膜。
を示す平面図及びＡ−Ａ′線断面模式図、第２図（ａ）
〜（ｅ）は本発明のメモリセルの製造方法の一実施例を
説明するための工程順に示した断面模式図、第３図
（ａ），（ｂ）は従来のメモリセルの平面図及びＢ−
Ｂ′線断面模式図である。 100,300……シリコン基板、101,301……素子領域と素子
分離領域の境界、102,302……第１のワード線、103,303
……第２のワード線、104,304……トレンチ、105,305…
…電荷蓄積ポリシリコン、106,306……ビット線コンタ
クト、107,307……層間絶縁膜、108,308……ビット線、
110,111……LDD形成用酸化膜、112……酸化膜、113……
対向電極、120……P-層、121……P+層、130,330……素
子分離酸化膜、140……ポリシリコン、150……容量絶縁
膜。
Claims (2)
- 【請求項１】素子分離酸化膜に囲まれた素子領域が第１
の方向に該素子分離酸化膜を介して配列されかつ第１の
方向から直角の方向の第２の方向に千鳥足状に配列さ
れ、それぞれの素子領域の中央のビット線コンタクトの
両サイドの箇所上に第２の方向を延在する第１および第
２のワード線がそれぞれ形成され、かつ前記第１および
第２のワード線が形成されたそれぞれの箇所から第１の
方向に前記素子分離酸化膜にいたる素子領域の箇所にト
レンチキャパシタを構成するトレンチが形成され、これ
によりそれぞれの素子領域にトレンチキャパシタ型メモ
リセルの一対が構成される半導体メモリ素子において、 素子領域上に形成され第２の方向を延在する前記第１お
よび第２のワード線が、第２の方向に隣り合って位置し
て第１の方向に配列した素子領域間の前記素子分離酸化
膜上を延在する際には、前記第１のワード線上に酸化膜
を介して前記第２のワード線が重畳した構造となってい
ることを特徴とする半導体メモリ素子。 - 【請求項２】素子分離酸化膜に囲まれた素子領域が第１
の方向に該素子分離酸化膜を介して配列されかつ第１の
方向から直角の方向の第２の方向に千鳥足状に配列さ
れ、それぞれの素子領域の中央のビット線コンタクトの
両サイドの箇所上に第２の方向を延在する第１および第
２のワード線がそれぞれ形成され、かつ前記第１および
第２のワード線が形成されたそれぞれの箇所から第１の
方向に前記素子分離酸化膜にいたる素子領域の箇所にト
レンチキャパシタを構成するトレンチが形成され、これ
によりそれぞれの素子領域にトレンチキャパシタ型メモ
リセルの一対が構成される半導体メモリ素子の製造方法
において、 前記第１のワード線を形成する工程と、前記第１のワー
ド線上に酸化膜を形成する工程と、しかる後、前記第２
のワード線を形成する工程を有して、素子領域上に形成
され第２の方向を延在する前記第１および第２のワード
線が、第２の方向に隣り合って位置して第１の方向に配
列した素子領域間の前記素子分離酸化膜上を延在する際
には、前記第１のワード線上に前記酸化膜を介して前記
第２のワード線が重畳した構造とすることを特徴とする
半導体メモリ素子の製造方法。
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