JP2006262197A - 位相制御回路 - Google Patents

Abstract

【課題】 本発明は、デジタルコードに対する位相変化の線形性を改善した位相制御回路を提供することを目的とする。
【解決手段】 位相制御回路は、第１のクロック信号の電流を流すよう機能する第１の端子と、第１の端子に結合される第１の複数のスイッチ回路と、第１の複数のスイッチ回路にそれぞれ結合される第１の複数の電流源と、第２のクロック信号の電流を流すよう機能する第２の端子と、第２の端子に結合される第２の複数のスイッチ回路と、第２の複数のスイッチ回路にそれぞれ結合される第２の複数の電流源とを含み、第１のクロック信号と第２のクロック信号とを重ね合わせるように第１の端子と第２の端子とが互いに結合されており、第１の複数の電流源のそれぞれの供給電流量のうち少なくとも１つが他とは異なり、第２の複数の電流源のそれぞれの供給電流量のうち少なくとも１つが他とは異なることを特徴とする。
【選択図】 図５

Description

本発明は、一般に信号の位相を制御する回路に関し、詳しくは複数のクロック信号を組み合わせることにより所望の位相のクロック信号を生成する位相制御回路に関する。

システムの性能を向上させるためには、プロセッサやメモリ等の各構成要素の速度を向上させるだけではなく、各構成要素であるチップ間の信号伝送速度を向上させる必要がある。信号伝送を高速化するためには、信号を受信する回路が信号に対して正確なタイミングで動作することが必要である。

高速シリアル通信においては、通信線の本数を削減するために、通信データと別の信号としてクロック信号を送信しない構成が用いられる。データ受信部においては、送信側から伝送されてきた通信データを正しく受信するために、まず受信した通信データのデータストリームに基づいてクロック信号を復元し、この復元したクロックに同期してデータを取り込むことでデータを復元する。このようにしてクロック信号及びデータ信号を復元する回路をクロックデータ復元回路（Clock and Data Recovery Circuit）と呼ぶ。

図１は、クロックデータ復元回路を用いた従来の受信器の構成を示す構成図である。図１の受信器１０は、アンプ１１、サンプラ１２、デマルチプレクサ１３、デジタルフィルタ１４、及び多相クロック生成器１５を含む。

アンプ１１は、送信側から伝送されたデータを受け取り増幅する。アンプ１１により増幅された受信データは、サンプラ１２に供給される。サンプラ１２は、多相クロック生成器１５から供給される同一周波数で異なる位相を有する複数のクロック信号（多相クロック信号）に同期して、アンプ１１から供給される受信データをサンプリングする。図１の例では受信データが多重化されている場合を想定してあり、サンプラ１２により異なる位相でサンプリングされたデータは、デマルチプレクサ１３によりデータ分離される。

上記のようにして異なる位相でサンプルされたデータは、多相クロック生成器１５により生成される多相クロック信号のそれぞれの位相に応じた値となる。デジタルフィルタ１４が、これらのサンプルされたデータをフィルタリング処理し、多相クロック生成器１５が生成する多相クロック信号と受信データ信号とのタイミング関係に応じたデジタルコードを生成する。

多相クロック生成器１５は内部クロック信号を入力とし、この内部クロック信号に基づいて、同一周波数で異なる位相を有する複数のクロック信号を生成する。この際、デジタルフィルタ１４から供給されるデジタルコードに応じて、これら複数のクロック信号の位相を調整する。これにより、受信データのタイミングに合ったクロック信号によりデータを取り込むことが可能となる。

図２は、多相クロック生成器１５の構成の一例を示す図である。図２の多相クロック生成器１５は、多相クロック生成部２１、位相制御回路２２、及び遅延素子列２３を含む。

多相クロック生成部２１は、入力される内部クロック信号Ｃｌｋに基づいて、例えば図示されるようなクロック周期Ｔに対してＴ／ｋの遅延を有する素子列により、異なる位相を有するｋ個の信号を生成する。一周期を正確にｋ分割するためには、ＰＬＬ（Phase Locked Loop）やＤＬＬ（Delay
Locked Loop）等が用いられる。

位相制御回路２２は、多相クロック生成部２１が生成した多相クロックを、それぞれ異なる重み付けで足し合わせることにより、入力デジタルコードが指示する位相を有するクロック信号を生成する。位相制御回路２２は例えばミキサ回路により構成される。ミキサ回路は、例えば０°の位相を有する正弦波と９０°の位相を有する正弦波とを、それぞれ異なる重み付け（振幅）で足し合わせることにより、０°から９０°の間の任意の位相の正弦波を生成することができる。

このようにして位相制御回路２２が生成した所望の位相を有するクロック信号は、遅延素子列２３に供給される。遅延素子列２３は、位相制御回路２２から供給される位相調整されたクロック信号に基づいて、クロック周期Ｔに対してＴ／ｌの遅延を有する素子列により、複数の異なる位相を有するｌ個の信号を生成する。

図３は、多相クロック信号を生成する過程を示す信号波形図である。図３の（ａ）には入力データが示される。（ｂ）に示される０°の位相を有するクロック信号Ｃｌｋａと、（ｃ）に示される９０°の位相を有するクロック信号Ｃｌｋｂとが、図２の位相制御回路２２に供給される。位相制御回路２２は、クロック信号Ｃｌｋａとクロック信号Ｃｌｋｂとを合成することで、０°から９０°の間で所望の位相を有するクロック信号を生成する。このようにして生成された所望の位相を有するクロック信号が、（ｄ）に位相調整クロック信号として示される。

（ｄ）に示す位相調整クロック信号に基づいて、（ｅ）に示す多相クロック信号が生成される。この例においては、０°、９０°、１８０°、２７０°の４つの異なる位相を有する多相クロック信号が生成される。この多相クロック信号がサンプラ１２（図１）に供給されて、入力データをそれぞれのクロック信号によりサンプルする。

位相制御回路２２としてミキサ回路を用いた構成において、ミキサ回路の動作は以下のようにして説明される。入力クロック信号を正弦波として、０°の位相を有するクロック信号Ｃｌｋａと９０°の位相を有するクロック信号Ｃｌｋｂとは、
Ｃｌｋａ＝Ａｓｉｎ（ｔ）
Ｃｌｋｂ＝Ｂｓｉｎ（ｔ−π／２）
と表される。ここでクロック信号Ｃｌｋａの振幅はＡであり、クロック信号Ｃｌｋｂの振幅はＢである。ミキサ回路は、複数の正弦波電流信号を足し合わせることにより、１つの正弦波信号を生成する。上記のクロック信号Ｃｌｋａとクロック信号Ｃｌｋｂとを足し合わせると、
Ｃｌｋａ＋Ｃｌｋｂ＝（Ａ^２＋Ｂ^２）^１／２ｓｉｎ（ｔ−φ） （１）
φ＝ｔａｎ^−１（Ｂ／Ａ） （２）
が得られる。

従来のミキサ回路では、基準電流をＩｒとして、振幅ＡはＩｒ・（１−ｍ／ｎ）、振幅ＢはＩｒ・（ｍ／ｎ）としている。即ち振幅Ａ及び振幅Ｂは、振幅変化のステップ幅をＩｒ／ｎとして、ｍに応じて線形に減少及び増加する関数となっている。ｍをゼロからｎまで１ずつ増やしていくことにより、振幅Ａが線形に減り且つ振幅Ｂが線形に増え、位相を０°から９０°まで徐々に増やしていくことができる。この値ｍが、上記のデジタルコードに相当する。

このように従来のミキサ回路では、入力となる正弦波の振幅Ａ及びＢを線形に変化させている。この場合、上記式（２）で表される位相φは、線形には変化しない。

図４は、デジタルコードに対する位相の値を示した図である。図４では、位相０から位相π／２までの区間をデジタルコード０から１６に割当てて、各デジタルコードに対する式（２）で表される位相の値をプロットしたものである。図示される階段状の特性が、デジタルコードの段階的な変化に応じて位相が段階的に線形変化するとした理想的な場合を示す。一点鎖線の直線は、デジタルコードのステップを更に細かくしたときに、位相が線形に変化する理想的な場合の様子を示すものである。

実際には、上記式（２）で表される位相φは、点線で示されるようなＳ字カーブの特性となる。即ち、位相の変化範囲の中心付近（この例ではπ／４付近）で、デジタルコードの変化に対する位相の変化率が最大となる。また位相の変化範囲の端の付近（０付近及びπ／２付近）では、デジタルコードの変化に対する位相の変化率が最小となる。即ち、Ａが８／１６から７／１６に変化しＢが８／１６から９／１６に変化するときの位相φの変化は比較的大きいが、例えばＡが１６／１６から１５／１６に変化しＢが０／１６から１／１６に変化するときの位相φの変化は比較的小さい。これは、複素平面で振幅Ａ及び振幅Ｂを有する互いに直交する２つのフェーザーの加算を図示すれば、直観的に理解することができる。

上述のように、デジタルコードの変化に対する位相の変化量は一定でなく、位相の値により異なる量となる。このように変化量が比較的大きい場合と比較的小さい場合とがあると、変化量が大きい場合にクロック信号のジッタが大きくなるという問題がある。即ち、プロセスばらつきや雑音等によりデジタルコードが揺らいだときに、位相制御回路２２が生成する位相調整クロック信号の位相に揺らぎ（ジッタ）が発生する。位相の位置によってはこのジッタの大きさはクロック信号の理想の位相ステップよりも大きなものとなり、クロック復元動作更にはデータ復元動作のエラーにつながる可能性がある。
特開２００３−８５５５号公報

以上を鑑みて本発明は、デジタルコードに対する位相変化の線形性を改善した位相制御回路を提供することを目的とする。

本発明による位相制御回路は、第１のクロック信号の電流を流すよう機能する第１の端子と、該第１の端子に結合される第１の複数のスイッチ回路と、該第１の複数のスイッチ回路にそれぞれ結合される第１の複数の電流源と、第２のクロック信号の電流を流すよう機能する第２の端子と、該第２の端子に結合される第２の複数のスイッチ回路と、該第２の複数のスイッチ回路にそれぞれ結合される第２の複数の電流源とを含み、該第１のクロック信号と該第２のクロック信号とを重ね合わせるように該第１の端子と該第２の端子とが互いに結合されており、該第１の複数の電流源のそれぞれの供給電流量のうち少なくとも１つが他とは異なり、該第２の複数の電流源のそれぞれの供給電流量のうち少なくとも１つが他とは異なることを特徴とする。

本発明の少なくとも１つの実施例によれば、ミキサ回路に設けられた複数の電流源の供給電流量をそれぞれ固有の量に設定している。従って、スイッチ回路の短絡及び開放状態を制御して出力クロック信号の位相を変化させる際に、スイッチ回路の状態変化に応じたクロック信号の電流変化量を所望の量に設定することができ、ひいては出力クロック信号の位相の変化量を所望の値に設定することができる。これにより、デジタルコードの変化に対する位相変化の線形性を従来技術の場合と比較して改善し、位相の値に依存することのない一定の位相変化を実現することが可能となる。

以下に本発明の実施例を添付の図面を用いて詳細に説明する。

図５は、本発明による位相制御回路の構成の一例を示す図である。

図５の位相制御回路３０は、ＮＭＯＳトランジスタ３１乃至３４、電流源３５−１乃至３５−ｎ、電流源３６−１乃至３６−ｎ、スイッチ３７−１乃至３７−ｎ、スイッチ３８−１乃至３８−ｎ、及び抵抗Ｒ１及びＲ２を含む。

ＮＭＯＳトランジスタ３１のゲート端子には正弦波信号Ｃｌｋａが供給され、ＮＭＯＳトランジスタ３２のゲート端子には正弦波信号Ｃｌｋａｘが供給される。ＮＭＯＳトランジスタ３３のゲート端子には正弦波信号Ｃｌｋｂが供給され、ＮＭＯＳトランジスタ３４のゲート端子には正弦波信号Ｃｌｋｂｘが供給される。信号Ｃｌｋａは基準の位相として０°の位相を有するクロック信号であり、信号Ｃｌｋａｘは信号Ｃｌｋａの相補信号であり１８０°の位相を有する。また信号Ｃｌｋｂは９０°の位相を有するクロック信号であり、信号Ｃｌｋｂｘは信号Ｃｌｋｂの相補信号であり２７０°の位相を有する。

０°位相の信号Ｃｌｋａと９０°位相の信号Ｃｌｋｂとを重み付けして足し合わせることで、出力信号Ｃｌｋｏが生成される。また１８０°位相の信号Ｃｌｋａｘと２７０°位相の信号Ｃｌｋｂｘとを重み付けして足し合わせることで、出力信号Ｃｌｋｏの相補信号である出力信号Ｃｌｋｏｘが生成される。

０°位相の信号Ｃｌｋａの重みは電流源３５−１乃至３５−ｎに流れる電流値Ｉ１に略比例し、また９０°位相の信号Ｃｌｋｂの重みは電流源３６−１乃至３６−ｎに流れる電流値Ｉ２に略比例する。従って、出力信号Ｃｌｋｏは電流値Ｉ１と電流値Ｉ２との比率に応じた位相を有する正弦波として出力される。同様にして、出力信号Ｃｌｋｏの相補信号である出力信号Ｃｌｋｏｘが出力される。

スイッチ３７−１乃至３７−ｎはＮＭＯＳトランジスタで構成され、そのゲート端子にはデジタル信号Ｓ０乃至Ｓｎが供給される。またスイッチ３８−１乃至３８−ｎはＮＭＯＳトランジスタで構成され、そのゲート端子にはデジタル信号Ｓ０ｘ乃至Ｓｎｘが供給される。ここでデジタル信号Ｓ０ｘ乃至Ｓｎｘはそれぞれデジタル信号Ｓ０乃至Ｓｎの相補信号である。

デジタル信号Ｓ０乃至Ｓｎに応じて、スイッチ３７−１乃至３７−ｎのうち所望の個数のスイッチを導通状態とする。これにより、それぞれ固有の電流値を有する電流源３５−１乃至３５−ｎのうちで所望の個数の電流源をＮＭＯＳトランジスタ３１及び３２に接続し、この個数に応じた重みを信号Ｃｌｋａ及びＣｌｋａｘに与えることができる。

同様に、デジタル信号Ｓ０ｘ乃至Ｓｎｘに応じて、スイッチ３８−１乃至３８−ｎのうち所望の個数のスイッチを導通状態とする。これにより、それぞれ固有の電流値を有する電流源３６−１乃至３６−ｎのうちで所望の個数の電流源をＮＭＯＳトランジスタ３３及び３４に接続し、この個数に応じた重みを信号Ｃｌｋｂ及びＣｌｋｂｘに与えることができる。

具体的には、デジタル信号Ｓ０乃至Ｓｎのうちの下位ｍ個の信号Ｓ０乃至Ｓｍを“０”とすることで、下位ｍ個のスイッチ３７−１乃至３７−ｍを非導通とする。このとき残りのスイッチ３７−ｍ＋１乃至３７−ｎは導通状態である。またデジタル信号Ｓ０ｘ乃至Ｓｎｘのうちの下位ｍ個の信号Ｓ０ｘ乃至Ｓｍｘを“１”とすることで、下位ｍ個のスイッチ３８−１乃至３８−ｍを導通とする。このとき残りのスイッチ３８−ｍ＋１乃至３８−ｎは非導通状態である。

この値ｍの変化が前述したデジタルコードの変化に相当する。即ち、ｍをゼロからｎまで１ずつ増やしていくと、クロック信号Ｃｌｋａの振幅が減り且つクロック信号Ｃｌｋｂの振幅が増え、位相が０°から９０°まで徐々に増えていくことになる。

図５に示す本発明の位相制御回路３０は、図２で説明した従来技術の位相制御回路２２と、回路構成としては同一の回路構成である。但し従来技術の位相制御回路２２においては、複数の電流源の各々の電流値は互いに等しいが、本発明の位相制御回路３０においては、複数の電流源３５−１乃至３５−ｎ及び複数の電流源３６−１乃至３６−ｎの電流値はそれぞれ固有の値を有する。これは、電流源３５−１乃至３５−ｎ及び電流源３６−１乃至３６−ｎを構成するＮＭＯＳトランジスタのゲート幅Ｗを、それぞれ固有の値に設定することで実現してよい。電流源３５−１乃至３５−ｎの電流値はそれぞれ異なってよいが、全てが互いに異なることは必要条件では無い。

スイッチ３７−１乃至３７−ｎに対応する電流源３５−１乃至３５−ｎの電流量をそれぞれＩＳ０乃至ＩＳｎとし、スイッチ３８−１乃至３８−ｎに対応する電流源３６−１乃至３６−ｎの電流量をそれぞれＩＳ０ｘ乃至ＩＳｎｘとする。このとき本発明の第１の実施例においては、各電流量について、
IS0>IS1>・・・>IS(n/2)<・・・<IS(n-1)<ISn
IS0x>IS1x>・・・>IS(n/2)x<・・・<IS(n-1)x<ISnx
が満たされるように電流源が構成される。

図６は、本発明の構成においてデジタルコードに対する各クロック信号の電流値を示した図である。図６に示されるように、破線で示されるクロック信号Ｃｌｋａの電流量は、デジタルコードｍが増加するにつれて、ｎ・Ｉｒ（Ｉｒ：電流源の電流値の平均）から減少していく。この際の減少率、即ちデジタルコードｍの１ステップの変化に対応する電流値の変化量は、位相の変化範囲の中心付近（ｎ／２付近）においては、従来の線形な電流変化の量よりも小さく設定される。従って、従来に比べてデジタルコードの変化に対する位相の変化が抑制される。また位相の変化範囲の端の付近（０付近及びｎ付近）では、デジタルコードｍの１ステップの変化に対応する電流値の変化量は、従来の線形な電流変化の量よりも大きく設定される。従って、デジタルコードの変化に対する位相の変化が増進される。

点線で示されるクロック信号Ｃｌｋｂの電流量は、デジタルコードｍが増加するにつれて、ゼロから増加していく。この際の増加率、即ちデジタルコードｍの１ステップの変化に対応する電流値の変化量は、位相の変化範囲の中心付近（ｎ／２付近）では、従来の線形な電流変化の量よりも小さく設定される。従って、従来に比べてデジタルコードの変化に対する位相の変化が抑制される。また位相の変化範囲の端の付近（０付近及びｎ付近）では、デジタルコードｍの１ステップの変化に対応する電流値の変化量は、従来の線形な電流変化の量よりも大きく設定される。従って、デジタルコードの変化に対する位相の変化が増進される。

図７は、デジタルコードに対する位相の値を示した図である。図７では、位相０から位相π／２までの区間をデジタルコード０から１６に割当ててある。図示される階段状の特性が、デジタルコードの段階的な変化に応じて位相が段階的に線形変化するとした理想的な場合を示す。一点鎖線の直線は、デジタルコードのステップを更に細かくしたときに、位相が線形に変化する理想的な場合の様子を示すものである。

従来技術の構成では、位相φは、点線で示されるようなＳ字カーブの特性となる。即ち、位相の変化範囲の中心付近（この例ではπ／４付近）で、デジタルコードの変化に対する位相の変化率が最大となる。また位相の変化範囲の端の付近（０付近及びπ／２付近）では、デジタルコードの変化に対する位相の変化率が最小となる。

本発明では上述のように、デジタルコードｍの１ステップの変化に対応する電流値の変化量が、位相の変化範囲の中心付近（π／４付近）で従来の構成の場合の変化量よりも小さく設定される。従って、点線で示されるＳ字カーブの中心付近の傾きが小さくなるように補正が加えられていることになる。また位相の変化範囲の端の付近（０付近及びπ／２付近）では、デジタルコードｍの１ステップの変化に対応する電流値の変化量が、従来の構成の場合の変化量よりも大きく設定される。従って、点線で示されるＳ字カーブの両端付近の傾きが大きくなるように補正が加えられていることになる。

このように点線で示されるＳ字カーブの特性に補正が加えられることにより、本発明においては、図７において矢印で示すような方向にＳ字カーブが湾曲されて、位相が線形に変化する理想的な特性（一点鎖線）により近づくことになる。従って、デジタルコードに対する位相変化の線形性を従来技術の場合と比較して改善し、位相の値に依存することのない一定の位相変化を実現することが可能となる。

以上説明した本発明の第１の実施例では、位相の変化範囲の中心に対応する電流源について、その電流量が最小となるように設定した。以下に説明する第２の実施例では、位相の変化範囲の一方の端に対応する電流源について、その電流量が最小となるように設定し、他方の端に対応する電流源について、その電流量が最大となるように設定する構成について説明する。

スイッチ３７−１乃至３７−ｎに対応する電流源３５−１乃至３５−ｎの電流量をそれぞれＩＳ０乃至ＩＳｎとし、スイッチ３８−１乃至３８−ｎに対応する電流源３６−１乃至３６−ｎの電流量をそれぞれＩＳ０ｘ乃至ＩＳｎｘとする。このとき本発明の第２の実施例においては、各電流量について、
IS0<IS1<・・・<IS(n/2)<・・・<IS(n-1)<ISn
IS0x>IS1x>・・・>IS(n/2)x>・・・>IS(n-1)x>ISnx
が満たされるように電流源が構成される。

図８は、本発明の構成においてデジタルコードに対する各クロック信号の電流値を示した図である。図８に示されるように、破線で示されるクロック信号Ｃｌｋａの電流量は、デジタルコードｍが増加するにつれて、ｎ・Ｉｒ（Ｉｒ：電流源の電流値の平均）から減少していく。この際の減少率、即ちデジタルコードｍの１ステップの変化に対応する電流値の変化量は、ｍが０の位置において最も小さく、ｍの増加とともに増大していく。

点線で示されるクロック信号Ｃｌｋｂの電流量は、デジタルコードｍが増加するにつれて、ゼロから増加していく。この際の増加率、即ちデジタルコードｍの１ステップの変化に対応する電流値の変化量は、ｍが０の位置において最も大きく、ｍの増加とともに減少していく。

図９は、デジタルコードに対する位相の値を示した図である。図９では、位相０から位相π／２までの区間をデジタルコード０から１６に割当ててある。

従来技術の構成では、位相φは点線で示されるようなＳ字カーブの特性となる。図７に示す第１の実施例の場合と同様に、第２の実施例においても、図７において矢印で示すような方向にＳ字カーブが湾曲されて、位相が線形に変化する理想的な特性（一点鎖線）により近づく。従って、デジタルコードに対する位相変化の線形性を従来技術の場合と比較して改善して、位相の値に依存することのない一定の位相変化を実現することが可能となる。

更に第２の実施例においては、位相調整後の信号の振幅（Ａ^２＋Ｂ^２）^１／２が第１の実施例の場合の振幅と比較して、より一定値に近くなっている。図９において、Ｍ１が第１の実施例の場合の位相調整後の信号の振幅であり、Ｍ２が第２の実施例の場合の位相調整後の信号の振幅である。図９に示されるように、第１の実施例の場合には振幅が中心付近で大きく落ち込むが、第２の実施例の場合にはこの振幅の落ち込みが削減されている。

この理由は、図８から理解することができる。位相の変化範囲の中心付近（ｎ／２付近）において、第２の実施例のクロックＣｌｋａの振幅Ａ（電流量）及びクロックＣｌｋｂの振幅Ｂ（電流量）は、Ｉｒ・（ｎ／２）よりも大きくなっている。従来の構成の場合或いは第１の実施例の場合には、この位置での振幅Ａ及び振幅ＢはＩｒ・（ｎ／２）に等しい。従って第２の実施例では、従来の構成の場合或いは第１の実施例の場合と比較して、振幅（Ａ^２＋Ｂ^２）^１／２の中心付近での値を大きく設定することができる。

位相制御回路３０の出力である位相調整クロックＣｌｋｏは正弦波に近い形状のクロック信号であり、これをアンプにより増幅して、ＨＩＧＨとＬＯＷのデジタル値を有する矩形波クロック信号に整形する必要がある。位相調整クロックＣｌｋｏの振幅（Ａ^２＋Ｂ^２）^１／２が小さすぎると、アンプで十分に増幅できないなどの問題を引き起こす可能性がる。従って、上記のように第２の実施例の構成により十分な振幅を確保することで、アンプによる増幅が足りなくなるという問題を回避することができる。

一定の位相変化量及び一定の振幅を確保するためには、クロック波形が完全な正弦波であると仮定すると、Ａ＝ｃｏｓ（ｍ／ｎ）としＢ＝ｓｉｎ（ｍ／ｎ）とすればよい（簡単のために振幅を１としてある）。このように設定すれば、複素平面で振幅Ａ及び振幅Ｂを有する互いに直交する２つのフェーザーの加算後のフェーザーは、一定の角度変化で円を描くことになり、一定の位相変化量及び一定の振幅を確保することができる。

図８に示すクロックＣｌｋａの振幅ＡとクロックＣｌｋｂの振幅Ｂとは、それぞれｃｏｓ（ｍ／ｎ）及びｓｉｎ（ｍ／ｎ）に近い形となっている。従って、図８に示すような振幅設定（電流量設定）とすれば、略一定の位相変化量及び一定の振幅を実現できることが分かる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

クロックデータ復元回路を用いた従来の受信器の構成を示す構成図である。 多相クロック生成器の構成の一例を示す図である。 多相クロック信号を生成する過程を示す信号波形図である。 デジタルコードに対する位相の値を示した図である。 本発明による位相制御回路の構成の一例を示す図である。 本発明の構成においてデジタルコードに対する各クロック信号の電流値を示した図である。 デジタルコードに対する位相の値を示した図である。 本発明の構成においてデジタルコードに対する各クロック信号の電流値を示した図である。 デジタルコードに対する位相の値を示した図である。

符号の説明

３０ 位相制御回路
３１〜３４ ＮＭＯＳトランジスタ
３５−１〜３５−ｎ 電流源
３６−１〜３６−ｎ 電流源
３７−１〜３７−ｎ スイッチ
３８−１〜３８−ｎ スイッチ

Claims (10)

1. 第１のクロック信号に応じた電流を流すよう機能する第１の端子と、
   該第１の端子に結合される第１の複数のスイッチ回路と、
   該第１の複数のスイッチ回路にそれぞれ結合される第１の複数の電流源と、
   第２のクロック信号に応じた電流を流すよう機能する第２の端子と、
   該第２の端子に結合される第２の複数のスイッチ回路と、
   該第２の複数のスイッチ回路にそれぞれ結合される第２の複数の電流源と、
   を含み、該第１のクロック信号と該第２のクロック信号とを重ね合わせるように該第１の端子と該第２の端子とが互いに結合されており、該第１の複数の電流源のそれぞれの供給電流量のうち少なくとも１つが他とは異なり、該第２の複数の電流源のそれぞれの供給電流量のうち少なくとも１つが他とは異なることを特徴とする位相制御回路。
2. 該第１及び第２の複数のスイッチ回路の短絡及び開放を制御することにより、該第１のクロック信号に応じた電流の量と該第２のクロック信号に応じた電流の量とを制御するよう構成されることを特徴とする請求項１記載の位相制御回路
3. 該第１の複数の電流源のそれぞれの供給電流量が全て互いに異なり、該第２の複数の電流源のそれぞれの供給電流量が全て互いに異なることを特徴とする請求項１記載の位相制御回路。
4. 該第１及び第２の複数のスイッチ回路の開放及び短絡を制御することにより、該第１のクロック信号と該第２のクロック信号とを重ね合わせて得られる第３のクロック信号の位相を変化させる際に、該位相の変化量が略一定となるように該第１及び第２の複数の電流源のそれぞれの供給電流量が設定されていることを特徴とする請求項１記載の位相制御回路。
5. 該第１及び第２の複数のスイッチの開放及び短絡を制御することにより該第３のクロック信号の位相を変化させる際に、該第３のクロック信号の振幅が略一定となるように該第１及び第２の複数の電流源のそれぞれの供給電流量が設定されていることを特徴とする請求項１記載の位相制御回路。
6. 該第１及び第２の複数の電流源は各々がＭＯＳトランジスタであることを特徴とする請求項１記載の位相制御回路。
7. 該第１の複数の電流源のそれぞれのＭＯＳトランジスタのゲート幅のうち少なくとも１つが他とは異なり、該第２の複数の電流源のそれぞれのＭＯＳトランジスタのゲート幅のうち少なくとも１つが他とは異なることを特徴とする請求項６記載の位相制御回路。
8. 該第１の複数の電流源のそれぞれのＭＯＳトランジスタのゲート幅が全て互いに異なり、該第２の複数の電流源のそれぞれのＭＯＳトランジスタのゲート幅が全て互いに異なることを特徴とする請求項６記載の位相制御回路。
9. 該第１及び第２の複数のスイッチ回路は各々がＭＯＳトランジスタであることを特徴とする請求項１記載の位相制御回路。
10. 所定の一端子と複数の電流源との間の短絡又は開放をそれぞれが制御する複数のスイッチ回路により該所定の一端子の電流量を変化させ１つのクロック信号の電流量を制御する構成を複数設けることにより、異なる位相を有する複数のクロック信号の電流量をそれぞれ制御し、該複数のクロック信号を重ね合わせ所望の位相を有する出力クロック信号を生成する回路において、該複数の電流源のそれぞれの電流供給量は少なくとも１つが他とは異なることを特徴とする位相制御回路。
    

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