KR20110004099A

KR20110004099A - 위상 신호 생성 장치

Info

Publication number: KR20110004099A
Application number: KR1020090061740A
Authority: KR
Inventors: 강병중; 고상수
Original assignee: 삼성전자주식회사
Priority date: 2009-07-07
Filing date: 2009-07-07
Publication date: 2011-01-13
Also published as: US20110006826A1; US8253467B2

Abstract

본 발명에 따른 위상 신호 생성 장치는 위상 정보를 이용하여 스위칭 제어 신호와 위상 제어 신호를 생성하는 위상 제어기, 스위칭 제어 신호에 응답하여 제 1 위상 신호들의 위상 제어를 위해 제 2 위상 신호들을 제 1 위상 신호들 각각과 결합되도록 스위칭하고, 위상 제어 신호에 응답하여 스위칭되는 제 2 위상 신호들의 크기를 제어하여 제 1 위상 신호들 각각과 결합하는 위상 신호 생성기를 포함한다.

동위상 신호, 직교 위상 신호, 위상 제어기, 위상 신호 생성기, 위상 신호 생성 장치

Description

위상 신호 생성 장치{APPARATUS FOR GENERATING PHASE SIGNAL}

본 발명은 통신 시스템에 관한 것으로서, 특히 위상의 제어가 가능한 위상 신호 생성 장치에 관한 것이다.

일반적으로 통신 시스템에서 송수신기의 성능을 열화시키는 근본적인 원인의 하나로 위상 부정합(phase imbalance)이 있다.

송수신기는 신호의 송신과 수신을 위해서 동위상(I: In phase) 신호와 직교 위상(Q: Quadurature phase) 신호를 사용한다. 동위상 신호와 직교 위상 신호는 상호 간에 90도의 위상차를 갖는다.

송수신기는 오실레이터를 사용하여 동위상 신호와 직교 위상 신호를 생성한다. 송수신기는 동위상 신호와 직교 위상 신호 각각을 믹서들을 통해서 송신 신호와 혼합한다. 송수신기는 동위상 신호와 직교 위상 신호 각각을 믹서들을 통해서 수신 신호와 혼합한다. 이와 같이 송수신기는 신호 송수신을 위해 동위상 신호와 직교 위상 신호를 사용하여 송신 신호를 상향 변환하거나 수신 신호를 하향 변환한다.

한편, 위상 부정합은 오실레이터의 위상 부정합 또는 믹서에서의 위상 부정 합으로 인해 발생한다. 즉, 오실레이터에서 생성되는 동위상 신호와 직교 위상 신호가 90도의 위상 편차를 갖지 못하기 때문이다. 위상 부정합은 동위상 신호 믹서와 직교 위상 신호 믹서를 대칭으로 설계함으로서 줄일 수 있다. 하지만 실제 제작 시 발생하는 기생 성분(parastic)들에 의해 위상 부정합의 발생은 필연적이다. 이러한 부정합은 신호 대 잡음비(SNR: Siganl to Noise Ratio)의 하락을 야기하여 비트 에러율(BER: Bit Error Rate)을 증가시킴으로써 결과적으로 송수신 장치의 성능을 저하시키는 원인이 된다.

본 발명은 상술한 기술적 과제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 위상 신호들 간의 위상을 제어하는 위상 신호 생성 장치를 제공하는데 있다.

본 발명의 다른 목적은 위상 부정합을 보상하는 위상 신호 생성 장치를 제공하는데 있다.

본 발명의 또 다른 목적은 위상 신호들의 위상 회전각을 제어하는 위상 신호 생성 장치를 제공하는 데 있다.

본 발명에 따른 위상 신호 생성 장치는 위상 정보를 이용하여 스위칭 제어 신호와 위상 제어 신호를 생성하는 위상 제어기, 상기 스위칭 제어 신호에 응답하여 제 1 위상 신호들의 위상 제어를 위해 제 2 위상 신호들을 제 1 위상 신호들 각 각과 결합되도록 스위칭하고, 상기 위상 제어 신호에 응답하여 상기 스위칭되는 제 2 위상 신호들의 크기를 제어하여 제 1 위상 신호들 각각과 결합하는 위상 신호 생성기를 포함한다.

이 실시예에 있어서, 상기 위상 신호 생성기는 상기 스위칭 제어 신호에 응답하여 상기 제 2 위상 신호들 각각을 상기 제 1 위상 신호들 각각으로 직렬 결합 또는 교차 결합 중 하나로 결합되도록 스위칭하는 스위치부; 상기 위상 제어 신호에 응답하여 스위칭된 제 2 위상 신호들 각각의 신호 크기를 제어하여 제 3 위상 신호들을 생성하는 위상 제어부; 및 상기 제 1 위상 신호들 각각을 상기 제 3 위상 신호들 각각과 결합하여 제 1 위상 신호들의 위상을 제어하여 출력하는 위상 버퍼를 포함하고, 상기 제 1 위상 신호들은 상기 제 2 위상 신호들과 90도의 위상차를 가짐을 특징으로 한다.

이 실시예에 있어서, 상기 제 1 위상 신호들이 제 1 양의 동위상 신호와 제 1 음의 동위상 신호이면, 상기 제 2 위상 신호들은 제 1 양의 직교 위상 신호와 제 1 음의 직교 위상 신호이고, 상기 제 1 위상 신호들이 상기 제 1 양의 직교 위상 신호와 상기 제 1 음의 직교 위상 신호이면, 상기 제 2 위상 신호들은 제 1 양의 동위상 신호와 제 1 음의 동위상 신호임을 특징으로 한다.

이 실시예에 있어서, 상기 스위치부는 제 1 스위치부; 및 제 2 스위치부를 포함하고, 상기 제 1 스위치부는 상기 스위칭 제어 신호에 응답하여 상기 제 1 양의 직교 위상 신호를 상기 제 1 양의 동위상 신호와 결합되도록 온 또는 오프 동작하는 제 1 스위치, 상기 스위칭 제어 신호에 응답하여 상기 제 1 양의 직교 위상 신호를 상기 제 1 음의 동위상 신호와 결합되도록 온 또는 오프 동작하는 제 2 스위치, 상기 스위칭 제어 신호에 응답하여 상기 제 1 음의 직교 위상 신호를 상기 제 1 양의 동위상 신호와 결합되도록 온 또는 오프 동작하는 제 3 스위치, 및 상기 스위칭 제어 신호에 응답하여 상기 제 1 음의 직교 위상 신호를 상기 제 1 음의 동위상 신호와 결합되도록 온 또는 오프 동작하는 제 4 스위치를 포함하고, 상기 제 2 스위치부는 상기 스위칭 제어 신호에 응답하여 상기 제 1 양의 동위상 신호를 상기 제 1 양의 직교 위상 신호와 결합되도록 온 또는 오프 동작하는 제 5 스위치, 상기 스위칭 제어 신호에 응답하여 상기 제 1 양의 동위상 신호를 상기 제 1 음의 동위상 신호와 결합되도록 온 또는 오프 동작하는 제 6 스위치, 상기 스위칭 제어 신호에 응답하여 상기 제 1 음의 동위상 신호를 상기 제 1 양의 직교 위상 신호와 결합되도록 온 또는 오프 동작하는 제 7 스위치, 및 상기 스위칭 제어 신호에 응답하여 상기 제 1 음의 동위상 신호를 상기 제 1 음의 동위상 신호와 결합되도록 온 또는 오프 동작하는 제 8 스위치를 포함한다.

이 실시예에 있어서, 위상 제어부는 제 1 위상 제어부, 및 제 2 위상 제어부를 포함하고, 상기 제 1 위상 제어부는 상기 위상 제어 신호에 응답하여 가변되는 전류 값을 갖는 제 1 가변 전류원, 게이트에 상기 제 1 스위치와 상기 제 3 스위치가 연결되고, 상기 제 1 가변 전류원의 전류 값 변화에 따라 상기 제 1 양의 직교 위상 신호로부터 제 2 양의 직교 위상 신호를 생성하고, 상기 제 1 음의 직교 위상 신호로부터 제 2 음의 직교 위상 신호를 생성하는 제 1 NMOS 트랜지스터, 및 게이트에 상기 제 2 스위치와 상기 제 4 스위치가 연결되고, 상기 제 1 가변 전류원의 전류 값 변화에 따라 상기 제 1 양의 직교 위상 신호로부터 제 2 양의 직교 위상 신호를 생성하고, 상기 제 1 음의 직교 위상 신호로부터 제 2 음의 직교 위상 신호를 생성하는 제 2 NMOS 트랜지스터를 포함하고, 상기 제 2 위상 제어부는 상기 위상 제어 신호에 응답하여 가변되는 전류 값을 갖는 제 2 가변 전류원, 게이트에 상기 제 4 스위치와 상기 제 7 스위치가 연결되고, 상기 제 2 가변 전류원의 전류 값 변화에 따라 상기 제 1 양의 동위상 신호로부터 제 2 양의 동위상 신호를 생성하고, 상기 제 1 음의 동위상 신호로부터 제 2 음의 동위상 신호를 생성하는 제 3 NMOS 트랜지스터, 및 게이트에 상기 제 5 스위치와 상기 제 8 스위치가 연결되고, 상기 제 2 가변 전류원의 전류 값 변화에 따라 상기 제 1 양의 동위상 신호로부터 제 2 양의 동위상 신호를 생성하고, 상기 제 1 음의 직교 위상 신호로부터 제 2 음의 직교 위상 신호를 생성하는 제 4 NMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 위상 버퍼는 동위상 버퍼, 및 직교 위상 버퍼를 포함하고, 상기 동위상 버퍼는 입력되는 제 1 양의 동위상 신호를 상기 제 2 양의 직교 위상 신호와 상기 제 2 음의 직교 위상 신호 중 하나의 신호와 결합하여 제 3 양의 동위상 신호를 생성하는 제 1 메인 경로, 입력되는 제 1 음의 동위상 신호를 상기 제 2 양의 직교 위상 신호와 상기 제 2 음의 직교 위상 신호 중 하나의 신호와 결합하여 제 3 음의 동위상 신호를 생성하는 제 2 메인 경로를 포함하고, 상기 직교 위상 버퍼는 입력되는 제 1 양의 직교 위상 신호를 상기 제 2 양의 동위상 신호와 상기 제 2 음의 동위상 신호 중 하나의 신호와 결합하여 제 3 양의 직교 위상 신호를 생성하는 제 3 메인 경로, 입력되는 제 1 음의 직교 위상 신호를 상기 제 2 양의 동위상 신호와 상기 제 2 음의 동위상 신호 중 하나의 신호와 결합하여 제 3 음의 직교 위상 신호를 생성하는 제 4 메인 경로를 포함한다.

이 실시예에 있어서, 상기 스위치 제어 신호는 상기 제 3 양의 동위상 신호와 상기 제 3 양의 직교 위상 신호 간의 위상차 및 상기 제 3 음의 동위상 신호와 상기 제 3 음의 직교 위상 신호 간의 위상차를 90도 미만으로 제어하기 위해 상기 제 1 스위치, 상기 제 4 스위치, 상기 제 6 스위치, 및 상기 제 7 스위치를 온 동작시키는 제어 신호와, 상기 제 3 양의 동위상 신호와 상기 제 3 양의 직교 위상 신호 간의 위상차 및 상기 제 3 음의 동위상 신호와 상기 제 3 음의 직교 위상 신호 간의 위상차를 90도 초과하기 위해 상기 제 2 스위치, 상기 제 3 스위치, 상기 제 6 스위치, 및 상기 제 7 스위치를 온 동작시키는 제어 신호 중 하나의 제어 신호임을 특징으로 한다.

이 실시예에 있어서, 상기 위상 제어 신호는 상기 제 3 양의 동위상 신호와 상기 제 3 양의 직교 위상 신호 간의 위상차 및 상기 제 3 음의 동위상 신호와 상기 제 3 음의 직교 위상 신호 간의 위상차를 제어하기 위해 상기 제 1 가변 전류원의 전류값과 상기 제 2 가변 전류원의 전류값을 제어하는 신호임을 특징으로 한다.

이 실시예에 있어서, 상기 스위치 제어 신호는 상기 제 3 양의 동위상 신호와 상기 제 3 양의 직교 위상 신호 및 상기 제 3 음의 동위상 신호와 상기 제 3 음의 직교 위상 신호들 간의 위상차가 90도이고, 동위상 축을 기준으로 왼쪽으로 회전하도록 제어하기 위해 상기 제 1 스위치, 상기 제 4 스위치, 상기 제 6 스위치, 및 상기 제 7 스위치를 온 동작시키는 제어 신호와, 상기 제 3 양의 동위상 신호와 상기 제 3 양의 직교 위상 신호 및 상기 제 3 음의 동위상 신호와 상기 제 3 음의 직교 위상 신호들 간의 위상차가 90도이고, 직교 위상 축을 기준으로 오른쪽으로 회전하도록 제어하기 위해 상기 제 2 스위치, 상기 제 3 스위치, 상기 제 5 스위치, 및 상기 제 8 스위치를 온 동작시키는 제어 신호 중 하나의 제어 신호임을 특징으로 한다.

이 실시예에 있어서, 상기 위상 제어 신호는 상기 제 3 양의 동위상 신호와 상기 제 3 양의 직교 위상 신호의 위상각 및 상기 제 3 음의 동위상 신호와 상기 제 3 음의 직교 위상 신호의 위상각을 제어하기 위해 상기 제 1 가변 전류원의 전류값과 상기 제 2 가변 전류원의 전류값을 제어하는 신호임을 특징으로 한다.

본 발명에 의하면, 통신 시스템에서 동위상 신호와 직교 위상 신호 간의 위상을 제어함으로서 위상 부정합을 보상하는 것이 가능하다는 이점을 갖는다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

본 발명은 통신 시스템에 관한 것으로서, 특히 위상 신호들 간의 위상이 제어된 위상 신호 생성 장치를 제공한다.

본 발명에서 설명될 위상 신호(phase signal)는 동 위상(I: In phase) 신호 와 직교 위상(Q: Quadurature) 신호를 포함한다. 동 위상 신호는 양(+)의 극성을 갖는 양의 동 위상 신호(IP)와 음(-)의 극성을 갖는 음의 동위상 신호(IN)를 포함한다. 또한 직교 위상 신호는 양의 극성을 갖는 양의 직교 위상 신호(QP)와 음의 극성을 갖는 음의 직교 위상 신호(QN)를 포함한다.

동 위상 신호와 직교 위상 신호는 상호 간에 90도의 위상차(

)를 갖는다.

도 1은 본 발명의 실시예에 따른 위상 신호 생성 장치의 구조를 도시한 도면이다.

도 1을 참조하면, 위상 신호 생성 장치(phase signal generation devcie)(10)는 위상 신호 생성기(phase signal generator)(100)와 위상 제어기(phase controller)(200)를 포함한다.

위상 제어기(200)는 위상 정보를 입력받는다. 위상 제어기(200)는 위상 정보에 따라 스위치 제어 신호(SW_CTRL)와 위상 제어 신호(DAC_CTRL)를 생성한다. 일예로, 위상 정보는 위상 신호들 간의 위상차 정보 또는 위상 신호들의 위상각 정보 등을 포함한다. 위상차 정보는 동위상 신호와 직교 위상 신호 간의 위상 차이를 나타낸 정보이다. 위상각 정보는 벡터 그래프 상의 동위상 축(I 축) 또는 직교 위상 축(Q 축)으로부터 동위상 신호와 직교 위상 신호의 회전 위상각을 나타낸 정보이다.

위상 제어기(200)는 위상 신호 생성을 위해 스위치 제어 신호(SW_CTRL)와 위상 제어 신호(DAC_CTRL)를 위상 신호 생성기(100)로 제공한다.

위상 신호 생성기(100)는 제 1 스위치부(first switch unit)(110), 동위상 제어부(in phase control unit)(120), 동위상 버퍼(in phase buffer)(130), 제 2 스위치부(second switch unit)(140), 직교 위상 제어부(quadurature phase control unit)(150), 및 직교 위상 버퍼(quadurature phase buffer)(160)를 포함한다.

위상 신호 생성기(100)는 동위상 신호를 생성하기 위해 동위상 신호 생성부를 포함하고, 직교 위상 신호를 생성하기 위해 직교 위상 신호 생성부를 포함한다. 동위상 신호 생성부는 제 1 스위치부(110), 동위상 제어부(120), 및 동위상 버퍼(130)를 포함하고, 직교 위상 신호 생성부는 제 2 스위치부(140), 직교 위상 제어부(150), 및 직교 위상 버퍼(160)를 포함한다.

위상 신호 생성기(phase signal generator)(100)는 동위상 신호들(IP1, IN1) 이 각각 입력되는 동위상 신호의 입력단들(IN_IP, IN_IN)과 직교 위상 신호들(QP1, QN1)이 각각 입력되는 직교 위상 신호의 입력단들(IN_QP, IN_QN)을 포함한다. 위상 신호 생성기(100)는 동위상 신호들(IP3, IN3)이 각각 출력되는 동위상 신호의 출력단들(OUT_IP, OUT_IN)과 직교 위상 신호들(QP3, QN3)이 각각 출력되는 직교 위상 신호들의 출력단들(OUT_QP, OUT_QN)을 포함한다.

위상 신호 생성기(100)는 동위상 신호들(IP1, IN1)과 직교 위상 신호들(QP1, QN1)을 입력받는다. 일예로, 동위상 신호들(IP1, IN1)과 직교 위상 신호들(QP1, QN1)은 전압 제어 발진기(VCO: Voltage Controlled Oscillator)(미도시)로부터 생성된다.

제 1 스위치부(110)는 제 1 양의 직교 위상 신호(QP1)와 제 1 음의 직교 위 상 신호(QN1)를 입력받는다. 제 1 스위치부(110)는 스위치 제어 신호(SW_CTRL)에 응답하여 제 1 양의 직교 위상 신호(QP1)와 제 1 음의 직교 위상 신호(QN1)를 동위상 제어부(120)로 스위칭한다. 제 1 양의 직교 위상 신호(QP1)와 제 1 음의 직교 위상 신호(QN1)는 제 1 양의 동위상 신호(IP1)와 제 1 음의 직교 위상 신호(IN1) 각각과 직렬 결합 또는 교차 결합 중 하나의 결합 방식으로 결합되도록 스위칭된다.

제 1 스위치부(110)는 제 1 양의 직교 위상 신호(QP1)와 제 1 음의 직교 위상 신호(QN1)의 극성(양(+)의 극성 또는 음(-)의 극성)을 고려하여 스위칭한다.

동위상 제어부(120)는 위상 제어 신호(DAC_CTRL)에 응답하여 스위칭된 제 1 양의 직교 위상 신호(QP1)로부터 제 2 양의 직교 위상 신호(QP2)를 생성한다. 동위상 제어부(120)는 위상 제어 신호(DAC_CTRL)에 응답하여 스위칭된 제 1 음의 직교 위상 신호(QN1)로부터 제 2 음의 직교 위상 신호(QN2)를 생성한다.

동위상 제어부(120)는 제 2 양의 직교 위상 신호(QP2)와 제 2 음의 직교 위상 신호(QN2)를 동위상 버퍼(130)로 출력한다. 동위상 제어부(120)는 제 2 양의 직교 위상 신호(QP2)와 제 2 음의 직교 위상 신호(QN2)를 사용하여 동위상 버퍼(130)에 입력되는 제 1 양의 동위상 신호(IP1)와 제 1 음의 동위상 신호(IN1) 각각의 위상을 제어한다.

동위상 버퍼(130)는 전원 전압(VDD)과 제 1 정전류원(ISS1)(접지단에 연결된) 사이에 병렬로 구성된 제 1 메인 경로(main path)와 제 2 메인 경로를 포함한다. 제 1 메인 경로는 양의 동위상 신호 입력단(IN_IP)과 양의 동위상 신호 출력 단(OUT_IP)을 포함한다. 제 2 메인 경로는 음의 동위상 신호 입력단(IN_IN)과 음의 동위상 신호 출력단(OUT_IN)을 포함한다.

동위상 버퍼(130)는 양의 동위상 신호 입력단(IN_IP)을 통해 제 1 양의 동위상 신호(IP1)를 입력받는다. 동위상 버퍼(130)는 음의 동위상 신호 입력단(IN_IN)을 통해 제 1 음의 동위상 신호(QN1)를 입력받는다.

동위상 버퍼(130)는 제 1 메인 경로에 입력되는 제 1 양의 동위상 신호(IP1)에 제 2 양의 직교 위상 신호(QP2) 또는 제 2 음의 직교 위상 신호(QN2) 중 하나를 혼합하여 제 1 양의 동위상 신호(IP1)의 위상을 제어한다. 동위상 버퍼(130)는 제 2 메인 경로에 입력되는 제 1 음의 동위상 신호(IN1)에 제 2 음의 직교 위상 신호(QN2)와 제 2 양의 직교 위상 신호(QP2) 중 하나를 혼합하여 제 1 음의 동위상 신호의 위상(IN1)을 제어한다.

동위상 버퍼(130)는 위상 제어된 제 1 양의 동위상 신호(이하 '제 3 양의 동위상 신호(IP3)'라 칭하기로 함)를 양의 동위상 신호 출력단(OUT_IP)을 통해 출력한다. 동위상 버퍼(130)는 위상 제어된 제 1 음의 동위상 신호(이하 '제 3 음의 동위상 신호(IN3)'라 칭하기로 함)를 음의 동위상 신호 출력단(OUT_IN)을 통해 출력한다.

제 2 스위치부(140)는 제 1 양의 동위상 신호(IP1)와 제 1 음의 동위상 신호(IN1)를 입력받는다. 제 2 스위치부(140)는 스위치 제어 신호(SW_CTRL)에 응답하여 제 1 양의 동위상 신호(IP1)와 제 1 음의 동위상 신호(IN1)를 직교 위상 제어부(150)로 스위칭한다. 제 1 양의 동위상 신호(IP1)와 제 1 음의 동위상 신호(IN1) 는 제 1 양의 직교 위상 신호(QP1)와 제 1 음의 직교 위상 신호(QN1) 각각과 직렬 결합 또는 교차 결합 중 하나의 방식으로 결합되도록 스위칭된다.

제 2 스위치부(140)는 제 1 양의 동위상 신호(IP1)와 제 1 음의 동위상 신호(IN1)의 극성을 고려하여 스위칭한다.

직교 위상 제어부(150)는 위상 제어 신호(DAC_CTRL)에 응답하여 스위칭된 제 1 양의 동위상 신호(IP1)로부터 제 2 양의 동위상 신호(IP2)를 생성한다. 직교 위상 제어부(150)는 위상 제어 신호(DAC_CTRL)에 응답하여 스위칭된 제 1 음의 동위상 신호(IN1)로부터 제 2 음의 동위상 신호(IN2)를 생성한다.

직교 위상 제어부(150)는 제 2 양의 동위상 신호(IP2)와 제 2 음의 동위상 신호(IN2)를 직교 위상 버퍼(160)로 출력한다. 동위상 제어부(120)는 제 2 양의 동위상 신호(IP2)와 제 2 음의 동위상 신호(IN2)를 사용하여 동위상 버퍼(130)에 입력되는 제 1 양의 동위상 신호(IP1)와 제 1 음의 동위상 신호(IN1) 각각의 위상을 제어한다.

직교 위상 버퍼(160)는 전원 전압(VDD)과 제 2 고정 전류원(ISS2) 사이에 병렬로 구성된 제 3 메인 경로와 제 4 메인 경로를 포함한다. 제 3 메인 경로는 양의 직교 위상 신호 입력단(IN_QP)과 양의 직교 위상 신호 출력단(OUT_QP)을 포함한다. 제 4 메인 경로는 음의 직교 위상 신호 입력단(IN_QN)과 음의 직교 위상 신호 출력단(OUT_QN)을 포함한다.

직교 위상 버퍼(160)는 양의 직교 위상 신호 입력단(IN_QP)을 통해 제 1 양의 동위상 신호(IP1)를 입력받는다. 직교 위상 버퍼(160)는 음의 직교 위상 신호 입력단(IN_QN)을 통해 제 1 음의 동위상 신호(IN1)를 입력받는다.

직교 위상 버퍼(160)는 제 3 메인 경로에 입력되는 제 1 양의 직교 위상 신호(QP1)에 제 2 양의 동위상 신호(IP2) 또는 2 음의 동위상 신호(IN2) 중 하나를 혼합하여 제 1 양의 직교 위상 신호(QP1)의 위상을 제어한다. 직교 위상 버퍼(160)는 제 4 메인 경로에 입력되는 제 1 음의 직교 위상 신호(QN1)에 제 2 음의 동위상 신호(IN2)와 제 2 양의 동위상 신호(IP2) 중 하나를 혼합하여 제 1 음의 직교 위상 신호(QN1)의 위상을 제어한다.

직교 위상 버퍼(160)는 위상 제어된 제 1 양의 직교 위상 신호(이하 '제 3 양의 직교 위상 신호(QP3)'라 칭하기로 함)를 양의 직교 위상 신호 출력단(OUT_QP)을 통해 출력한다. 직교 위상 버퍼(160)는 위상 제어된 제 1 음의 직교 위상 신호(이하 '제 3 음의 직교 위상 신호(QN3)'라 칭하기로 함)를 음의 동위상 신호 출력단(OUT_IN)을 통해 출력한다.

도 2는 도 1에 예시적으로 도시된 위상 신호 생성기의 상세 구조를 도시한 도면이다.

도 2를 참조하면, 위상 신호 생성기(100)는 제 1 스위치부(110), 동위상 제어부(120), 동위상 버퍼(130), 제 2 스위치부(140), 직교 위상 제어부(150), 및 직교 위상 버퍼(160)를 포함한다.

제 1 스위치부(110)는 4개의 스위치(S1, S2, S3, S4)를 포함한다. 각 스위치는 일예로, PMOS 트랜지스터로 구성될 수 있다. 제 1 스위치부(110)는 제 1 양의 직교 위상 신호(QP1)와 제 1 음의 직교 위상 신호(QN1) 각각을 입력받는다.

제 1 PMOS 트랜지스터(S1)는 제 1 양의 직교 위상 신호 입력단(IN_QP)과 제 1 NMOS 트랜지스터(D1)의 게이트에 각각 연결되고, 제 2 PMOS 트랜지스터(S2)는 제 1 양의 직교 위상 신호 입력단(IN_QP)과 제 2 NMOS 트랜지스터(D2)의 게이트에 각각 연결되고, 제 3 PMOS 트랜지스터(S3)는 제 1 음의 직교 위상 신호 입력단(IN_QN)과 제 1 NMOS 트랜지스터(D1)의 게이트에 각각 연결되고, 제 4 PMOS 트랜지스터(S4)는 제 1 음의 직교 위상 신호 입력단(IN_QN)과 제 2 NMOS 트랜지스터(D2)의 게이트에 각각 연결된다. 제 1 PMOS 트랜지스터(S1) 내지 제 4 PMOS 트랜지스터(S4)의 게이트에 스위치 제어 신호(SW_CTRL)가 인가된다. 제 1 PMOS 트랜지스터(S1) 내지 제 4 PMOS 트랜지스터(S4)는 스위치 제어 신호(SW_CTRL)에 응답하여 온(On) 동작 또는 오프(Off) 동작을 한다.

동위상 버퍼(130)는 제 5 NMOS 트랜지스터(M1), 제 6 NMOS 트랜지스터(M2), 제 1 정전류원(ISS1), 저항들(R1, R2), 및 커패시터들(C1, C2)을 포함한다.

동위상 버퍼(130)는 공급되는 전원 전압(VDD)으로 구동된다. 제 1 정전류원(ISS1)은 접지단(GND)에 연결된다. 전원 전압(VDD)은 제 1 저항(R1)과 제 2 저항(R2)의 접점에 직렬로 연결된다. 일예로, 제 1 저항(R1)과 제 2 저항(R2)은 동일한 저항 값을 갖는다.

제 5 NMOS 트랜지스터(M1)는 제 1 저항(R1)과 제 1 정전류원(ISS1)에 각각 연결된다. 제 5 NMOS 트랜지스터(M1)의 게이트에는 제 1 양의 동위상 신호(IP1)가 인가된다. 제 1 저항(R1)과 제 5 NMOS 트랜지스터(M1) 사이의 접점에 제 1 커패시터(C1)를 통해 제 3 양의 동위상 신호(IP3)가 출력되는 양의 동위상 신호 출력 단 자(OUT_IP)가 연결된다.

제 6 NMOS 트랜지스터(M2)는 제 2 저항(R2)과 제 1 정전류원(ISS1)에 각각 연결된다. 제 6 NMOS 트랜지스터(M2)의 게이트에는 제 1 음의 동위상 신호(IN1)가 인가된다. 제 2 저항(R2)과 제 6 NMOS 트랜지스터(M2) 사이의 접점에 제 2 커패시터(C4)를 통해 제 3 음의 동위상 신호(IN3)가 출력되는 음의 동위상 신호 출력 단자(OUT_IN)가 연결된다.

일예로, 제 1 커패시터(C1)와 제 2 커패시터(C2)는 동일한 용량을 갖는다.

동위상 제어부(120)는 제 1 NMOS 트랜지스터(D1), 제 2 NMOS 트랜지스터(D2), 및 제 1 가변 전류원(I1_DAC)을 포함한다.

제 1 가변 전류원(I1_DAC)은 접지단에 연결된다. 제 1 가변 전류원(I1_DAC)은 위상 제어 신호(DAC_CTRL)에 응답하여 전류 값을 설정한다. 즉, 위상 제어 신호(DAC_CTRL)는 제 1 가변 전류원(I1_DAC)의 전류 값을 제어하는 신호이다.

제 1 NMOS 트랜지스터(D1)와 제 2 NMOS 트랜지스터(D2)의 접점은 제 1 가변 전류원(I1_DAC)에 직렬로 연결된다. 또한, 제 1 NMOS 트랜지스터(D1)는 양의 동위상 신호 입력단(제 5 NMOS 트랜지스터(M1))과 양의 동위상 신호 출력단(제 1 커패시터(C1)) 사이의 접점에 연결된다. 또한 제 2 NMOS 트랜지스터(D2)는 음의 동위상 신호 입력단(제 6 NMOS 트랜지스터(M2))과 양의 동위상 신호 출력단(제 2 커패시터(C2)) 사이의 접점에 연결된다.

제 2 스위치부(140)는 4개의 스위치(S5, S6, S7, S8)를 포함한다. 각 스위치는 일예로, PMOS 트랜지스터로 구성될 수 있다. 제 2 스위치부(140)는 제 1 양의 동위상 신호(IP1)와 제 1 음의 동위상 신호(IN1) 각각을 입력받는다.

제 5 PMOS 트랜지스터(S5)는 제 1 양의 동위상 신호 입력단(IN_IP)과 제 3 NMOS 트랜지스터(D3)의 게이트에 각각 연결되고, 제 6 PMOS 트랜지스터(S6)는 제 1 양의 동위상 신호 입력단(IN_IP)과 제 4 NMOS 트랜지스터(D4)의 게이트에 각각 연결되고, 제 7 PMOS 트랜지스터(S7)는 제 1 음의 동위상 신호 입력단(IN_IN)과 제 3 NMOS 트랜지스터(D3)의 게이트에 각각 연결되고, 제 8 PMOS 트랜지스터(S8)는 제 1 음의 동위상 신호 입력단(IN_IN)과 제 4 NMOS 트랜지스터(D4)의 게이트에 각각 연결된다. 제 5 PMOS 트랜지스터(S5) 내지 제 8 PMOS 트랜지스터(S8)의 게이트에 스위치 제어 신호(SW_CTRL)가 인가된다. 제 5 PMOS 트랜지스터(S5) 내지 제 8 PMOS 트랜지스터(S8)는 스위치 제어 신호(SW_CTRL)에 응답하여 온(On) 동작 또는 오프(Off) 동작을 한다.

직교 위상 버퍼(160)는 제 7 NMOS 트랜지스터(M3), 제 8 NMOS 트랜지스터(M4), 제 2 정전류원(ISS2), 저항들(R3, R4), 및 커패시터들(C3, C4)을 포함한다.

직교 위상 버퍼(160)는 공급되는 전원 전압(VDD)으로 구동된다. 제 2 정전류원(ISS2)은 접지단(GND)에 연결된다. 전원 전압(VDD)은 제 3 저항(R3)과 제 4 저항(R4)의 접점에 직렬로 연결된다. 일예로, 제 3 저항(R3)과 제 4 저항(R4)은 동일한 저항 값을 갖는다.

제 7 NMOS 트랜지스터(M3)는 제 3 저항(R3)과 제 2 정전류원(ISS2)에 각각 연결된다. 제 7 NMOS 트랜지스터(M3)의 게이트에는 제 1 양의 직교 위상 신호(QP1) 가 인가된다. 제 3 저항(R3)과 제 7 NMOS 트랜지스터(M3) 사이의 접점에 제 3 커패시터(C3)를 통해 제 3 양의 직교 위상 신호(QP3)가 출력되는 양의 직교 위상 신호 출력 단자(OUT_QP)가 연결된다.

제 8 NMOS 트랜지스터(M4)는 제 4 저항(R4)과 제 2 정전류원(ISS2)에 각각 연결된다. 제 8 NMOS 트랜지스터(M4)의 게이트에는 제 1 음의 직교 위상 신호(QN1)가 인가된다. 제 4 저항(R4)과 제 8 NMOS 트랜지스터(M8) 사이의 접점에 제 4 커패시터(C4)를 통해 제 3 음의 직교 위상 신호(QN3)가 출력되는 음의 직교 위상 신호 출력 단자(OUT_QN)가 연결된다.

일예로, 제 3 커패시터(C3)와 제 4 커패시터(C4)는 동일한 용량을 갖는다.

직교 위상 제어부(150)는 제 3 NMOS 트랜지스터(D3), 제 4 NMOS 트랜지스터(D4), 및 제 2 가변 전류원(I2_DAC)을 포함한다.

제 2 가변 전류원(I2_DAC)은 접지단에 연결된다. 제 2 가변 전류원(I2_DAC)은 위상 제어 신호(DAC_CTRL)에 응답하여 전류 값을 설정한다. 즉, 위상 제어 신호(DAC_CTRL)는 제 2 가변 전류원(I2_DAC)의 전류 값을 제어하는 신호이다.

제 3 NMOS 트랜지스터(D3)와 제 4 NMOS 트랜지스터(D4)의 접점은 제 2 가변 전류원(I2_DAC)에 직렬로 연결된다. 또한, 제 3 NMOS 트랜지스터(D3)는 양의 직교 위상 신호 입력단(제 7 NMOS 트랜지스터(M3))과 양의 직교 위상 신호 출력단(제 3 커패시터(C3)) 사이의 접점에 연결된다. 또한 제 4 NMOS 트랜지스터(D4)는 음의 직교 위상 신호 입력단(제 8 NMOS 트랜지스터(M4))과 양의 직교 위상 신호 출력단(제 4 커패시터(C4)) 사이의 접점에 연결된다.

한편, 제 1 가변 전류원(I1_DAC)과 제 2 가변 전류원(I2_DAC)은 위상 제어 신호(DAC_CTRL)에 응답하여 서로 동일한 전류 값을 가지거나 서로 다른 전류 값을 가질 수 있다.

도 2에서, 제 1 스위치부(110)와 제 2 스위치부(140)는 스위치 제어 신호(SW_CTRL)에 응답하여 동작한다. 제 1 PMOS 트랜지스터(S1), 제 4 PMOS 트랜지스터(S4), 제 5 PMOS 트랜지스터(S5), 및 제 8 PMOS 트랜지스터(S8)가 하나의 제 1 그룹을 형성하고, 제 2 PMOS 트랜지스터(S2), 제 3 PMOS 트랜지스터(S3), 제 6 PMOS 트랜지스터(S6), 및 제 7 PMOS 트랜지스터(S7)가 다른 하나의 제 2 그룹을 형성한다. 하나의 그룹 내에 포함된 PMOS 트랜지스터들은 동시에 온 동작을 하거나 동시에 오프 동작한다.

제 1 PMOS 트랜지스터(S1) 내지 제 8 PMOS 트랜지스터(S8)는 스위치 제어 신호(SW_CTRL)에 응답하여 온 동작 또는 오프 동작을 한다. 또한, 스위치 제어 신호(SW_CTRL)는 제 1 그룹의 PMOS 트랜지스터들(S1, S4, S5, S8)을 제어하기 위한 제 1 그룹 PMOS 트랜지스터 제어 신호(IN_ANG)와 제 2 그룹의 PMOS 트랜지스터들(S2, S3, S6, S7)을 제어하기 위한 제 2 그룹 PMOS 트랜지스터 제어 신호(EX_ANG)로 구분될 수 있다.

첫 번째로, 제 1 그룹의 PMOS 트랜지스터들(S1, S4, S5, S8)이 온 동작하는 경우를 살펴보기로 한다. 이때, 스위치 제어 신호(SW_CTRL)는 제 1 그룹의 PMOS 트랜지스터들(S1, S4, S5, S8)을 온 동작시키는 스위치 제어 신호(SW_CTRL)이다.

제 1 그룹의 PMOS 트랜지스터들(S1, S4, S5, S8)은 스위치 제어 신 호(SW_CTRL(일예로, IN_ANG이 하이(high)))에 응답하여 온 동작한다. 이때, 제 2 그룹의 PMOS 트랜지스터들(S2, S3, S6, S7)은 스위치 제어 신호(SW_CTRL(일예로, EX_ANG이 로우(low)))에 응답하여 오프 동작한다.

제 1 스위치부(110)의 동작은 다음과 같다. 제 1 스위치부(110)는 스위치 제어 신호(SW_CTRL)에 응답하여 동작한다. 제 1 PMOS 트랜지스터(S1)는 제 1 양의 직교 위상 신호(QP1)를 제 1 NMOS 트랜지스터(D1)의 게이트로 스위칭한다. 제 4 PMOS 트랜지스터(S4)는 제 1 음의 직교 위상 신호(QN1)를 제 2 NMOS 트랜지스터(D2)의 게이트로 스위칭한다.

동위상 제어부(120)의 동작은 다음과 같다. 동위상 제어부(120)는 위상 제어 신호(DAC_CTRL)에 응답하여 동작한다. 제 1 NMOS 트랜지스터(D1)는 제 1 양의 직교 위상 신호(QP1)에 응답하여 제 2 양의 직교 위상 신호(QP2)를 생성한다. 제 2 NMOS 트랜지스터(D2)는 제 1 음의 직교 위상 신호(QN1)에 응답하여 제 2 음의 직교 위상 신호(QN2)를 생성한다. 제 1 가변 전류원(I1_DAC)은 위상 제어 신호(DAC_CTRL)에 응답하여 전류 값이 변화된다.

제 2 양의 직교 위상 신호(QP2)와 제 2 음의 직교 위상 신호(QN2) 각각의 신호 크기(일예로, 진폭)는 제 1 가변 전류원(I1_DAC)의 전류 세기에 비례한 크기를 갖는다. 제 1 가변 전류원(I1_DAC)은 위상 제어 신호(DAC_CTRL)에 응답하여 제 2 양의 직교 위상 신호(QP2)와 제 2 음의 직교 위상 신호(QN2) 각각의 신호 크기를 제어한다.

동위상 버퍼(130)의 동작은 다음과 같다. 제 5 NMOS 트랜지스터(M1)는 제 1 양의 동위상 신호(IP1)를 제 1 정전류원(ISS1)의 전류 값에 따라 증폭하고, 제 6 NMOS 트랜지스터(M2)는 제 1 음의 동위상 신호(IN1)를 제 1 정전류원(ISS1)의 전류 값에 따라 증폭한다. 제 1 양의 직교 위상 신호(IP1)와 제 1 음의 직교 위상 신호(IN1) 각각의 신호 크기는 제 1 정전류원(ISS1)의 전류 값에 비례한 크기를 갖는다.

동위상 버퍼(130)는 제 3 양의 동위상 신호(IP3)의 생성을 위해 제 1 양의 동위상 신호(IP1)와 제 2 양의 직교 위상 신호(QP2)를 혼합한다. 동위상 버퍼(130)는 제 3 음의 동위상 신호(IN3)의 생성을 위해 제 1 음의 동위상 신호(IN1)와 제 2 음의 직교 위상 신호(QN2)를 혼합한다. 여기서, 제 1 양의 동위상 신호(IP1)와 제 1 음의 동위상 신호(IN1)는 정 전류원에 의해 크기가 제어된 신호이다.

제 2 스위치부(140)의 동작은 다음과 같다. 제 2 스위치부(140)는 스위치 제어 신호(SW_CTRL)에 응답하여 동작한다. 제 5 PMOS 트랜지스터(S5)는 제 1 양의 동위상 신호(IP1)를 제 3 NMOS 트랜지스터(D3)의 게이트로 스위칭한다. 제 8 PMOS 트랜지스터(S8)는 제 1 음의 동위상 신호(IN1)를 제 4 NMOS 트랜지스터(D4)의 게이트로 스위칭한다.

직교 위상 제어부(150)의 동작은 다음과 같다. 직교 위상 제어부(150)는 위상 제어 신호(DAC_CTRL)에 응답하여 동작한다. 제 3 NMOS 트랜지스터(D3)는 제 1 양의 동위상 신호(IP1)에 응답하여 제 2 양의 동위상 신호(IP2)를 생성한다. 제 4 NMOS 트랜지스터(D4)는 제 1 음의 동위상 신호(IN1)에 응답하여 제 2 음의 동위상 신호(IN2)를 생성한다. 제 2 가변 전류원(I2_DAC)은 위상 제어 신호(DAC_CTRL)에 응답하여 전류 값이 변화된다.

제 2 양의 동위상 신호(IP2)와 제 2 음의 동위상 신호(IN2) 각각의 신호 크기(일예로, 진폭)는 제 2 가변 전류원(I1_DAC)의 전류 세기에 비례하여 증폭된다. 제 2 가변 전류원(I2_DAC)은 제 2 양의 동위상 신호(IP2)와 제 2 음의 동위상 신호(IN2) 각각의 신호 크기를 제어한다.

직교 위상 버퍼(160)의 동작은 다음과 같다. 제 6 NMOS 트랜지스터(M3)는 제 1 양의 직교 위상 신호(QP1)를 제 2 정전류원(ISS2)의 전류값에 따라 증폭하고, 제 7 NMOS 트랜지스터(M4)는 제 1 음의 직교 위상 신호(QN1)를 제 2 정전류원(ISS2)의 전류 값에 따라 증폭한다. 제 1 양의 직교 위상 신호(IP1)와 제 1 음의 직교 위상 신호(IN1) 각각의 신호 크기는 제 2 정전류원(ISS2)의 전류 값에 비례한 크기를 갖는다.

동위상 버퍼(130)는 제 3 양의 동위상 신호(IP3)의 생성을 위해 제 1 양의 동위상 신호(IP1)와 제 2 양의 직교 위상 신호(QP2)를 혼합한다. 동위상 버퍼(130)는 제 3 음의 동위상 신호(IN3)의 생성을 위해 제 1 음의 동위상 신호(IN1)와 제 2 음의 직교 위상 신호(QN2)를 혼합한다. 여기서, 제 1 양의 동위상 신호(IP1)와 제 1 음의 동위상 신호(IN1)는 제 2 정전류원(ISS2)에 의해 크기가 제어된 신호이다.

제 1 그룹의 PMOS 트랜지스터들(S1, S4, S5, S8)이 온 동작하는 경우, 위상 신호 생성기(100)에서 생성되는 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3)) 간의 위상차(

)는 90도 미만이 된다. 여기서, 제 2 양의 직교 위상 신호(QP2), 제 2 양의 동위상 신호(IP2), 제 2 음의 직교 위상 신 호(QN2), 또는 제 2 음의 동위상 신호(IN2)의 크기가 증가될수록 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3)) 간의 위상차는 90도를 기준으로 점차 감소한다.

두 번째로, 제 2 그룹의 PMOS 트랜지스터들(S2, S3, S6, S7)이 온 동작하는 경우를 살펴보기로 한다. 이때, 스위치 제어 신호(SW_CTRL)는 제 2 그룹의 PMOS 트랜지스터들(S2, S3, S6, S7)을 온 동작시키는 스위치 제어 신호(SW_CTRL)이다.

제 2 그룹의 PMOS 트랜지스터들(S2, S3, S6, S7)은 스위치 제어 신호(SW_CTRL(일예로, IN_ANG이 하이(high)))에 응답하여 온 동작한다. 이때, 제 2 그룹의 PMOS 트랜지스터들(S1, S4, S5, S8)은 스위치 제어 신호(SW_CTRL(일예로, EX_ANG이 로우(low)))에 응답하여 오프 동작한다.

제 1 스위치부(110)의 동작은 다음과 같다. 제 1 스위치부(110)는 스위치 제어 신호(SW_CTRL)에 응답하여 동작한다. 제 2 PMOS 트랜지스터(S2)는 제 1 양의 직교 위상 신호(QP1)를 제 2 NMOS 트랜지스터(D2)의 게이트로 스위칭한다. 제 3 PMOS 트랜지스터(S3)는 제 1 음의 직교 위상 신호(QN1)를 제 1 NMOS 트랜지스터(D1)의 게이트로 스위칭한다.

동위상 제어부(120)의 동작은 다음과 같다. 동위상 제어부(120)는 위상 제어 신호(DAC_CTRL)에 응답하여 동작한다. 제 1 NMOS 트랜지스터(D1)는 제 1 음의 직교 위상 신호(QN1)에 응답하여 제 2 음의 직교 위상 신호(QN2)를 생성한다. 제 2 NMOS 트랜지스터(D2)는 제 1 양의 직교 위상 신호(QP1)에 응답하여 제 2 양의 직교 위상 신호(QP2)를 생성한다. 제 1 가변 전류원(I1_DAC)은 위상 제어 신호(DAC_CTRL)에 응답하여 전류 값이 변화된다.

제 2 음의 직교 위상 신호(QN2)와 제 2 양의 직교 위상 신호(QP2) 각각의 신호 크기는 제 1 가변 전류원(I1_DAC)의 전류 세기에 비례한 크기를 갖는다. 제 1 가변 전류원(I1_DAC)은 위상 제어 신호(DAC_CTRL)에 응답하여 제 2 음의 직교 위상 신호(QN2)와 제 2 양의 직교 위상 신호(QP2) 각각의 신호 크기를 제어한다.

동위상 버퍼(130)의 동작은 다음과 같다. 제 5 NMOS 트랜지스터(M1)는 제 1 양의 동위상 신호(IP1)를 제 1 정전류원(ISS1)의 전류 값에 따라 증폭하고, 제 6 NMOS 트랜지스터(M2)는 제 1 음의 동위상 신호(IN1)를 제 1 정전류원(ISS1)의 전류 값에 따라 증폭한다. 제 1 양의 직교 위상 신호(IP1)와 제 1 음의 직교 위상 신호(IN1) 각각의 신호 크기는 정 전류원(ISS1)의 전류 값에 비례한 크기를 갖는다.

동위상 버퍼(130)는 제 3 양의 동위상 신호(IP3)의 생성을 위해 제 1 양의 동위상 신호(IP1)와 제 2 음의 직교 위상 신호(QN2)를 혼합한다. 동위상 버퍼(130)는 제 3 음의 동위상 신호(IN3)의 생성을 위해 제 1 음의 동위상 신호(IN1)와 제 2 양의 직교 위상 신호(QP2)를 혼합한다. 여기서, 제 1 양의 동위상 신호(IP1)와 제 1 음의 동위상 신호(IN1)는 제 1 정전류원(ISS1)에 의해 크기가 제어된 신호이다.

제 2 스위치부(140)의 동작은 다음과 같다. 제 2 스위치부(140)는 스위치 제어 신호(SW_CTRL)에 응답하여 동작한다. 제 6 PMOS 트랜지스터(S6)는 제 1 양의 동위상 신호(IP1)를 제 4 NMOS 트랜지스터(D4)의 게이트로 스위칭한다. 제 7 PMOS 트랜지스터(S7)는 제 1 음의 동위상 신호(IN1)를 제 3 NMOS 트랜지스터(D3)의 게이트로 스위칭한다.

직교 위상 제어부(150)의 동작은 다음과 같다. 직교 위상 제어부(150)는 위상 제어 신호(DAC_CTRL)에 응답하여 동작한다. 제 3 NMOS 트랜지스터(D3)는 제 1 음의 동위상 신호(IN1)에 응답하여 제 2 음의 동위상 신호(IN2)를 생성한다. 제 4 NMOS 트랜지스터(D4)는 제 1 양의 동위상 신호(IP1)에 응답하여 제 2 양의 동위상 신호(IP2)를 생성한다. 제 2 가변 전류원(I2_DAC)은 위상 제어 신호(DAC_CTRL)에 응답하여 전류 값이 변화된다.

제 2 음의 동위상 신호(IN2)와 제 2 양의 동위상 신호(IP2) 각각의 신호 크기는 제 2 가변 전류원(I1_DAC)의 전류 세기에 비례하여 증폭된다. 제 2 가변 전류원(I2_DAC)은 제 2 음의 동위상 신호(IN2)와 제 2 양의 동위상 신호(IP2) 각각의 신호 크기를 제어한다.

동위상 버퍼(130)는 제 3 양의 동위상 신호(IP3)의 생성을 위해 제 1 양의 동위상 신호(IP1)와 제 2 음의 직교 위상 신호(QN2)를 혼합한다. 동위상 버퍼(130)는 제 3 음의 동위상 신호(IN3)의 생성을 위해 제 1 음의 동위상 신호(IN1)와 제 2 양의 직교 위상 신호(QP2)를 혼합한다. 여기서, 제 1 양의 동위상 신호(IP1)와 제 1 음의 동위상 신호(IN1)는 제 2 정전류원(ISS2)에 의해 크기가 제어된 신호이다.

제 2 그룹의 PMOS 트랜지스터들(S2, S3, S6, S7)이 온 동작하는 경우, 위상 신호 생성기(100)에서 생성되는 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3)) 간의 위상차(

)는 90도 이상이다. 여기서, 제 2 양의 직교 위상 신호(QP2), 제 2 양의 동위상 신호(IP2), 제 2 음의 직교 위상 신호(QN2), 또는 제 2 음의 동위상 신호(IN2)의 크기가 증가될수록 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3)) 간의 위상차는 90도를 기준으로 점차 증가한다.

도 3은 도 2에 예시적으로 도시된 위상 신호 생성기에서 제 1 그룹의 PMOS 트랜지스터들이 온 동작하는 경우 위상 신호들의 벡터 그래프를 도시한 도면이다.

도 3을 참조하면, 위상 신호 생성기(100)의 동위상 버퍼(130)와 직교 위상 버퍼(160)의 각 출력 단자들(양의 동위상 신호 출력단(OUT_IP), 음의 동위상 신호 출력단(OUT_IN), 양의 직교 위상 신호 출력단(OUT_QP), 및 음의 직교 위상 신호 출력단(OUT_QN))에서 출력되는 출력 신호들(제 3 양의 동위상 신호(IP3), 제 3 음의 동위상 신호(IN3), 제 3 양의 직교 위상 신호(QP3), 및 제 3 음의 직교 위상 신호(QN3))이 벡터(vector)(각 신호들의 위상 성분을 포함) 형태로 도시되어 있다.

첫 번째로, 동위상 버퍼(130)는 양의 동위상 신호의 출력단(OUT_IP)을 통해서 제 3 양의 동위상 신호(IP3)를 출력한다. 동위상 버퍼(130)는 제 3 양의 동위상 신호(IP3)의 생성을 위해서 제 1 양의 동위상 신호(IP1)와 제 2 양의 직교 위상 신호(QP2)를 혼합한다.

두 번째로, 직교 위상 버퍼(130)는 양의 직교 위상 신호의 출력단(OUT_QP)을 통해서 제 3 양의 직교 위상 신호(QP3)를 출력한다. 직교 위상 버퍼(130)는 제 3 양의 직교 위상 신호(QP3)의 생성을 위해서 제 1 양의 동위상 신호(QP1)와 제 2 양의 동위상 신호(IP2)를 혼합한다.

제 1 그룹의 PMOS 트랜지스터들(S1, S4, S5, S8)이 온 동작하면, 제 3 양의 동위상 신호(IP3)와 제 3 양의 직교 위상 신호(QP3) 간의 위상차는 90도 미만의 값을 갖는다.

세 번째로, 동위상 버퍼(130)는 음의 동위상 신호의 출력단(OUT_IN)을 통해서 제 3 음의 동위상 신호(IN3)를 출력한다. 동위상 버퍼(130)는 제 3 음의 동위상 신호(IN3)의 생성을 위해 제 1 음의 동위상 신호(IN1)와 제 2 음의 직교 위상 신호(QN2)를 혼합한다.

네 번째로, 직교 위상 버퍼(130)는 음의 직교 위상 신호의 출력단(OUT_QN)을 통해서 제 3 음의 직교 위상 신호(QN3)를 출력한다. 직교 위상 버퍼(130)는 제 3 음의 직교 위상 신호(QN3)의 생성을 위해 제 1 음의 직교 위상 신호(QN1)와 제 2 음의 동위상 신호(IN2)를 혼합한다.

제 1 그룹의 PMOS 트랜지스터들(S1, S4, S5, S8)이 온 동작하면, 제 3 음의 동위상 신호(IN3)와 제 3 음의 직교 위상 신호(QN3) 간의 위상차는 90도 미만의 값을 갖는다.

여기서, 제 2 양의 직교 위상 신호(QP2), 제 2 양의 동위상 신호(IP2), 제 2 음의 직교 위상 신호(QN2), 및 제 2 음의 동위상 신호(IN2)의 크기에 따라서 위상 차는 가변될 수 있다. 여기서, 제 2 양의 직교 위상 신호(QP2), 제 2 양의 동위상 신호(IP2), 제 2 음의 직교 위상 신호(QN2), 또는 제 2 음의 동위상 신호(IN2)의 크기가 증가될수록 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3)) 간의 위상차는 90도를 기준으로 점차 감소한다.

도 4는 도 2에 예시적으로 도시된 위상 신호 생성기에서 제 2 그룹의 PMOS 트랜지스터들의 온 동작하는 경우 위상 신호들의 벡터 그래프를 도시한 도면이다.

도 4를 참조하면, 위상 신호 생성기(100)의 동위상 버퍼(130)와 직교 위상 버퍼(160)의 각 출력 단자들(양의 동위상 신호 출력단(OUT_IP), 음의 동위상 신호 출력단(OUT_IN), 양의 직교 위상 신호 출력단(OUT_QP), 및 음의 직교 위상 신호 출력단(OUT_QN))에서 출력되는 출력 신호들(제 3 양의 동위상 신호(IP3), 제 3 음의 동위상 신호(IN3), 제 3 양의 직교 위상 신호(QP3), 및 제 3 음의 직교 위상 신호(QN3))이 벡터 형태로 도시되어 있다.

첫 번째로, 동위상 버퍼(130)는 양의 동위상 신호의 출력단(OUT_IP)을 통해서 제 3 양의 동위상 신호(IP3)를 출력한다. 동위상 버퍼(130)는 제 3 양의 동위상 신호(IP3)의 생성을 위해서 제 1 양의 동위상 신호(IP1)와 제 2 음의 직교 위상 신호(QN2)를 혼합한다.

두 번째로, 직교 위상 버퍼(130)는 양의 직교 위상 신호의 출력단(OUT_QP)을 통해서 제 3 양의 직교 위상 신호(QP3)를 출력한다. 직교 위상 버퍼(130)는 제 3 양의 직교 위상 신호(QP3)의 생성을 위해서 제 1 양의 동위상 신호(QP1)와 제 2 음의 동위상 신호(IN2)를 혼합한다.

제 2 그룹의 PMOS 트랜지스터들(S2, S3, S6, S7)이 온 동작하면, 제 3 양의 동위상 신호(IP3)와 제 3 양의 직교 위상 신호(QP3) 간의 위상차는 90도 이상이 된다.

세 번째로, 동위상 버퍼(130)는 음의 동위상 신호의 출력단(OUT_IN)을 통해서 제 3 음의 동위상 신호(IN3)를 출력한다. 동위상 버퍼(130)는 제 3 음의 동위상 신호(IN3)의 생성을 위해 제 1 음의 동위상 신호(IN1)와 제 2 양의 직교 위상 신호(QP2)를 혼합한다.

네 번째로, 직교 위상 버퍼(130)는 음의 직교 위상 신호의 출력단(OUT_QN)을 통해서 제 3 음의 직교 위상 신호(QN3)를 출력한다. 직교 위상 버퍼(130)는 제 3 음의 직교 위상 신호(QN3)의 생성을 위해 제 1 음의 직교 위상 신호(QN1)와 제 2 양의 동위상 신호(IP2)를 혼합한다.

제 2 그룹의 PMOS 트랜지스터들(S2, S3, S6, S7)이 온 동작하면, 제 3 음의 동위상 신호(IN3)와 제 3 음의 직교 위상 신호(QN3) 간의 위상차는 90도 이상이 된다.

여기서, 제 2 양의 직교 위상 신호(QP2), 제 2 양의 동위상 신호(IP2), 제 2 음의 직교 위상 신호(QN2), 및 제 2 음의 동위상 신호(IN2)의 크기에 따라서 위상차는 가변될 수 있다. 여기서, 제 2 양의 직교 위상 신호(QP2), 제 2 양의 동위상 신호(IP2), 제 2 음의 직교 위상 신호(QN2), 또는 제 2 음의 동위상 신호(IN2)의 크기가 증가되면, 위상차는 90도를 기준으로 증가한다.

도 2 내지 도 4에서 도시된 바와 같이 위상 신호 생성기(100)는 90도 미만 또는 90도 초과의 위상차를 갖는 위상 신호를 생성한다.

하지만, 위상 신호 생성기(100)는 위상 제어 신호(DAC_CTRL)에 응답하여 가변 전류원들(I1_DAC, I2_DAC) 각각을 전류 값이 0이 되도록 설정할 수도 있다. 이때, 위상 신호 생성기(100)는 90도의 위상차를 갖는 위상 신호들(동위상 신호와 직교 위상 신호)을 생성할 수 있다. 또한, 위상 신호 생성기(100)는 위상 제어 신호에 의해 가변 전류원들(I1_DAC, I2_DAC) 각각을 서로 다른 전류 값을 갖도록 설정할 수도 있다.

위상 신호 생성기(100)는 동위상 신호와 직교 위상 신호 간의 위상차를 제어한다. 도 2 내지 도 4에 도시된 위상 신호 생성기(100)는 다양한 위상차를 갖는 위상 신호들을 생성할 수 있다. 그러므로 통신 시스템에서 위상 부정합이 발생되는 경우, 위상 신호 생성 장치(10)는 위상 부정합을 보상할 수 있다.

도 2 내지 도 4에 도시된 바와 같이, 위상 신호 생성기(100)는 다양한 위상차를 갖는 동위상 신호와 직교 위상 신호를 생성한다. 위상 신호들이 사용되는 장치 내에서 위상 부정합이 발생되는 경우 위상 신호 생성기(100)는 위상 부정합을 보상한다.

다양한 위상차를 갖는 위상 신호들을 생성하는 위상 신호 생성기(100)는 통신 시스템 내에서 위상 부정합의 발생을 방지하는 위상 신호들을 생성한다.

도 5는 도 1에 예시적으로 도시된 위상 신호 생성기의 다른 상세 구조를 도시한 도면이다.

도 5를 참조하면, 위상 신호 생성기(100)는 도 2에서 설명한 위상 신호 생성 기(100)의 구조와 동일한 구조를 갖는다. 위상 신호 생성기(100)의 상세 구조에 대한 설명은 도 2를 참조하기로 한다.

도 5가 도 2에 대비되는 차이점은 제 1 스위치부(110)와 제 2 스위치부(140) 내에서 설정된 스위치들 즉, PMOS 트랜지스터들(S1, S2, S3, S4, S5, S6, S7, S8) 간에 설정된 그룹이 상이하다는 것이다.

도 5에서, 제 1 스위치부(110)와 제 2 스위치부(140)는 스위치 제어 신호(SW_CTRL)에 응답하여 동작한다. 제 1 PMOS 트랜지스터(S1), 제 4 PMOS 트랜지스터(S4), 제 6 PMOS 트랜지스터(S6), 및 제 7 PMOS 트랜지스터(S7)가 하나의 제 3 그룹을 형성하고, 제 2 PMOS 트랜지스터(S2), 제 3 PMOS 트랜지스터(S3), 제 5 PMOS 트랜지스터(S5), 및 제 8 PMOS 트랜지스터(S8)가 다른 하나의 제 4 그룹을 형성한다. 하나의 그룹 내에 포함된 PMOS 트랜지스터들은 동시에 온 동작을 하거나 동시에 오프 동작한다.

제 1 PMOS 트랜지스터(S1) 내지 제 8 PMOS 트랜지스터(S8)는 스위치 제어 신호(SW_CTRL)에 응답하여 온 동작 또는 오프 동작을 한다. 또한, 스위치 제어 신호(SW_CTRL)는 제 3 그룹의 PMOS 트랜지스터들(S1, S4, S6, S7)을 제어하기 위한 제 3 그룹 PMOS 트랜지스터 제어 신호(L_ROT)와 제 4 그룹의 PMOS 트랜지스터들(S2, S3, S5, S8)을 제어하기 위한 제 4 그룹 PMOS 트랜지스터 제어 신호(R_ROT)로 구분될 수 있다.

첫 번째로, 제 3 그룹의 PMOS 트랜지스터들(S1, S4, S6, S7)이 온 동작하는 경우를 살펴보기로 한다. 이때, 스위치 제어 신호(SW_CTRL)는 제 3 그룹의 PMOS 트 랜지스터들(S1, S4, S6, S7)을 온 동작시키는 스위치 제어 신호(SW_CTRL)이다.

제 3 그룹의 PMOS 트랜지스터들(S1, S4, S6, S7)이 스위치 제어 신호(SW_CTRL(일예로, L_ROT가 하이(high)))에 응답하여 온 동작하면, 제 4 그룹의 PMOS 트랜지스터들(S2, S3, S5, S8)은 스위치 제어 신호(SW_CTRL(일예로, R_ROT가 로우(low)))에 응답하여 오프 동작한다.

제 2 양의 직교 위상 신호(QP2)와 제 2 음의 직교 위상 신호(QN2) 각각의 신호 크기는 제 1 가변 전류원(I1_DAC)의 전류 세기에 비례한 크기를 갖는다. 제 1 가변 전류원(I1_DAC)은 위상 제어 신호(DAC_CTRL)에 응답하여 제 2 양의 직교 위상 신호(QP2)와 제 2 음의 직교 위상 신호(QN2) 각각의 신호 크기를 제어한다.

제 3 그룹의 PMOS 트랜지스터들(S1, S4, S6, S7)이 온 동작하는 경우, 위상 신호 생성기(100)에서 생성되는 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3)) 간의 위상차(

)는 90도가 된다. 여기서, 제 2 양의 직교 위상 신호(QP2), 제 2 양의 동위상 신호(IP2), 제 2 음의 직교 위상 신호(QN2), 또는 제 2 음의 동위상 신호(IN2)의 크기가 증가될수록 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3))의 위상각(일예로, 위상 회전각)은 I 축을 기준으로 점차 증가한다. 즉, 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3))는 벡터 그래프 상에서 I 축을 기준으로 시계 반대 방향(왼쪽)으로 회전한다. 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3))는 90도의 위상차를 유지한다.

두 번째로, 제 4 그룹의 PMOS 트랜지스터들(S2, S3, S5, S8)이 온 동작하는 경우를 살펴보기로 한다. 이때, 스위치 제어 신호(SW_CTRL)는 제 4 그룹의 PMOS 트랜지스터들(S2, S3, S5, S8)을 온 동작시키는 스위치 제어 신호(SW_CTRL)이다.

제 4 그룹의 PMOS 트랜지스터들(S2, S3, S5, S8)이 스위치 제어 신호(SW_CTRL(일예로, R_ROT가 하이(high)))에 응답하여 온 동작하면, 제 3 그룹의 PMOS 트랜지스터들(S2, S3, S5, S8)은 스위치 제어 신호(SW_CTRL(일예로, L_ROT가 로우(low))에 응답하여 오프 동작한다.

제 2 스위치부(140)의 동작은 다음과 같다. 제 2 스위치부(140)는 스위치 제 어 신호(SW_CTRL)에 응답하여 동작한다. 제 5 PMOS 트랜지스터(S5)는 제 1 양의 동위상 신호(IP1)를 제 3 NMOS 트랜지스터(D3)의 게이트로 스위칭한다. 제 8 PMOS 트랜지스터(S8)는 제 1 음의 동위상 신호(IN1)를 제 4 NMOS 트랜지스터(D4)의 게이트로 스위칭한다.

제 2 양의 동위상 신호(IP2)와 제 2 음의 동위상 신호(IN2) 각각의 신호 크기는 제 2 가변 전류원(I1_DAC)의 전류 세기에 비례하여 증폭된다. 제 2 가변 전류원(I2_DAC)은 제 2 양의 동위상 신호(IP2)와 제 2 음의 동위상 신호(IN2) 각각의 신호 크기를 제어한다.

제 4 그룹의 스위치들이 온 동작하는 경우, 위상 신호 생성기(100)에서 생성되는 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3)) 간의 위상차(

)는 90도가 된다. 여기서, 제 2 양의 직교 위상 신호(QP2), 제 2 양의 동위상 신호(IP2), 제 2 음의 직교 위상 신호(QN2), 또는 제 2 음의 동위상 신호(IN2)의 크기가 증가될수록 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3))의 위상각(일예로, 위상 회전각)은 Q 축을 기준으로 점차 증가한다. 즉, 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3))는 벡터 그래프 상에서 Q 축을 기준으로 시계 방향(오른쪽)으로 회전한다. 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3))는 90도의 위상차를 유지한다.

한편, 가변 전류원들(I1_DAC, I2_DAC) 각각이 위상 제어 신호에 응답하여 전류 값이 0이 될 수 있다. 이때, 위상 신호 생성기(100)는 90도의 위상차를 갖는 위상 신호들(동위상 신호와 직교 위상 신호)을 생성할 수 있다. 이때, 동위상 신호(I(IP3, IN3))와 직교 위상 신호(Q(QP3, QN3))는 90도의 위상차를 유지하고, 회전되지 않은 상태이다.

도 6은 도 5에 예시적으로 도시된 위상 신호 생성기에서 제 3 그룹의 PMOS 트랜지스터들이 온 동작하는 경우 위상 신호들의 벡터 그래프를 도시한 도면이다.

도 6을 참조하면, 위상 신호 생성기(100)의 동위상 버퍼(130)와 직교 위상 버퍼(160)의 각 출력 단자들(양의 동위상 신호 출력단(OUT_IP), 음의 동위상 신호 출력단(OUT_IN), 양의 직교 위상 신호 출력단(OUT_QP), 및 음의 직교 위상 신호 출력단(OUT_QN))에서 출력되는 출력 신호들(제 3 양의 동위상 신호(IP3), 제 3 음의 동위상 신호(IN3), 제 3 양의 직교 위상 신호(QP3), 및 제 3 음의 직교 위상 신호(QN3))이 벡터(각 신호들의 위상 성분을 포함) 형태로 도시되어 있다.

제 3 그룹의 PMOS 트랜지스터들(S1, S4, S6, S7)이 온 동작하면, 제 3 양의 동위상 신호(IP3)와 제 3 양의 직교 위상 신호(QP3) 간의 위상차는 직교(90도)한다.

제 3 그룹의 PMOS 트랜지스터들(S1, S4, S6, S7)이 온 동작하면, 제 3 음의 동위상 신호(IN3)와 제 3 음의 직교 위상 신호(QN3) 간의 위상차는 직교(90도)한다.

여기서, 제 3 양의 동위상 신호(IP3)와 제 3 양의 직교 위상 신호(QP3)(또는, 제 3 음의 동위상 신호(IN3)와 제 3 음의 직교 위상 신호(QN3))는 제 2 양의 직교 위상 신호(QP2)와 제 2 음의 직교 위상 신호(QN2)(또는, 제 2 양의 동위상 신호(IP2)와 제 2 음의 동위상 신호(IN2))의 크기에 따라서 I 축을 기준으로 위상각만큼 회전한다.

도 7은 도 5에 예시적으로 도시된 위상 신호 생성기에서 제 4 그룹의 PMOS 트랜지스터들이 온 동작하는 경우 위상 신호들의 벡터 그래프를 도시한 도면이다.

도 7을 참조하면, 위상 신호 생성기(100)의 동위상 버퍼(130)와 직교 위상 버퍼(160)의 각 출력 단자들(양의 동위상 신호 출력단(OUT_IP), 음의 동위상 신호 출력단(OUT_IN), 양의 직교 위상 신호 출력단(OUT_QP), 및 음의 직교 위상 신호 출력단(OUT_QN))에서 출력되는 출력 신호들(제 3 양의 동위상 신호(IP3), 제 3 음의 동위상 신호(IN3), 제 3 양의 직교 위상 신호(QP3), 및 제 3 음의 직교 위상 신호(QN3))이 벡터(vector) 형태로 도시되어 있다.

제 4 그룹의 스위치들이 온 동작하면, 제 3 양의 동위상 신호(IP3)와 제 3 양의 직교 위상 신호(QP3) 간의 위상차는 직교(90도)한다.

제 4 그룹의 스위치들이 온 동작하면, 제 3 음의 동위상 신호(IN3)와 제 3 음의 직교 위상 신호(QN3) 간의 위상차는 직교(90도)한다.

여기서, 제 3 양의 동위상 신호(IP3)와 제 3 양의 직교 위상 신호(QP3)(또는, 제 3 음의 동위상 신호(IN3)와 제 3 음의 직교 위상 신호(QN3))는 제 2 양의 직교 위상 신호(QP2)와 제 2 음의 직교 위상 신호(QN2)(또는, 제 2 양의 동위상 신호(IP2)와 제 2 음의 동위상 신호(IN2))의 크기에 따라서 Q 축을 기준으로 위상각만큼 회전한다.

도 5 내지 도 7에 도시된 바와 같이, 위상 신호 생성기(100)는 동위상 신호와 직교 위상 신호 간에 90도의 위상각을 유지한 상태에서 회전된 위상을 갖는 위상 신호(동위상 신호와 직교 위상 신호)들을 생성한다.

회전된 위상각을 갖는 위상 신호들을 생성하는 위상 신호 생성기(100)는 통신 시스템 내에서 송신 신호에 곱해져서 안테나 빔 포밍 등에 사용될 수 있다.

따라서, 본 발명에서는 도 2와 도 5에서 도시된 동일 구조를 갖는 위상 신호 생성기(100)를 사용하여 위상 신호들 간에 다양한 위상차를 갖는 위상 신호들을 생성하거나 90도의 위상차를 유지한 상태에서 회전된 위상각을 유지하는 위상 신호들을 생성할 수 있다.

도 8은 본 발명의 실시예에 따른 위상 신호 생성 장치가 적용된 송수신기의 구조를 도시한 도면이다.

도 8을 참조하면, 송수신기(300)는 송수신기(transmitter-receiver)(300)는 저잡음 증폭기(LNA: Low Noise Amplifier)(311), 무선 필터(RF filter)(313), 자동 이득 제어기(AGC: Automatic Gain Controller)(315), 제 1 믹서(mixer)(317), 제 2 믹서(319), 제 1 저역 통과 필터(LPF: Low Pass Filter)(321), 제 2 저역 통과 필터(323), 아날로그 디지털 변환기(ADC: Analog to Digital Converter)(325), 듀플렉서(duplexer)(351), 전압 제어 발진기(353), 위상 캘리브레이터(355), 디지털 아날로그 변환기(DAC: Digital to Analog Converter)(361), 제 3 저역 통과 필터(363), 제 4 저역 통과 필터(365), 제 3 믹서(367), 제 4 믹서(369), 자동 이득 제어기(371), 무선 필터(373), 및 전력 증폭기(PA: Power Amplifier)(375)를 포함한다.

듀플렉서(351)는 안테나를 통해 신호를 송수신한다. 듀플렉서(351)는 수신 신호를 저잡음 증폭기(311)로 출력한다. 듀플렉서(351)는 전력 증폭기(375)로부터 출력된 송신 신호를 안테나를 통해 송신한다. 듀플렉서(351)는 신호 수신을 위해 신호의 송신을 차단한다. 듀플렉서(351)는 신호 송신을 위해 신호의 수신을 차단한다.

먼저, 송수신기(300)의 신호 수신 동작은 다음과 같다.

저잡음 증폭기(311)는 듀플렉서(351)로부터 출력된 수신 신호를 미리 설정된 증폭률로 저잡음 증폭한다. RF 필터(313)는 저잡음 증폭기(311)에서 저잡음 증폭된 수신 신호들 중에서 특정 주파수 대역의 수신 신호를 필터링한다. 자동 이득 제어기(313)는 RF 필터(313)에서 필터링된 수신 신호를 자동 이득 제어한다.

전압 제어 발진기(353)는 전압 제어를 통해서 국부 발진(LO: Local Oscillation) 신호를 생성한다. 위상 캘리브레이터(355)는 전압 제어 발진기(353) 에서 출력된 국부 발진 신호 즉, 동위상 신호와 직교 위상 신호의 위상을 제어하여 출력한다.

제 1 곱셈기(317)는 자동 이득 제어기(313)에서 자동 이득 제어된 수신 신호와 위상 캘리브레이터(355)에서 생성된 동위상 신호를 곱한다. 제 1 저역 통과 필터(321)는 제 1 곱셈기(317)에서 출력된 수신 신호를 저역 통과 필터링한다. 제 2 곱셈기(319)는 수신 신호(자동 이득 제어된)와 직교 위상 신호를 곱한다. 제 2 저역 통과 필터(323)는 직교 위상 신호가 곱해진 수신 신호를 저역 통과 필터링한다.

아날로그/디지털 변환기(325)는 저역 통과 필터링된 수신 신호들을 디지털 신호로 변환한다.

다음으로, 송수신기(300)의 신호 송신 동작은 다음과 같다.

디지털/아날로그 변환기(361)는 송신 신호를 아날로그 신호로 변환한다. 제 3 저역 통과 필터(363)는 디지털/아날로그 변환기(361)에서 아날로그 신호로 변환된 송신 신호를 저역 통과 필터링한다. 제 4 저역 통과 필터(365)는 디지털/아날로그 변환기(361)에서 아날로그 신호로 변환된 송신 신호를 저역 통과 필터링한다.

전압 제어 발진기(353)는 전압 제어를 통해서 국부 발진(LO: Local Oscillation) 신호를 생성한다. 위상 캘리브레이터(355)는 국부 발진 신호 즉, 동위상 신호와 직교 위상 신호의 위상을 제어하여 출력한다.

제 3 곱셈기(367)는 제 3 저역 통과 필터(363)에서 출력된 송신 신호와 위상 캘리브레이터(355)에서 출력되는 동위상 신호를 곱한다. 제 4 곱셈기(369)는 송신 신호(저역 통과 필터링된)를 위상 캘리브레이터(355)에서 출력되는 직교 위상 신호 를 곱한다.

제 2 자동 이득 제어기(371)는 제 3 곱셈기(367)와 제 4 곱셈기(369)로부터 동위상 신호와 직교 위상 신호 각각이 곱해진 송신 신호를 자동 이득 제어한다. 제 2 무선 필터(373)는 자동 이득 제어된 송신 신호로부터 특정 주파수 대역의 송신 신호를 필터링한다. 전력 증폭기(375)는 필터링된 송신 신호를 전력 증폭하여 듀플렉서(351)를 통해서 송신한다.

위상 캘리브레이터(355)는 본 발명의 위상 신호 생성기(100)(또는 위상 신호 생성 장치(10))를 포함한다. 이때, 송수신기(300)가 위상 부정합을 보상하는 동작은 다음과 같다.

송수신기(300)의 제어부(미도시)는 제 1 믹서(317)와 제 2 믹서(319)에서 동위상 신호와 직교 위상 신호들 각각이 혼합된 수신 신호들의 위상차를 측정한다. 또한, 제어부는 제 3 믹서(367)와 제 4 믹서(369)에서 동위상 신호와 직교 위상 신호들 각각이 혼합된 수신 신호들의 위상차를 측정한다.

제어부는 위상 부정합의 보상이 가능한 동위상 신호와 직교 위상 신호의 위상 정보를 생성한다. 위상 정보는 동위상 신호와 직교 위상 신호 간의 위상차 정보를 포함한다.

제어부는 생성된 위상 정보를 위상 제어기(200)로 제공한다. 위상 제어기(200)는 위상 정보를 사용하여 스위치 제어 신호(SW_CTRL)와 위상 제어 신호(DAC_CTRL)를 생성한다. 제어부는 위상 제어기(200)를 포함할 수도 있다.

위상 신호들 간의 위상차(제어부에서 측정된)가 90도 초과이면, 위상 제어 기(200)는 제 1 그룹의 스위치들을 온 동작시키는 스위치 제어 신호(SW_CTRL, IN_ANG이 하이(high))를 생성한다. 또한, 위상 제어기(200)는 제 2 그룹의 스위치들을 오프 동작시키는 스위치 제어 신호(SW_CTRL, EX_ANG이 로우(low))를 생성한다. 이에 따라, 위상 제어기(200)는 90도 이상의 위상차를 갖는 위상 신호들을 90도의 위상차를 갖는 신호들로 보정할 수 있다.

이에 반해, 위상 신호들 간의 위상차(제어부에서 측정된)가 90도 미만이면, 위상 제어기(200)는 제 1 그룹의 스위치들을 오프 동작시키는 스위치 제어 신호(SW_CTRL, IN_ANG이 로우(low))를 생성한다. 또한, 위상 제어기(200)는 제 2 그룹의 스위치들을 온 동작시키는 스위치 제어 신호(SW_CTRL, EX_ANG이 하이(high))를 생성한다. 이에 따라, 위상 제어기(200)는 90도 미만의 위상차를 갖는 위상 신호들을 90도의 위상차를 갖는 신호들로 보정할 수 있다.

위상 제어기(200)는 위상 신호들 간의 위상차를 설정하기 위해서 가변 전류원(I1_DAC, I2_DAC)의 전류 값을 제어하는 위상 제어 신호(DAC_CTRL)를 생성한다.

또한, 위상 신호들(제어부에서 측정된) 간의 위상차가 90도이면, 위상 제어기(200)는 가변 전류원(I1_DAC, I2_DAC)의 전류 값을 0이 되도록 제어한다. 이때 위상 제어기(200)는 제 1 그룹의 스위치들 또는 제 2 그룹의 스위치들을 온 동작시키는 스위치 제어 신호(SW_CTRL)를 생성할 수 있다. 또한, 위상 제어기(200)는 스위치 제어 신호(SW_CTRL)를 발생하지 않을 수도 있다.

위상 제어기(200)는 스위치 제어 신호(SW_CTRL)와 위상 제어 신호(DAC_CTRL)를 위상 신호 생성기(100)로 제공한다.

위상 신호 생성기(100)는 스위치 제어 신호(SW_CTRL)와 위상 제어 신호(DAC_CTRL)에 따라 직교 위상 신호(IP3, IN3)와 동위상 신호(QP3, QN3)를 생성한다. 위상 신호 생성기(100)는 제 1 그룹 PMOS 트랜지스터들과 제 2 그룹의 PMOS 트랜지스터들 중 하나를 선택하여 위상 신호들을 생성한다. 위상 신호들은 동위상 신호들(IP3, IN3)과 직교 위상 신호들(QP3, QN3)이다.

위상 캘리브레이터(355)는 위상 신호 생성기(200)에서 생성된 직교 위상 신호(IP3, IN3)와 동위상 신호(QP3, QN3)를 제 1 내지 제 4 믹서(317, 319, 367, 369)로 제공한다.

그리하면, 송수신기(300) 내에서 동위상 신호와 직교 위상 신호 간의 위상 부정합을 보상하는 것이 가능하다.

위상 캘리브레이터(355)는 도 1의 위상 신호 생성 장치를 포함하여 위상 부정합을 보상할 수 있고, 이때 위상 신호 생성 장치는 도 2의 위상 신호 생성기를 포함할 수 있다.

또한. 도 5의 위상 신호 생성기를 포함한 위상 신호 생성 장치는 일예로, 송신기의 빔 형성을 위한 위상 변환기로 사용될 수 있다. 이때, 위상 신호 생성 장치는 송신기의 빔 형성 방향에 대응되는 위상 신호를 생성한다.

그러므로 본 발명에서 제안된 위상 신호 생성 장치는 다양한 장치에 적용되어 위상 신호를 생성할 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물 론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

도 1은 본 발명의 실시예에 따른 위상 신호 생성 장치의 구조를 도시한 도면,

도 2는 도 1에 예시적으로 도시된 위상 신호 생성기의 상세 구조를 도시한 도면,

도 3은 도 2에 예시적으로 도시된 위상 신호 생성기에서 제 1 그룹의 PMOS 트랜지스터들이 온 동작하는 경우 위상 신호들의 벡터 그래프를 도시한 도면,

도 4는 도 2에 예시적으로 도시된 위상 신호 생성기에서 제 2 그룹의 PMOS 트랜지스터들의 온 동작하는 경우 위상 신호들의 벡터 그래프를 도시한 도면,

도 5는 도 1에 예시적으로 도시된 위상 신호 생성기의 다른 상세 구조를 도시한 도면,

도 6은 도 5에 예시적으로 도시된 위상 신호 생성기에서 제 3 그룹의 PMOS 트랜지스터들이 온 동작하는 경우 위상 신호들의 벡터 그래프를 도시한 도면,

도 7은 도 5에 예시적으로 도시된 위상 신호 생성기에서 제 4 그룹의 PMOS 트랜지스터들이 온 동작하는 경우 위상 신호들의 벡터 그래프를 도시한 도면, 및

*도면의 주요 부분에 대한 부호의 설명*

10: 위상 신호 생성 장치 100: 위상 신호 생성기

200: 위상 제어기 110: 제 1 스위치부

120: 동위상 제어부 130: 동위상 버퍼

140: 제 2 스위치부 150: 직교 위상 제어부

160: 직교 위상 버퍼 300: 송수신기

311: 저잡음 증폭기 313, 373: 무선 필터들

315, 371: 자동 이득 제어기 317, 319, 367, 369: 믹서들

321, 323, 363, 365: 저역 통과 필터

325: 아날로그 디지털 변환기 351: 듀플렉서

353: 전압 제어 발진기 355: 위상 캘리브레이터

361: 디지털 아날로그 변환기 375: 전력 증폭기

Claims

위상 정보를 이용하여 스위칭 제어 신호와 위상 제어 신호를 생성하는 위상 제어기; 및

상기 스위칭 제어 신호에 응답하여 제 1 위상 신호들의 위상 제어를 위해 제 2 위상 신호들을 제 1 위상 신호들 각각과 결합되도록 스위칭하고, 상기 위상 제어 신호에 응답하여 상기 스위칭되는 제 2 위상 신호들의 크기를 제어하여 제 1 위상 신호들 각각과 결합하는 위상 신호 생성기를 포함하는 위상 신호 생성 장치.
제 1 항에 있어서,

상기 위상 신호 생성기는

상기 스위칭 제어 신호에 응답하여 상기 제 2 위상 신호들 각각을 상기 제 1 위상 신호들 각각으로 직렬 결합 또는 교차 결합 중 하나로 결합되도록 스위칭하는 스위치부;

상기 위상 제어 신호에 응답하여 스위칭된 제 2 위상 신호들 각각의 신호 크기를 제어하여 제 3 위상 신호들을 생성하는 위상 제어부; 및

상기 제 1 위상 신호들 각각을 상기 제 3 위상 신호들 각각과 결합하여 제 1 위상 신호들의 위상을 제어하여 출력하는 위상 버퍼를 포함하고,

상기 제 1 위상 신호들은 상기 제 2 위상 신호들과 90도의 위상차를 가짐을 특징으로 하는 위상 신호 생성 장치.
제 2 항에 있어서,

상기 제 1 위상 신호들이 제 1 양의 동위상 신호와 제 1 음의 동위상 신호이면, 상기 제 2 위상 신호들은 제 1 양의 직교 위상 신호와 제 1 음의 직교 위상 신호이고,

상기 제 1 위상 신호들이 상기 제 1 양의 직교 위상 신호와 상기 제 1 음의 직교 위상 신호이면, 상기 제 2 위상 신호들은 제 1 양의 동위상 신호와 제 1 음의 동위상 신호임을 특징으로 하는 위상 신호 생성 장치.
제 3 항에 있어서,

상기 스위치부는

제 1 스위치부; 및

제 2 스위치부를 포함하고,

상기 제 1 스위치부는

상기 스위칭 제어 신호에 응답하여 상기 제 1 양의 직교 위상 신호를 상기 제 1 양의 동위상 신호와 결합되도록 온 또는 오프 동작하는 제 1 스위치;

상기 스위칭 제어 신호에 응답하여 상기 제 1 양의 직교 위상 신호를 상기 제 1 음의 동위상 신호와 결합되도록 온 또는 오프 동작하는 제 2 스위치;

상기 스위칭 제어 신호에 응답하여 상기 제 1 음의 직교 위상 신호를 상기 제 1 양의 동위상 신호와 결합되도록 온 또는 오프 동작하는 제 3 스위치; 및

상기 스위칭 제어 신호에 응답하여 상기 제 1 음의 직교 위상 신호를 상기 제 1 음의 동위상 신호와 결합되도록 온 또는 오프 동작하는 제 4 스위치를 포함하고,

상기 제 2 스위치부는

상기 스위칭 제어 신호에 응답하여 상기 제 1 양의 동위상 신호를 상기 제 1 양의 직교 위상 신호와 결합되도록 온 또는 오프 동작하는 제 5 스위치;

상기 스위칭 제어 신호에 응답하여 상기 제 1 양의 동위상 신호를 상기 제 1 음의 동위상 신호와 결합되도록 온 또는 오프 동작하는 제 6 스위치;

상기 스위칭 제어 신호에 응답하여 상기 제 1 음의 동위상 신호를 상기 제 1 양의 직교 위상 신호와 결합되도록 온 또는 오프 동작하는 제 7 스위치; 및

상기 스위칭 제어 신호에 응답하여 상기 제 1 음의 동위상 신호를 상기 제 1 음의 동위상 신호와 결합되도록 온 또는 오프 동작하는 제 8 스위치를 포함하는 위상 신호 생성 장치.
제 4 항에 있어서,

위상 제어부는

제 1 위상 제어부; 및

제 2 위상 제어부를 포함하고,

상기 제 1 위상 제어부는

상기 위상 제어 신호에 응답하여 가변되는 전류 값을 갖는 제 1 가변 전류 원;

게이트에 상기 제 1 스위치와 상기 제 3 스위치가 연결되고, 상기 제 1 가변 전류원의 전류 값 변화에 따라 상기 제 1 양의 직교 위상 신호로부터 제 2 양의 직교 위상 신호를 생성하고, 상기 제 1 음의 직교 위상 신호로부터 제 2 음의 직교 위상 신호를 생성하는 제 1 NMOS 트랜지스터; 및

게이트에 상기 제 2 스위치와 상기 제 4 스위치가 연결되고, 상기 제 1 가변 전류원의 전류 값 변화에 따라 상기 제 1 양의 직교 위상 신호로부터 제 2 양의 직교 위상 신호를 생성하고, 상기 제 1 음의 직교 위상 신호로부터 제 2 음의 직교 위상 신호를 생성하는 제 2 NMOS 트랜지스터를 포함하고,

상기 제 2 위상 제어부는

상기 위상 제어 신호에 응답하여 가변되는 전류 값을 갖는 제 2 가변 전류원;

게이트에 상기 제 4 스위치와 상기 제 7 스위치가 연결되고, 상기 제 2 가변 전류원의 전류 값 변화에 따라 상기 제 1 양의 동위상 신호로부터 제 2 양의 동위상 신호를 생성하고, 상기 제 1 음의 동위상 신호로부터 제 2 음의 동위상 신호를 생성하는 제 3 NMOS 트랜지스터; 및

게이트에 상기 제 5 스위치와 상기 제 8 스위치가 연결되고, 상기 제 2 가변 전류원의 전류 값 변화에 따라 상기 제 1 양의 동위상 신호로부터 제 2 양의 동위상 신호를 생성하고, 상기 제 1 음의 직교 위상 신호로부터 제 2 음의 직교 위상 신호를 생성하는 제 4 NMOS 트랜지스터를 포함하는 위상 신호 생성 장치.
제 5 항에 있어서,

상기 위상 버퍼는

동위상 버퍼; 및

직교 위상 버퍼를 포함하고,

상기 동위상 버퍼는

입력되는 제 1 양의 동위상 신호를 상기 제 2 양의 직교 위상 신호와 상기 제 2 음의 직교 위상 신호 중 하나의 신호와 결합하여 제 3 양의 동위상 신호를 생성하는 제 1 메인 경로;

입력되는 제 1 음의 동위상 신호를 상기 제 2 양의 직교 위상 신호와 상기 제 2 음의 직교 위상 신호 중 하나의 신호와 결합하여 제 3 음의 동위상 신호를 생성하는 제 2 메인 경로를 포함하고,

상기 직교 위상 버퍼는

입력되는 제 1 양의 직교 위상 신호를 상기 제 2 양의 동위상 신호와 상기 제 2 음의 동위상 신호 중 하나의 신호와 결합하여 제 3 양의 직교 위상 신호를 생성하는 제 3 메인 경로;

입력되는 제 1 음의 직교 위상 신호를 상기 제 2 양의 동위상 신호와 상기 제 2 음의 동위상 신호 중 하나의 신호와 결합하여 제 3 음의 직교 위상 신호를 생성하는 제 4 메인 경로를 포함하는 직교 위상 신호 생성 장치.
제 6 항에 있어서,

상기 스위치 제어 신호는

상기 제 3 양의 동위상 신호와 상기 제 3 양의 직교 위상 신호 간의 위상차 및 상기 제 3 음의 동위상 신호와 상기 제 3 음의 직교 위상 신호 간의 위상차를 90도 미만으로 제어하기 위해 상기 제 1 스위치, 상기 제 4 스위치, 상기 제 6 스위치, 및 상기 제 7 스위치를 온 동작시키는 제어 신호와,

상기 제 3 양의 동위상 신호와 상기 제 3 양의 직교 위상 신호 간의 위상차 및 상기 제 3 음의 동위상 신호와 상기 제 3 음의 직교 위상 신호 간의 위상차를 90도 초과하기 위해 상기 제 2 스위치, 상기 제 3 스위치, 상기 제 6 스위치, 및 상기 제 7 스위치를 온 동작시키는 제어 신호 중 하나의 제어 신호임을 특징으로 하는 위상 신호 생성 장치.
제 7 항에 있어서,

상기 위상 제어 신호는

상기 제 3 양의 동위상 신호와 상기 제 3 양의 직교 위상 신호 간의 위상차 및 상기 제 3 음의 동위상 신호와 상기 제 3 음의 직교 위상 신호 간의 위상차를 제어하기 위해 상기 제 1 가변 전류원의 전류값과 상기 제 2 가변 전류원의 전류값을 제어하는 신호임을 특징으로 하는 위상 신호 생성 장치.
제 6 항에 있어서,

상기 스위치 제어 신호는

상기 제 3 양의 동위상 신호와 상기 제 3 양의 직교 위상 신호 및 상기 제 3 음의 동위상 신호와 상기 제 3 음의 직교 위상 신호들 간의 위상차가 90도이고, 동위상 축을 기준으로 왼쪽으로 회전하도록 제어하기 위해 상기 제 1 스위치, 상기 제 4 스위치, 상기 제 6 스위치, 및 상기 제 7 스위치를 온 동작시키는 제어 신호와,

상기 제 3 양의 동위상 신호와 상기 제 3 양의 직교 위상 신호 및 상기 제 3 음의 동위상 신호와 상기 제 3 음의 직교 위상 신호들 간의 위상차가 90도이고, 직교 위상 축을 기준으로 오른쪽으로 회전하도록 제어하기 위해 상기 제 2 스위치, 상기 제 3 스위치, 상기 제 5 스위치, 및 상기 제 8 스위치를 온 동작시키는 제어 신호 중 하나의 제어 신호임을 특징으로 하는 위상 신호 생성 장치.
제 9 항에 있어서,

상기 위상 제어 신호는

상기 제 3 양의 동위상 신호와 상기 제 3 양의 직교 위상 신호의 위상각 및 상기 제 3 음의 동위상 신호와 상기 제 3 음의 직교 위상 신호의 위상각을 제어하기 위해 상기 제 1 가변 전류원의 전류값과 상기 제 2 가변 전류원의 전류값을 제어하는 신호임을 특징으로 하는 위상 신호 생성 장치.