JP4481326B2 - 信号伝送システム - Google Patents

Description

本発明は信号伝送システムに関し、特に、ＬＳＩ（Large Scale Integration Circuit)間、或いは、装置間において高速に信号の送信および受信を行う信号伝送システムに関する。

近年、ＬＳＩの高速動作に伴って、ＬＳＩ間や複数のＬＳＩで構成した装置間の信号伝送として、大容量の信号伝送を高速に行うことのできる信号伝送システムの提供が要望されている。

近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上し、それに伴って各ＬＳＩ（ＬＳＩチップ）間、或いは、複数のＬＳＩで構成した装置間においても、高速な信号の送信および受信を行うことが必要となって来ている。

図１は従来の信号伝送システムの一例を概略的に示すブロック回路図である。図１において、参照符号４０１はクロックｃｌｋ用の送信側駆動回路（バッファ）、４１１〜４１ｎはデータＤＤ１〜ＤＤｎ用の送信側駆動回路、４０２はクロック用の配線（クロック信号線）、４２１〜４２ｎはデータ用の配線（データ信号線）、４０３はクロック用の受信側駆動回路、４３１〜４３ｎはデータ用の受信側駆動回路、そして、４４１〜４４ｎはデータ取り込み回路（入力ラッチ）を示している。

図１に示されるように、従来、データ量が多い場合の信号伝送システムは、複数の信号線４０２，４２１〜４２ｎを使用して信号を送っていた。すなわち、クロックｃｌｋは、例えば、送信側のバッファ４０１およびクロック信号線４０２を介して受信側のバッファ（クロック用バッファ）４０３に伝えられ、各入力ラッチ４４１〜４４ｎのクロック端子（取り込みタイミング制御端子）に供給される。

また、データ（信号）ＤＤ１〜ＤＤｎは、それぞれ送信側のバッファ４１１〜４１ｎおよびデータ信号線４２１〜４２ｎを介して受信側のバッファ４３１〜４３ｎに伝えられ、そして、クロック用バッファ４０３からのクロック（ストローブ信号）により取り込みタイミングが制御される入力ラッチ４４１〜４４ｎに供給される。

前述した図１に示す従来の信号伝送システムにおいては、複数の信号線４０２，４２１〜４２ｎおよびバッファ４０１，４１１〜４１ｎ；４０３，４３１〜４３ｎを用いるため、各信号線を介して伝送される信号において遅延量が異なってしまう。すなわち、各信号線（データ信号線４２１〜４２ｎ）毎に、その信号線を介して伝送される信号（データ）の最適な取り込みタイミングが異なることになる。この各信号線毎の遅延量の相違（スキュー：Skew）は、例えば、クロックｃｌｋの周波数が高くなり、高速動作（高速伝送）が進むに連れて大きな問題になる。

従って、図１に示す従来の信号伝送システムのように、各信号線４２１〜４２ｎに設けられた入力ラッチ４４１〜４４ｎに対して共通のストローブ信号（クロックｃｌｋ）を供給して信号（データ）を取り込んでいたのでは各信号線毎のスキューに対処することができない。

すなわち、各信号線の入力ラッチ４４１〜４４ｎにおいて、最適な信号の取り込みタイミングの差が極端に大きくなると、共通のタイミング（クロックｃｌｋ）では全ての信号を正しく取り込む（受信する）ことができなくなり、その結果、信号を正確に伝送できる距離や伝送速度が制限を受けることになる。或いは、信号の伝送距離を長くしたり、伝送速度を高く（ビットレートを大きく）するためには、スキューを特別に小さく調整した高価なケーブルを使用しなければならないが、これは費用が嵩むだけでなく、その伝送距離および伝送速度の改善も大きなものが期待できず、根本的な解決策とはいえない。

本発明は、上述した従来の信号伝送システムが有する課題に鑑み、信号線毎のスキューの影響を受けること無く、高速で誤りのない信号伝送が可能な信号伝送システムの提供を目的とする。

本発明によれば、複数の信号線を用いて信号を送信および受信する信号伝送システムであって、前記信号の送信および受信の過程で生じる信号の遅延量を前記各信号線毎のスキューに応じて、該各信号線に対する受信回路での信号の取り込みタイミングを当該各信号線にとって最適なものに調整するタイミング調整手段と、前記複数の信号線でそれぞれ最適なタイミングで取り込んだ複数の信号に対して、当該複数の信号の全てが共通のクロックに同期して変化するようにタイミングを取り直すリタイミング回路と、データ周期以上のスキューがある場合に、該データ周期の整数倍の遅延を必要なだけ挿入するデスキュー回路と、を備え、前記タイミング調整手段は、前記各信号の取り込みのために前記各受信回路を駆動するクロックに対してそれぞれ実効的に可変の遅延を与えることを特徴とする信号伝送システムが提供される。

本発明の信号伝送システムによれば、タイミング調整手段により、信号の送信および受信の過程で生じる信号の遅延量を各信号線毎のスキューに応じて、各信号線に対する受信回路での信号の取り込みタイミングを該各信号線にとって最適なものに調整するようになっている。リタイミング回路は、複数の信号線でそれぞれ最適なタイミングで取り込んだ複数の信号に対して、その複数の信号の全てが共通のクロックに同期して変化するようにタイミングを取り直し、さらに、デスキュー回路は、データ周期以上のスキューがある場合に、データ周期の整数倍の遅延を必要なだけ挿入するようになっている。そして、タイミング調整手段は、各信号の取り込みのために各受信回路を駆動するクロックに対してそれぞれ実効的に可変の遅延を与えるようになっている。

このように、本発明の信号伝送システムによれば、スキューの影響を受けること無く、高速で誤りのない信号伝送を行うことができる。

本発明の信号伝送システムによれば、スキューの影響を受けること無く、高速で誤りのない大容量の信号伝送を行うことができる。

まず、本発明に係る信号伝送システムの実施例を詳述する前に、本発明の原理構成を図２〜図４を参照して説明する。

図２は本発明に係る信号伝送システムの原理構成を概略的に示すブロック回路図であり、図３および図４は図２の信号伝送システムにおける動作の一例を説明するためのタイミング図である。

図２において、参照符号５１１〜５１ｎはデータＤＤ１〜ＤＤｎ用の送信側駆動回路（ドライバ）、５２１〜５２ｎはデータ用の配線（データ信号線）、５３１〜５３ｎはタイミング調整回路（最適タイミング規定手段）、そして、５４１〜５４ｎはデータ取り込み回路（入力ラッチ）を示している。

図２に示されるように、本発明の信号伝送システムは、複数の信号線（データ信号線）５２１〜５２ｎを使用して信号を伝送するようになっており、データ（信号）ＤＤ１〜ＤＤｎは、それぞれ送信側のドライバ５１１〜５１ｎおよびデータ信号線５２１〜５２ｎを介して受信側のタイミング調整回路（タイミング調整手段）５３１〜５３ｎに供給される。

また、各タイミング調整回路５３１〜５３ｎにはクロックｃｌｋも供給され、それぞれの信号線５２１〜５２ｎ毎のスキューに応じて各入力ラッチ（受信回路）５４１〜５４ｎでの信号の取り込みタイミングを最適なものに調整するようになっている。ここで、タイミング調整回路５３１〜５３ｎは、データＤＤ１〜ＤＤｎが確定している期間（データウィンドウ）の中央付近でストローブ信号（クロック）ｃｌｋ１〜ｃｌｋｎを出力するようになっている。

すなわち、図３に示されるように、図２に示す信号伝送システムの信号線５２１〜５２ｎのＰＴ５に示す位置において、各データ（信号）ＤＤ１〜ＤＤｎには、それぞれの信号線等によるスキューが存在している。従って、例えば、信号線５２１を介して伝えられたデータＤＤ１を取り込むのに最適なクロックｃｌｋ（データＤＤ１が確定している期間のほぼ中央のタイミングのストローブ信号）では、信号線５２ｎを介して伝えられたデータＤＤｎに対しては、該データＤＤｎの遷移領域のタイミングとなってしまってデータの取り込みを行うことができない。

そこで、図４に示されるように、本発明の信号伝送システムにおいては、各タイミング調整回路５３１〜５３ｎがそれぞれの信号線５２１〜５２ｎ毎のスキューに応じて各入力ラッチ５４１〜５４ｎでの信号の取り込みタイミングを最適なものに調整するようになっている。すなわち、データＤＤ１を取り込む入力ラッチ５４１に対しては、タイミング調整回路５３１により信号線５２１等によるスキューを考慮してタイミングが調整されたストローブ信号（クロック）ｃｌｋ１が供給され、また、データＤＤ２を取り込む入力ラッチ５４２に対しては、タイミング調整回路５３２により信号線５２２等によるスキューを考慮してタイミングが調整されたストローブ信号ｃｌｋ２が供給され、そして、データＤＤｎを取り込む入力ラッチ５４ｎに対しては、タイミング調整回路５３ｎにより信号線５２ｎ等によるスキューを考慮してタイミングが調整されたストローブ信号ｃｌｋｎが供給されるようになっている。ここで、ストローブ信号ｃｌｋ１の立ち上がりタイミングはデータＤＤ１が確定している期間のほぼ中央となっており、また、ストローブ信号ｃｌｋ２の立ち上がりタイミングはデータＤＤ２が確定している期間のほぼ中央となっており、そして、ストローブ信号ｃｌｋｎの立ち上がりタイミングはデータＤＤｎが確定している期間のほぼ中央となっている。

これにより、信号線毎のスキューの影響を受けること無く、高速で誤りのない信号伝送を可能とすることができる。

なお、本発明の信号伝送システムにおいて、各タイミング調整回路５３１〜５３ｎは、それぞれのタイミング調整回路５３１〜５３ｎに供給されるストローブ信号ｃｌｋ１〜ｃｌｋｎのタイミングを受信側において調整するものに限定されず、例えば、データＤＤ１〜ＤＤｎのタイミングを送信側において調整するように構成してもよい。

以下、添付図面を参照して、本発明に係る信号伝送システムの各実施例を詳述する。
図５は本発明の信号伝送システムの第１実施例を概略的に示すブロック回路図であり、図６は図５の信号伝送システムにおける動作の一例を説明するためのタイミング図である。

図５において、参照符号５３０はタイミング調整回路（最適タイミング規定手段）、５３０１は位相比較回路、５３０２，５３０３は可変遅延回路、５４０はデータ取り込み回路（入力ラッチ）、そして、５２０は信号線（データ信号線）を示している。ここで、可変遅延回路５３０２および５３０３は同様の構成とされ、位相比較回路５３０１の出力により同じ遅延量を与えるようになっている。なお、本第１実施例におけるデータＤＤ，信号線５２０，タイミング調整回路５３０および入力ラッチ５４０は、例えば、図２におけるデータＤＤ１，信号線５２１，タイミング調整回路５３１および入力ラッチ５４１に対応し、従って、これらの構成が各データ（ＤＤ１〜ＤＤｎ）に対してそれぞれ設けられることになる。

本第１実施例の信号伝送システムは、受信側に対して、受信信号（データ）ＤＤとクロックｃｌｋ（ｃｌｋ’）との相対的なタイミング関係を調整するタイミング調整回路５３０を設け、入力ラッチ５４０が最適なタイミング（データＤＤが確定している期間のほぼ中央のタイミング）でデータＤＤの取り込み（ラッチ）を行うようになっている。すなわち、図５に示されるように、タイミング調整回路５３０は、第１のクロックｃｌｋに遅延を与える第１の可変遅延回路５３０２、第２のクロックｃｌｋ’に遅延を与える第２の可変遅延回路５３０３、および、データＤＤと第２の可変遅延回路５３０３を介して供給される第２のクロックｃｌｋ’との位相比較を行う位相比較回路５３０１を備えている。ここで、第２のクロックｃｌｋ’は、第１のクロックｃｌｋに対して１８０度だけ位相のずれた信号となっており、本第２実施例ではこれら位相が１８０度異なる２相のクロックｃｌｋ，ｃｌｋ’を使用する。

ここで、図６に示されるように、位相比較回路５３０１は、データＤＤと第２のクロックｃｌｋ’とを位相比較して第２の可変遅延回路５３０３の遅延量を制御し、これによりデータＤＤの遷移タイミングと第２のクロックｃｌｋ’の立ち上がりタイミングを一致させる。さらに、位相比較回路５３０１は、第２の可変遅延回路５３０３と同様に第１の可変遅延回路５３０２の遅延制御も行うようになっており、第１のクロック（ストローブ信号）ｃｌｋに対しても第２の可変遅延回路５３０３と同じ遅延量を与えるようになっている。その結果、第２のクロックｃｌｋ’に対して１８０度の位相差を有する第１のクロックｃｌｋの立ち上がりタイミングが、データＤＤが確定している期間（データウィンドウ）のほぼ中央のタイミングとなり、エラー率の小さなデータ受信が可能になる。

上記のタイミング調整回路５３０は各信号線（５２１〜５２ｎ）に対してそれぞれ設けられ、その結果、全てのデータ線に対して正確なデータ受信を行うことが可能になる。なお、可変遅延回路５３０２，５３０３としては、図５に示すような多段インバータを使用して、インバータの段数を変えることで遅延量を可変にする構成の他に様々なものが適用可能である。

図７は図５に示す信号伝送システムの変形例を概略的に示すブロック回路図であり、図８は図７の信号伝送システムにおける動作の一例を説明するためのタイミング図である。

図５および図７の比較、並びに、図８から明らかなように、本第１実施例の変形例（タイミング調整回路５３０’）は、クロック（ｃｌｋ０）のデューティ比が約５０％の信号の場合、すなわち、クロックｃｌｋ０の高レベル期間と低レベル期間がほぼ同じ比率の場合に適用可能なものであり、図５における第２のクロックｃｌｋ’としてクロックｃｌｋ０を使用し、図５における第１のクロックｃｌｋおよび第１の可変遅延回路５３０２を不要とすることができる。

図７および図８に示されるように、本第１実施例の変形例では、可変遅延回路５３０３によりデータＤＤとクロックｃｌｋ０のタイミングが一致するように、可変遅延回路５３０３の遅延量を制御し、クロックｃｌｋ０をインバータ５３０４で反転した信号（／ｃｌｋ０）により入力ラッチ５４０のデータ取り込みタイミングを制御するようになっている。

すなわち、位相比較回路５３０１および可変遅延回路５３０３により、クロックｃｌｋ０の立ち上がりタイミングをデータＤＤの遷移タイミングに一致させる。このとき、クロックｃｌｋ０を反転したストローブ信号（クロック）／ｃｌｋ０の立ち上がりタイミングは、データＤＤが確定している期間のほぼ中央のタイミングになるため、この信号／ｃｌｋ０を使用して入力ラッチ５４０によるデータの取り込みを行う。このように、本変形例によれば、デューティ比がほぼ５０％の１相のクロックを使用するだけで、スキューの影響を受けること無く、高速で誤りのない信号伝送を行うことが可能になる。

図９は本発明の信号伝送システムの第２実施例を概略的に示すブロック回路図である。図９において、参照符号５５０はタイミング調整回路、５５０１はタップ付き遅延回路、そして、５５０２は終端抵抗を示している。

図９に示されるように、本第２実施例の信号伝送システムは、クロックｃｌｋはそのまま入力ラッチ５４０のストローブ信号として使用し、代わりにデータＤＤに対してタップ付き遅延回路５５０１を挿入し、タイミングの調整を行うようになっている。ここで、タップ付き遅延回路５５０１は、例えば、薄膜回路またはプリント基板上の配線で形成されたタップ付き伝送線路であり、該伝送線路に対して容量ＣＣ，スイッチＳＷおよび抵抗ＲＲの組を複数設け、任意のスイッチＳＷをオン状態とすることにより、データＤＤの遅延量を可変制御するようになっている。なお、タップ付き遅延回路５５０１としては、例えば、５ｃｍ程度の伝送距離で１ｎsec.程度の最大遅延量を持つものが適用可能である。また、タップ付き遅延回路５５０１としては、アナログ信号（データＤＤ）の遅延が可能な可変遅延回路であれば他の構成のものを使用することができるのはいうまでもない。

本第２実施例の信号伝送システムは、外付けの遅延線（タップ付き遅延回路５５０１）を必要とするものの、温度等に対する安定性が高く、また、周波数特性の優れた遅延制御が可能なため、より一層高速な信号伝送を実現することが可能になる。

図１０は本発明の信号伝送システムの第３実施例を概略的に示すブロック回路図である。図１０において、参照符号５６１〜５６ｎはタイミング調整回路（最適タイミング規定手段）、５６０１はデータ取り込み回路（出力ラッチ）、そして、５６０２は可変遅延回路を示している。

図１０に示されるように、本第３実施例の信号伝送システムは、信号の送信側において、送信タイミングを可変にすることでタイミング調整を行うものであり、送信側駆動回路（ドライバ）５１１〜５１ｎの前段に出力ラッチ５６０１を設け、該出力ラッチ５６０１のストローブ信号としてクロックｃｌｋを可変遅延回路５６０２により遅延した信号を使用するようになっている。すなわち、ドライバ５１１〜５１ｎは、遅延量を可変制御する可変遅延回路５６０２の出力によりタイミング調整されるようになっている。

すなわち、例えば、タイミング調整回路５６１は、受信側でのクロックがデータＤＤ１の最適点となるようなタイミング（データＤＤが確定している期間のほぼ中央となるようなタイミング）でデータＤＤ１を送信するように、ドライバ５１１を制御するようになっている。なお、本第３実施例の信号伝送システムは、送信側のタイミング調整回路（５６１〜５６ｎ）によりデータ（ＤＤ１〜ＤＤｎ）の送信タイミングを調整するが、この調整は、例えば、電源投入時等において、通信プロトコルを使用して行う。すなわち、例えば、電源投入時等において、各信号線５２１〜５２ｎに対して所定の信号（データ）を各タイミング調整回路５６１〜５６ｎにより順次タイミングを変化させて送信し、受信側でデータの取り込みが最適となるタイミングを各タイミング調整回路５６１〜５６ｎにフィードバックして決めるように構成することができる。

本第３実施例の信号伝送システムは、受信側の回路構成を簡略化することができ、例えば、受信側のデバイスのコストを下げることが強く望まれている場合には好ましいものである。

図１１は本発明の信号伝送システムの第４実施例を概略的に示すブロック回路図である。図１１において、参照符号５３１０はタイミング調整回路、そして、５３１１は位相インターポレータを示している。

図１１に示されるように、本第４実施例の信号伝送システムにおいて、タイミング調整回路５３１０は、異なる位相の複数のクロックから中間の位相の新たなクロックを発生させる位相インターポレータ５３１１を備えて構成されている。すなわち、位相インターポレータ５３１１には、４相のクロックφ０〜φ３が供給され、これら４相のクロックを基に中間の位相を発生して入力バッファ５４０にストローブ信号（ｃｌｋ００）を供給するようになっている。なお、この位相インターポレータ５３１１は、各信号線５２０（５２１〜５２ｎ）を介して伝送されるデータＤＤ（ＤＤ１〜ＤＤｎ）の取り込みを行う入力ラッチ５４０（５４１〜５４ｎ）に対してそれぞれ設けられるのはいうまでもない。

図１２は図１１の信号伝送システムにおける位相インターポレータの一例を示す回路図である。

図１２に示されるように、位相インターポレータ５３１１は、２組の差動増幅段５３１２，５３１３のバイアス電流（Tail Current）を変化させることで、入力される４相のクロックφ０〜φ３に重みを付けて足し合わせ、さらに、２組の差動増幅段５３１２，５３１３からの信号Ｓ１，Ｓ２をコンパレータ５３１４に通すことにより、これら２つの信号Ｓ１，Ｓ２の位相の中間の位相出力（ストローブ信号ｃｌｋ００）を得るようになっている。ここで、各差動増幅段５３１２，５３１３における入力クロックφ０〜φ３の重み付けは、例えば、直列に接続された２つのｎＭＯＳトランジスタよりなる複数組の制御トランジスタにより行われ、各一方のトランジスタ（５３１５）のゲートには制御コード（Ｃ０１，Ｃ０２，…，Ｃ０ｎ；Ｃ１１，Ｃ１２，…，Ｃ１ｎ）が供給され、各他方のトランジスタ（５３１６）のゲートは共通接続されて制御電圧（Ｖcn）が印加されるようになっている。このような位相インターポレータ５３１１を使う利点は、１段分の遅延ユニットよりも細かい分解能で出力信号（ストローブ信号ｃｌｋ００）のタイミングをディジタル的に調整できることであり、高精度のタイミング調整が可能になる。

図１３は本発明の信号伝送システムの第５実施例を概略的に示すブロック回路図である。図１３において、参照符号５７０はリタイミング回路、５７１〜５７３はラッチ回路、５７４はセレクタ、５７５はシフトレジスタ、５７６は可変遅延回路、そして、５７７は遅延制御回路を示している。ここで、本第５実施例は、受信側で入力ラッチ５４０を駆動するためのクロック（ストローブ信号）に可変遅延回路５７６を挿入した場合に適用されるものである。なお、可変遅延回路５７６および遅延制御回路５７７は、例えば、図５に示す本第１実施例における可変遅延回路５３０２および位相比較回路５３０１に対応する。

例えば、前述した第１実施例の信号伝送システムでは、入力ラッチ５４０のクロックに可変遅延回路５７６（５３０２）を入れることで、データＤＤを最適のタイミングでラッチするようになっているが、入力ラッチ５４０を通った後で得られる信号は、そのレベルはディジタル化されているもののデータ変化のタイミングはケーブルのスキューを反映して各信号線（データ線）５２０毎にばらばらとなっている。

そこで、本第５実施例の信号伝送システムにおいては、入力ラッチ５４０の後にリタイミング回路５７０を設けて、全てのデータが同一のタイミングで変化するように再度ラッチを行い、さらに、各データ間における１ビット以上の遅れをシフトレジスタ５７５により調整するものである。

図１３に示されるように、リタイミング回路５７０は、ラッチ回路５７１〜５７３およびセレクタ５７４を備えて構成され、セレクタ５７４により直列に接続された２段のラッチ回路５７１，５７２の出力とラッチ回路５７３の出力とを選択するようになっている。ここで、ラッチ回路５７１にはストローブ信号ＲＴＢが供給され、また、ラッチ回路５７２および５７３にはストローブ信号ＲＴＡが供給されている。なお、ストローブ信号ＲＴＡは、ストローブ信号ＲＴＢに対して１８０度の位相差を有する信号とされている。

図１４および図１５は図１３の信号伝送システムにおける動作の一例を説明するためのタイミング図である。

図１４に示されるように、図１３のＰＴ５１に示す入力ラッチ５４０（５４１〜５４ｎ）の出力位置において、各データ（信号）ＤＤ１〜ＤＤｎはそれぞれ最適のタイミングで取り込まれるものの、各データＤＤ１〜ＤＤｎが変化するタイミングは信号線等によるスキューを反映してばらばらとなっている。

しかしながら、各データがどのような位置で変化していたとしても、位相が１８０度異なる２つの信号（ストローブ信号）ＲＴＡおよびＲＴＢのいずれかのタイミング（立ち上がりタイミング）に対しては、少なくとも一方の信号に対してはデータの取り込みが可能になる。すなわち、例えば、一方のストローブ信号ＲＴＡの立ち上がりタイミングがデータＤＤ２およびＤＤｎの遷移領域に存在する場合、この信号ＲＴＡと１８０度の位相差を有する他方のストローブ信号ＲＴＢの立ち上がりタイミングは必ずデータＤＤ２およびＤＤｎが確定している期間に存在することになり、データを取り込むことができる。

そして、本第５実施例におけるリタイミング回路５７０では、入力ラッチ５４０の出力をストローブ信号ＲＴＢが供給されたラッチ回路５７１とストローブ信号ＲＴＡが供給されたラッチ回路５７３とにより取り込むことで、少なくとも一方は正しいデータを取り込むことができ、さらに、ラッチ回路５７１の後段にラッチ回路５７２を設けることにより、ストローブ信号ＲＴＡに従ったタイミングでラッチ回路５７１（５７２）および５７３の出力をセレクタ５７４へ供給することができる。ここで、セレクタ５７４には遅延制御回路５７７の出力が供給され、これにより、ラッチ回路５７２および５７３のどちらの出力を選択するかが決められることになる。

その結果、図１５に示されるように、図１３のＰＴ５２に示すセレクタ５７４の出力位置において、各データＤＤ１〜ＤＤｎは同一のタイミングで変化する（リタイミングされる）ことになる。しかしながら、これらのデータＤＤ１〜ＤＤｎ間では、１ビット以上の遅れが存在する可能性がある。

すなわち、図１５に示されるように、例えば、データＤＤ１はデータＤＤ２に対して１ビット分遅れており、また、データＤＤｎはデータＤＤ２に対して２ビット分遅れていることがあり得る。そこで、本第５実施例の信号伝送システムでは、セレクタ５７４の後段にシフトレジスタ５７５を設け、最もタイミングの遅いデータ（例えば、データＤＤｎ）に全てのデータの出力タイミングを合わせる（デスキューを行う）ようになっている。

図１６は本発明の信号伝送システムの第６実施例を概略的に示すブロック回路図であり、図１７および図１８図は１６の信号伝送システムにおける動作の一例を説明するためのタイミング図である。図１６において、参照符号５８０はリタイミング回路、５８１〜５８４はラッチ回路、５８５および５８６は可変遅延回路、そして、５４０ａおよび５４０ｂは入力ラッチを示している。

図１６に示されるように、本第６実施例の信号伝送システムは、前述した第５実施例における入力ラッチ５４０をインターリーブ動作する２つの入力ラッチ５４０ａおよび５４０ｂにより構成したものである。すなわち、図１７に示されるように、位相が１８０度だけ異なる２つのクロック（ストローブ信号）ａａおよびｂｂをそれぞれ可変遅延回路５８５および５８６を介して入力ラッチ５４０ａおよび５４０ｂに供給し、２つの入力ラッチ５４０ａおよび５４０ｂで交互にデータを取り込むようになっている。ここで、ストローブ信号ａａおよびｂｂの周波数は、例えば、前述した第５実施例における信号ＲＴＡおよびＲＴＢの２倍となっており、信号線５２０を介して順次送られて来るデータＤＤ（…，ＤＤ(m-2),ＤＤ(m-1),ＤＤ(m),ＤＤ(m+1),ＤＤ(m+2),…）を交互に入力ラッチ５４０ａおよび５４０ｂで取り込むようになっている。従って、入力ラッチ５４０ａおよび５４０ｂは、実際のデータレート（伝送される信号のレート）の半分の速度で動作すればよいことになる。なお、上述したインターリーブ動作は、２重に限定されず、３重以上であってもよい。

リタイミング回路５８０は、一方の入力ラッチ５４０ａの出力を受け取る直列に接続された２段のラッチ回路５８１，５８２と、他方の入力ラッチ５４０ｂの出力を受け取る直列に接続された２段のラッチ回路５８３，５８４とを備えて構成され、ラッチ回路５８１，５８２，５８４に対してはストローブ信号ＲＴＣを供給し、ラッチ回路５８３に対してはストローブ信号ＲＴＤを供給するようになっている。

図１８に示されるように、ストローブ信号ＲＴＣおよびＲＴＤは、位相が１８０度異なる信号とされており、これらの信号をストローブ信号としたラッチ回路５８１，５８２，５８４の出力として、信号線５２０に順次伝送されるデータＤＤ（…，ＤＤ(m-2),ＤＤ(m-1),ＤＤ(m),ＤＤ(m+1),ＤＤ(m+2),…）を受信することが可能になる。

このように、本第６実施例の信号伝送システムは、インターリーブ動作により入力ラッチ（５４０ａおよび５４０ｂ）以降の回路動作を信号線の伝送レートの半分で動作させることができるため、高速の信号伝送に好適なものとなる。また、リタイミング回路５８０においてもラッチ動作に時間的な余裕ができるため、回路設計が容易になる利点もある。

図１９は本発明の信号伝送システムの第７実施例を概略的に示すブロック図であり、インターリーブ動作するラッチとしていわゆるＰＲＤ（Partial Response Detection）方式のラッチ（差動ＰＲＤレシーバ）を使用したものである。図１９において、参照符号５２０ａおよび５２０ｂは、相補の信号（データ）ＤＤ，／ＤＤを伝送する信号線、５９０ａおよび５９０ｂはインターリーブ動作を行うＰＲＤアンプを示している。なお、本第７実施例においては、１つのデータＤＤに対して２本の信号線５２０ａ，５２０ｂを設け、相補のデータＤＤ，／ＤＤとして伝送するようになっている。また、他の各実施例においても、信号の伝送はシングル或いは差動（相補）のどちらを適用してもよいのはもちろんである。

図１９に示されるように、本第７実施例におけるレシーバ回路（入力ラッチ）は、相補のデータＤＤ，／ＤＤが供給され、制御信号φ１０およびφ２０により制御されてインターリーブ動作を行う第１のＰＲＤアンプ５９０ａおよび５９０ｂを備えて構成される。ここで、第１および第２のＰＲＤアンプ５９０ａ，５９０ｂの出力信号は、後段の動作周波数を低下させるために、例えば、シリアル−パラレル変換回路等を介して処理されることになる。

図２０は図１９の信号伝送システムにおけるＰＲＤアンプの一例を示す回路図である。図２０において、参照符号５９１はＰＲＤ機能部分、５９２はプリチャージ機能を有する差動増幅部分、そして、５９３および５９４は波形整形用の差動増幅器およびインバータを示している。

図２０に示されるように、ＰＲＤ機能部分５９１は、４つのキャパシタＣ１０ａ，Ｃ１０ｂ，Ｃ２０ａ，Ｃ２０ｂおよび４つのトランスファゲート（スイッチ手段）５９１１、５９１２、５９１３、５９１４を備えて構成され、制御信号φ１０（／φ１０）およびφ２０（／φ２０）により各キャパシタの接続が制御されて、図２２および図２３に示す符号間干渉成分推定動作および信号判定動作を交互に行うようになっている。

ここで、図２０に示す回路を差動ＰＲＤレシーバとして使用する場合には、キャパシタＣ１０ａおよびＣ１０ｂの容量Ｃ１０と、キャパシタＣ２０ａおよびＣ２０ｂの容量Ｃ２０との間に、Ｃ２０＝１／３・Ｃ１０の関係が成り立つようにする必要がある。或いは、ＰＲＤレシーバとして使用せずに、オートゼロレシーバとして使用する場合には、Ｃ１０＝Ｃ２０とすればよい。

差動増幅部分５９２は、入力信号の差動増幅を行ってデータを判定するものであり、さらに、該差動増幅部分５９２は、トランスファゲート５９２１および５９２２を備え、符号間干渉成分推定動作期間中にプリチャージ動作も行うようになっている。

差動増幅器５９３およびインバータ５９４は、差動増幅部分５９２の出力レベルを増幅して波形整形された信号を出力するためのものである。ここで、図２０の回路では、スイッチ素子として相補のトランスファーゲートを用いているが、スイッチ機能をもつ素子であれば他のものでも構わず、例えば、ＮＭＯＳトランジスタのみ、或いは、ＰＭＯＳトランスファゲートのみでもよい。また、差動増幅部分５９２は、ＮＭＯＳゲート受けとして構成してあるが、ＮＭＯＳ受けにするか或いはＰＭＯＳ受けにするかは、テクノロジ等に依存することであり、最適なものを選択することができる。

図２１は図１９の信号伝送システムに使用するタイミング信号（制御信号φ１０，φ２０）を説明するための図であり、図２２および図２３は図１９の信号伝送システムにおける動作の一例を説明するための図である。

図１９に示す第７実施例のレシーバ回路は、図２２および図２３に示されるように、或るタイミングにおいて、一方のＰＲＤアンプ（第１のＰＲＤアンプ５９０ａ）で符号間干渉成分の推定を行うと共に、他方のＰＲＤアンプ（第２のＰＲＤアンプ５９０ｂ）でデータの判定を行い、そして、次のタイミングにおいて、一方のＰＲＤアンプ（第１のＰＲＤアンプ５９０ａ）でデータの判定を行うと共に、他方のＰＲＤアンプ（第２のＰＲＤアンプ５９０ｂ）で符号間干渉成分の推定を行うといったインターリーブ動作が実行されるようになっている。

ここで、符号間干渉成分の推定動作を行っている方のＰＲＤアンプでは、当該ＰＲＤアンプのプリチャージも同時に行っており、トランスファゲート５９２１および５９２２により入力レベルを所定の電位（プリチャージ電位Ｖｐｒ）とするようになっている。なお、このプリチャージ時間は、インターリーブのデータ読み出しの裏の時間で行っており、データ転送サイクルには影響を与えることはない。

本第７実施例の信号伝送システムによれば、入力信号（データＤＤ，／ＤＤ）に含まれる符号間干渉のうち信号伝送系の一次応答に起因する成分は除去されるため、信号のＤＣドリフトに影響を受けない安定な受信が可能になる。また、上述したように、例えば、キャパシタＣ１０ａおよびＣ１０ｂの容量Ｃ１０と、キャパシタＣ２０ａおよびＣ２０ｂの容量Ｃ２０との関係を、Ｃ１０＝Ｃ２０としたオートゼロレシーバにおいても、同相雑音等を取り除くことができ、大きな同相ノイズ耐性が得られることになる。

図２４は本発明の信号伝送システムの第８実施例を概略的に示すブロック回路図である。図２４において、参照符号５０１はクロックｃｌｋ用の送信側駆動回路（クロックドライバ）、５０２はクロック用の配線、５０３はクロックレシーバ、そして、６１１〜６１ｎは可変遅延回路（クロックタイミング調整回路）を示している。

図２４に示されるように、本第８実施例の信号伝送システムは、受信側において、送られてきたクロックｃｌｋを各入力ラッチ５４１〜５４ｎに設けた可変遅延回路６１１〜６１ｎでタイミング調整して該各入力ラッチ５４１〜５４ｎのデータ取り込みタイミングを最適なものとするようになっている。

ここで、クロックｃｌｋは、データＤＤ１〜ＤＤｎと共に送信側が送る（常に、”０，１，０，１，…”と変化を続ける特殊なデータとして送る）ものであり、送信されてくるデータおよびクロックｃｌｋは、たとえ送信側のクロック発生回路にジッタ（Jitter) があっても、全て共通のジッタが生じるだけである。従って、本第８実施例の信号伝送システムにおいて、このクロックｃｌｋを使ってデータをラッチする分には、ジッタは何ら悪影響を及ぼさないことになる。

図２５は本発明の信号伝送システムの第９実施例を概略的に示すブロック回路図である。図２５において、参照符号６０２，６２１はラッチ回路、６０３はチャージポンプ回路、６０４，６４１，６５１は可変遅延回路、そして、６６１は遅延量記憶回路を示している。ここで、ラッチ回路６０２の出力は２段のインバータを介してチャージポンプ回路６０３に供給されている。

図２５に示されるように、本第９実施例の信号伝送システムにおいても、上述した第８実施例と同様に、クロックｃｌｋをデータＤＤ１（ＤＤ１〜ＤＤｎ）と同様に送信側から伝送するようになっている。このクロックｃｌｋは、他のデータ受信用ラッチと同様の入力ラッチ（ラッチ）６０２によりラッチされるが、このラッチ６０２において、クロックｃｌｋの取り込みを行うストローブ信号としては、可変遅延回路６０４を介した内部クロックｃｌｋｉが使用されるようになっている。すなわち、ラッチ６０２を動作させるのは、受信側の基準クロック（内部クロックｃｌｋｉ）を可変遅延段（可変遅延回路６０４）に通して得られたクロックとされている。

以上において、入力ラッチ６０２の出力が”０”ならば遅延増加（ダウン：ＤＮ）とし、”１”ならば遅延減少（アップ：ＵＰ）という信号を出して内部クロックｃｌｋｉに遅延を与えれば、クロックｃｌｋをラッチするタイミングを内部クロックｃｌｋｉの立ち上がりにロックさせることができる。そして、遅延の制御としてはＵＰ／ＤＮ信号によりチャージポンプ回路６０３を動作させ、チャージポンプ回路６０３からの遅延制御信号ＤＣＳを可変遅延回路６０４に与える。また、遅延制御信号ＤＣＳを可変遅延回路６４１に供給して他のデータ線用の入力ラッチ６２１のクロックタイミングも同様に可変制御することにより、クロックｃｌｋとデータＤＤ１に同時に加わるジッタ成分を上述の第８実施例と同様に取り除いて、出力に影響を及ぼさないようにすることができる。本第９実施例の信号伝送システムは、前述した第８の実施例の利点に加えて、クロックｃｌｋに乗ったノイズを除去することができること、クロックｃｌｋの受信もデータＤＤ１（ＤＤ１〜ＤＤｎ）の受信も全く同一のラッチ６０２，６２１を使えるため、クロック受信系での位相のずれをデータ受信系での位相とあわせる工夫を行う必要がないという利点がある。

図２６は図２５の信号伝送システムの変形例を概略的に示すブロック回路図である。
図２５と図２６との比較から明らかなように、本変形例においては、各データＤＤ１（ＤＤ１〜ＤＤｎ）に対して設けた内部クロックｃｌｋｉを遅延する可変遅延回路（６４１）を取り除き、クロック用のラッチ６０２のストローブ信号として供給する可変遅延回路６０４の出力を各データＤＤ１の可変遅延回路６５１に供給するようになっている。

図２７は本発明の信号伝送システムの第１０実施例を概略的に示すブロック回路図であり、例えば、８Ｂ／１０Ｂのようにデータ系列中にクロック成分があることが保証されているコーディングに対して適用可能なものである。ここで、図２７において、参照符号６７１〜６７３はラッチ回路を示している。

図２７に示されるように、本第１０実施例の信号伝送システムは、例えば、８Ｂ／１０Ｂ等によりデータおよびクロックがコーディングされた信号を３つのラッチ６７１，６７２，６７３により取り込むようになっている。すなわち、ラッチ６７１および６７２にはストローブ信号（内部クロック）φ０２が供給され、また、ラッチ６７３にはストローブ信号（内部クロック）φ０１が供給されている。ここで、ストローブ信号φ０１およびφ０２は、位相が１８０度ずれた信号となっている。

図２８は図２７の信号伝送システムにおける動作の一例を説明するためのタイミング図であり、図２９は図２７の信号伝送システムにおける各ラッチ回路の出力と内部クロック状態の関係を示す図である。

図２８に示されるように、ストローブ信号φ０１とストローブ信号０２とは位相が１８０度ずれており、例えば、ストローブ信号φ０１の立ち上がりタイミングがデータ（例えば、８Ｂ／１０Ｂによりコーディングされた信号）の遷移領域（トランジェント領域：ＤＴ）の時、ストローブ信号φ０２の立ち上がりタイミングはデータが確定している期間の中央になる。ここで、ラッチ６７１および６７２にはストローブ信号φ０２が供給されているため、例えば、現在受け取っているデータＤＢはラッチ６７１の出力となり、また、データＤＢよりも１つ前のデータＤＡはラッチ６７２の出力になる。すなわち、ストローブ信号φ０１により取り込みを行ったラッチ６７３の出力がデータのトランジェント領域（データウィンドウの境界）ＤＴであれば、このストローブ信号φ０１に対して１８０度だけ位相のずれたストローブ信号φ０２により取り込みを行ったラッチ６７１によりデータを正しく出力することができることになる。

図２９は、ラッチ６７１の出力（現在のデータＤＢ）、ラッチ６７２の出力（１つ前のデータＤＡ）、および、ラッチ６７３の出力（トランジェント領域のデータＤＴ）と、内部クロック（ストローブ信号φ０１，φ０２）との関係を示している。すなわち、ＤＡ，ＤＴ，ＤＢが”０，０，１”または”１，１，０”の場合は、内部クロック（φ０１，φ０２）が進んでいる（速い）場合であり、例えば、信号ＤＮにより該内部クロック（φ０１，φ０２）を遅らせる。また、ＤＡ，ＤＴ，ＤＢが”０，１，１”または”１，０，０”の場合は、内部クロック（φ０１，φ０２）が遅れている（遅い）場合であり、例えば、信号ＵＰにより該内部クロック（φ０１，φ０２）を進ませる。ここで、信号ＵＰ，ＤＮによる内部クロックの調整には、例えば、チャージポンプ回路および可変遅延回路、或いは、他の知られている回路を使用して行うことができる。

なお、本第１０実施例の信号伝送システムにおいて、通常のデータのラッチタイミングの調整をするためには特別の期間（キャリブレーションモード）を設けることになるが、例えば、８Ｂ／１０Ｂ等のコーディングを行ってデータ系列中にクロック成分があることが保証されていればデータ受信中（データ伝送モード）に常に調整作業を行うことも可能である。

図３０は本発明の信号伝送システムの第１１実施例を説明するためのタイミング図である。本第１１実施例の信号伝送システムは、例えば、図２４に示す第８実施例と同様の構成において、送信側で通常のデータよりも１８０°位相のずれた位相調整用データＤＤＰ（０，１，０，１，…の系列）を送り、受信側でこの位相調整用データＤＤＰにクロックｃｌｋを同期させる。例えば、データウィンドウの境にクロックｃｌｋの立ち上がりおよび立ち下がりタイミングが一致するように可変遅延回路の遅延量を制御する。なお、図３０はＤＤＲ（Double Data Rate) の場合を示し、すなわち、クロックｃｌｋの立ち上がりおよび立ち下がり両方のタイミングでデータを取り込む場合の例を示している。なお、本発明に係る信号伝送システムの各実施例においても、ＤＤＲを適用してクロックの立ち上がりおよび立ち下がり両方のタイミングでデータを取り込むことができるのはいうまでもない。

そして、位相調整用データＤＤＰにクロックｃｌｋを同期させた後、実際のデータＤＤ（ＤＤ１〜ＤＤｎ）を送るが、実際のデータＤＤは、位相調整用データＤＤＰに対して１８０度位相が異なるため、位相調整用データＤＤＰに同期したクロックｃｌｋの立ち上がりおよび立ち下がりタイミングがデータウィンドウの中央（データが確定している期間の中央）に位置することになる。

このように、本第１１実施例の信号伝送システムは、受信側にクロックの位相を１８０度ずらす回路等を設ける必要が無く受信回路を簡略化することができ、例えば、受信側における消費電力を低減することができる。

図３１および図３２は本発明の信号伝送システムの第１２実施例を示すブロック回路図である。図３１および図３２において、参照符号６８０はＤＬＬ(Delay Locked Loop) 回路、６８１はクロックｃｌｋ用のラッチ部、６８２は制御信号発生回路、６８３はアップダウンカウンタ（ＵＤＣ）、６８４は位相インターポレータ（ＰＩＰ）、そして、６８５はクロック発生回路（ＣＬＫＧＥ）を示している。また、参照符号６８１１〜６８１ｎはデータＤＤ１〜ＤＤｎ用のラッチ部、６８４１〜６８４ｎは位相インターポレータ（ＰＩＰ）、６８６１〜６８６ｎは加算回路、６８７１〜６８７ｎは各データ線（５２１〜５２ｎ）用の初期値設定回路、６８８１〜６８８ｎはリタイミング回路、そして、６８９１〜６８９ｎはデスキューおよびシリアル−パラレル変換回路（ＤＳＫＷ＆ＳＰＣ）を示している。

図３１および図３２に示されるように、本第１２実施例の信号伝送システムにおいて、クロック信号線５０２を介して伝送されたクロックｃｌｋは、クロック用ラッチ部６８１により取り込まれる。クロック用ラッチ部６８１は、クロックｃｌｋが供給され、インターリーブ動作する２つのラッチ回路６８１ａおよび６８１ｂを備えて構成され、各ラッチ回路６８１ａおよび６８１ｂは、位相インターポレータ６８４からの信号（ストローブ信号）によりクロックｃｌｋを所定のタイミングで取り込むようになっている。

制御信号発生回路６８２は、ラッチ回路６８１ａ，および６８１ｂの出力に応じてアップ信号ＵＰおよびダウン信号ＤＮをアップダウンカウンタ６８３に出力し、アップダウンカウンタ６８３は、このアップ信号ＵＰおよびダウン信号ＤＮをカウントして位相インターポレータ６８４をフィードバック制御してラッチ回路６８１ａおよび６８１ｂのストローブ信号のタイミングを制御するようになっている。また、アップダウンカウンタ６８３の出力は、各データＤＤ１〜ＤＤｎ用の位相インターポレータ６８４１〜６８４ｎにも供給され、それぞれラッチ部６８１１〜６８１ｎのラッチ回路６８１１ａ，６８１１ｂ〜６８１ｎａ，６８１ｎｂの取り込みタイミングを制御するようになっている。

ここで、各データ線５２１〜５２ｎに対しては、例えば、電源投入時等にキャリブレーションモードとして位相調整試験を行い、各信号線毎の遅延量を格納する初期値設定回路６８７１〜６８７ｎが設けられ、この初期値とアップダウンカウンタ６８３の出力とを加算回路６８６１〜６８６ｎで加算して位相インターポレータ６８４１〜６８４ｎに供給し、各信号線間における初期状態での位相のばらつきを吸収して、通常のデータ伝送モードで正しくデータを取り込むようになっている。また、各位相インターポレータ６８４，６８４１〜６８４ｎに対しては、マスタークロック（受信側のクロック）ｃｌｋｍをＤＬＬ回路６８０で処理してクロックｃｌｋｍの周波数ｆを１／８にした（８分周した）４相のクロックを供給するようになっている。なお、アップダウンカウンタ６８３から位相インターポレータ６８４，６８４１〜６８４ｎに供給される信号、および、初期値設定回路６８７１〜６８７ｎに格納される初期値は、例えば、それぞれ６ビットの信号とされている。また、アップダウンカウンタ６８３は、例えば、図２５に示す第９実施例におけるチャージポンプ６０３に対応するものである。ただし、第９実施例におけるチャージポンプ６０３は、クロックの位相情報をアナログ的に処理するのに対して、本第１２実施例におけるアップダウンカウンタ６８３は、クロックの位相情報をディジタル値として処理する点で異なる。

位相インターポレータ６８４の出力は、クロック発生回路６８５に供給されると共に各リタイミング回路６８８１〜６８８ｎに供給され、該クロック発生回路６８５は、ロジック用のクロックｃｌｋｃを発生する。また、リタイミング回路６８８１（６８８１〜６８８ｎ）は、３つのラッチ回路６８８１ａ，６８８１ｂおよび６８８１ｃを備えて構成され、ラッチ回路６８８１ａにはクロック用ラッチ部６８１のラッチ回路６８１ａと同じストローブ信号が供給され、また、ラッチ回路６８８１ｂおよび６８８１ｃにはクロック用ラッチ部６８１のラッチ回路６８１ｂと同じストローブ信号が供給されている。

このリタイミング回路６８８１〜６８８ｎにより、例えば、図１５に示すような各データＤＤ１〜ＤＤｎが同一のタイミングで変化する信号が得られることになる。しかしながら、図１５を参照して説明したように、これらのデータＤＤ１〜ＤＤｎ間では、１ビット以上の遅れが存在する可能性がある。そこで、リタイミング回路６８８１〜６８８ｎの出力は、デスキューおよびシリアル−パラレル変換回路（ＤＳＫＷ＆ＳＰＣ）６８９１〜６８９ｎに供給され、最もタイミングの遅いデータに全てのデータの出力タイミングが一致するように処理される。さらに、デスキューおよびシリアル−パラレル変換回路６８９１〜６８９ｎでは、データのシリアル−パラレル変換が行われ、これにより、ロジック回路（受信側回路）における動作周波数を低下させるようになっている。

このように、本第１２実施例の信号伝送システムによれば、クロックの位相情報の分配をディジタル信号で行うために、この伝送過程でジッタが発生する懸念がなく、多ビットの信号送受信を安定に行なうことができる。

上述したように、本発明の各実施例によれば、例えば、データ周期の何倍ものスキューがある場合にも正しく信号を受信でき、しかも信号の取り込みタイミングはデータ線毎に最適化されるため高速で誤りのない信号伝送が可能になる。

従来の信号伝送システムの一例を概略的に示すブロック回路図である。 本発明に係る信号伝送システムの原理構成を概略的に示すブロック回路図である。 図２の信号伝送システムにおける動作の一例を説明するためのタイミング図（その１）である。 図２の信号伝送システムにおける動作の一例を説明するためのタイミング図（その２）である。 本発明の信号伝送システムの第１実施例を概略的に示すブロック回路図である。 図５の信号伝送システムにおける動作の一例を説明するためのタイミング図である。 図５に示す信号伝送システムの変形例を概略的に示すブロック回路図である。 図７の信号伝送システムの変形例における動作の一例を説明するためのタイミング図である。 本発明の信号伝送システムの第２実施例を概略的に示すブロック回路図である。 本発明の信号伝送システムの第３実施例を概略的に示すブロック回路図である。 本発明の信号伝送システムの第４実施例を概略的に示すブロック回路図である。 図１１の信号伝送システムにおける位相インターポレータの一例を示す回路図である。 本発明の信号伝送システムの第５実施例を概略的に示すブロック回路図である。 図１３の信号伝送システムにおける動作の一例を説明するためのタイミング図（その１）である。 図１３の信号伝送システムにおける動作の一例を説明するためのタイミング図（その２）である。 本発明の信号伝送システムの第６実施例を概略的に示すブロック回路図である。 図１６の信号伝送システムにおける動作の一例を説明するためのタイミング図（その１）である。 図１６の信号伝送システムにおける動作の一例を説明するためのタイミング図（その２）である。 本発明の信号伝送システムの第７実施例を概略的に示すブロック図である。 図１９の信号伝送システムにおけるＰＲＤアンプの一例を示す回路図である。 図１９の信号伝送システムに使用するタイミング信号を説明するための図である。 図１９の信号伝送システムにおける動作の一例を説明するための図（その１）である。 図１９の信号伝送システムにおける動作の一例を説明するための図（その２）である。 本発明の信号伝送システムの第８実施例を概略的に示すブロック回路図である。 本発明の信号伝送システムの第９実施例を概略的に示すブロック回路図である。 図２５の信号伝送システムの変形例を概略的に示すブロック回路図である。 本発明の信号伝送システムの第１０実施例を概略的に示すブロック回路図である。 図２７の信号伝送システムにおける動作の一例を説明するためのタイミング図である。 図２７の信号伝送システムにおける各ラッチ回路の出力と内部クロック状態の関係を示す図である。 本発明の信号伝送システムの第１１実施例を説明するためのタイミング図である。 本発明の信号伝送システムの第１２実施例を示すブロック回路図（その１）である。 本発明の信号伝送システムの第１２実施例を示すブロック回路図（その２）である。

符号の説明

５１１〜５１ｎ 送信側駆動回路（ドライバ）
５２０，５２１〜５２ｎ 信号線（データ信号線）
５３０，５３１〜５３ｎ タイミング調整回路（最適タイミング規定手段）
５４０，５４１〜５４ｎ データ取り込み回路（入力ラッチ）
５３０１ 位相比較回路
５３０２，５３０３ 可変遅延回路
５３１１ 位相インターポレータ
ｃｌｋ，ｃｌｋ１〜ｃｌｋｎ クロック
ＤＤ，ＤＤ１〜ＤＤｎ データ（信号）

Claims (5)

1. 複数の信号線を用いて信号を送信および受信する信号伝送システムであって、
   前記信号の送信および受信の過程で生じる信号の遅延量を前記各信号線毎のスキューに応じて、該各信号線に対する受信回路での信号の取り込みタイミングを当該各信号線にとって最適なものに調整するタイミング調整手段と、
   前記複数の信号線でそれぞれ最適なタイミングで取り込んだ複数の信号に対して、当該複数の信号の全てが共通のクロックに同期して変化するようにタイミングを取り直すリタイミング回路と、
   データ周期以上のスキューがある場合に、該データ周期の整数倍の遅延を必要なだけ挿入するデスキュー回路と、を備え、前記タイミング調整手段は、前記各信号の取り込みのために前記各受信回路を駆動するクロックに対してそれぞれ実効的に可変の遅延を与えることを特徴とする信号伝送システム。
2. 請求項１に記載の信号伝送システムにおいて、前記各信号の取り込みのために前記各受信回路を駆動するクロックは、専用クロック線上の信号から得られようになっていることを特徴とする信号伝送システム。
3. 請求項１に記載の信号伝送システムにおいて、前記各信号の取り込みのために前記各受信回路を駆動するクロックは、データ線または専用クロック線上の信号と該受信回路側で持っている内部基準クロックとの位相比較を行い、該位相比較の結果に基づいて内部で発生するようになっていることを特徴とする信号伝送システム。
4. 請求項１〜３のいずれか１項に記載の信号伝送システムにおいて、前記タイミング調整手段は、受信側にデータを遅延する遅延回路を備えたことを特徴とする信号伝送システム。
5. 請求項４に記載の信号伝送システムにおいて、前記遅延回路は、アナログ信号の遅延が可能な可変遅延回路として構成されていることを特徴とする信号伝送システム。

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