JP2004242169A

JP2004242169A - クロック復元回路

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Publication number: JP2004242169A
Application number: JP2003030976A
Authority: JP
Inventors: Hideki Ishida; 秀樹石田; Hiroshi Tsukuda; 浩志佃
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2003-02-07
Filing date: 2003-02-07
Publication date: 2004-08-26
Anticipated expiration: 2023-02-07
Also published as: JP3749521B2

Abstract

【課題】本発明は、位相制御信号の変化に十分追従し、且つスイッチングによるジッタを抑制したクロック復元回路を提供することを目的とする。
【解決手段】所定の一端子と複数の電流源との間の短絡又は開放をそれぞれが制御する複数のスイッチ回路により所定の一端子の電流量を変化させクロック信号の電流量を制御し、複数のクロック信号を重ね合わせ所望の出力クロック信号を生成する回路において、複数のスイッチ回路の各々は、所定の一端子と複数の電流源のうちの対応する電流源との間を短絡又は開放し、短絡した状態において対応電流源に所定の電流を流すスイッチと、スイッチが所定の一端子と対応電流源との間を開放した状態において対応電流源に所定の電流と略同量の電流を供給するオフ時電流経路を含み、スイッチが開放及び短絡間で切り換わる際に電流源には略同量の電流が流れ続ける。
【選択図】図８

Description

【０００１】
【発明の属する技術分野】
本発明は、一般にクロック信号を処理する回路に関し、詳しくは入力クロック信号に基づいて所望の位相のクロック信号を生成するクロック復元回路に関する。
【従来の技術】
システムの性能を向上させるためには、プロセッサやメモリ等の各構成要素の速度を向上させるだけではなく、各構成要素であるチップ間の信号伝送速度を向上させる必要がある。またチップの大型化に伴い、チップ間の信号伝送だけでなく、チップ内における素子や回路ブロック間の信号伝送速度も、チップの性能を制限する大きな要因となっている。
【０００２】
信号伝送を高速化するためには、信号を受信する回路が信号に対して正確なタイミングで動作することが必要である。このような正確なタイミングを発生させるための回路として、帰還ループの中に位相調整回路を設けたクロック復元回路が知られている。
【０００３】
図１は、従来のクロック復元回路の構成の一例を示す図である。
【０００４】
図１のクロック復元回路１０は、出力タイミングが可変な位相調整回路１１と、入力信号と出力信号の位相判定を行う位相比較回路１２を含む。
【０００５】
位相比較回路１２は入力信号と出力信号との位相差を検出し、比較結果に応じた位相制御信号をデジタル信号又はアナログ信号として位相調整回路１１に供給し、位相調整回路１１の位相調整動作を制御する。位相調整回路１１は位相比較回路１２から供給される位相制御信号に基づいて、入力信号を位相調整し出力信号として出力する。
【０００６】
出力信号が入力信号に対して位相が進んでいる場合は、位相比較回路１２は現状より位相を遅らすように位相制御信号を出力する。出力信号が入力信号に対し位相が遅れている場合は、位相比較回路１２は現状より位相を進めるように位相制御信号を出力する。
【０００７】
図２は、従来の位相調整回路の構成の一例を示す図である。
【０００８】
図２の位相調整回路１１は、ＮＭＯＳトランジスタ２１乃至２４、電流源２５及び２６、及び抵抗Ｒ１及びＲ２を含む。
【０００９】
ＮＭＯＳトランジスタ２１のゲート端子には正弦波信号Φ１が供給され、ＮＭＯＳトランジスタ２２のゲート端子には正弦波信号Φ１ｘが供給される。ＮＭＯＳトランジスタ２３のゲート端子には正弦波信号Φ２が供給され、ＮＭＯＳトランジスタ２４のゲート端子には正弦波信号Φ２ｘが供給される。信号Φ１は基準の位相として０°の位相を有するクロック信号であり、信号Φ１ｘは信号Φ１の相補信号であり１８０°の位相を有する。また信号Φ２は９０°の位相を有するクロック信号であり、信号Φ２ｘは信号Φ２の相補信号であり２７０°の位相を有する。
【００１０】
０°位相の信号Φ１と９０°位相の信号Φ２とを重み付けして足し合わせることで、出力信号ＯＵＴが生成される。また０°位相の信号Φ１ｘと９０°位相の信号Φ２ｘとを重み付けして足し合わせることで、出力信号ＯＵＴの相補信号である出力信号ＯＵＴｘが生成される。
【００１１】
０°位相の信号Φ１の重みは電流源２５に流れる電流値Ｉ１に略比例し、また９０°位相の信号Φ２の重みは電流源２５に流れる電流値Ｉ２に略比例する。従って、出力信号ＯＵＴは電流値Ｉ１と電流値Ｉ２との比率に応じた位相を有する正弦波として出力される。同様にして、出力信号ＯＵＴの相補信号である出力信号ＯＵＴｘが出力される。ここで電流源２５に流れる電流値Ｉ１はアナログ信号Ｄ１により制御され、電流源２５に流れる電流値Ｉ２はアナログ信号Ｄ２により制御される。これらアナログ信号Ｄ１及びＤ２が、図１の位相比較回路１２から供給される。
【００１２】
図３は、従来の位相調整回路の構成の別の一例を示す図である。
【００１３】
図３の位相調整回路１１は、ＮＭＯＳトランジスタ２１乃至２４、電流源２５−１乃至２５−ｎ、電流源２６−１乃至２６−ｎ、スイッチ２７−１乃至２７−ｎ、スイッチ２８−１乃至２８−ｎ、及び抵抗Ｒ１及びＲ２を含む。
【００１４】
図３の位相調整回路において、互いに９０°位相の異なる信号の重み付け和により出力信号を生成する原理は図２の位相調整回路と同一である。図３の位相調整回路においては、デジタル信号Ｄ１_１乃至Ｄ１_ｎに応じて、スイッチ２７−１乃至２７−ｎのうち所望の個数のスイッチを導通状態とする。これにより、電流値Ｉを有する電流源２５−１乃至２５−ｎのうちで所望の個数の電流源をＮＭＯＳトランジスタ２１及び２２に接続し、この個数に応じた重みを信号Φ１及びΦ１ｘに与えることができる。
【００１５】
同様に、デジタル信号Ｄ２_１乃至Ｄ２_ｎに応じて、スイッチ２８−１乃至２８−ｎのうち所望の個数のスイッチを導通状態とする。これにより、電流値Ｉを有する電流源２６−１乃至２６−ｎのうちで所望の個数の電流源をＮＭＯＳトランジスタ２３及び２４に接続し、この個数に応じた重みを信号Φ２及びΦ２ｘに与えることができる。
【００１６】
一般に、位相比較回路１２から出力される位相制御信号はデジタル制御コードであり、図３の構成ではこのデジタル制御コードを直接にスイッチ２７−１乃至２７−ｎ及び２８−１乃至２８−ｎの制御に用いることができる。それに対して図２の構成では、位相比較回路１２から供給されるデジタル制御コードをアナログ信号に変換してから、電流源２５及び２６の電流値制御に用いることになる。
【００１７】
【特許文献１】
特開平１１−２７５０６６号公報
【００１８】
【非特許文献１】
ウィリアム・ダリィ（ＷｉｌｌｉａｍＪＤａｌｌｙ）、ジョン・ポールトン（ＪｏｈｎＷ．Ｐｏｕｌｔｏｎ）著、「デジタルシステムエンジニアリング（ＤＩＧＩＴＡＬＳＹＳＴＥＭＥＮＧＩＮＥＥＲＩＮＧ）」、（英国）、ケンブリッジユニバーシティプレス（ＣａｍｂｒｉｄｇｅＵｎｉｖｅｒｓｉｔｙＰｒｅｓｓ）、１９９８年、ｐ．６０５
【００１９】
【非特許文献２】
田村泰孝、後藤公太郎、ラグー・サストリー、「高速信号伝送技術：ＳｙｎｆｉｎｉｔｙＩＩ」、雑誌富士通、富士通株式会社、１９９７年７月、１９９９−７、ｐ．２３５−２４１
【発明が解決しようとする課題】
制御対象の信号が高速化すると、位相制御信号もまた高速に変化するようになる。位相調整回路１１は位相制御信号の変化後速やかに位相を調整する必要があるが、図２のようにデジタル制御コードをアナログレベルに変換する構成では、コード変換に余分な処理時間を必要とするために、デジタル制御コードの変化速度に対応できなくなる可能性がある。また図３の構成は、デジタル制御コードを直接スイッチング制御に用いるので高速動作が可能であるが、スイッチング時に大きなジッタが発生する。この結果、出力クロックの位相に歪みを生じてしまうという問題がある。
【００２０】
以上を鑑みて、本発明は、位相制御信号の変化に十分追従し、且つスイッチングによるジッタを抑制したクロック復元回路を提供することを目的とする。
【課題を解決するための手段】
本発明によるクロック復元回路は、所定の一端子と複数の電流源との間の短絡又は開放をそれぞれが制御する複数のスイッチ回路により該所定の一端子の電流量を変化させクロック信号の電流量を制御することにより、異なる位相を有する複数のクロック信号の電流量をそれぞれ制御し、該複数のクロック信号を重ね合わせ所望の出力クロック信号を生成する回路において、該複数のスイッチ回路の各々は、該所定の一端子と該複数の電流源のうちの対応する電流源との間を短絡又は開放し、短絡した状態において該対応電流源に所定の電流を流すスイッチと、該スイッチが該所定の一端子と該対応電流源との間を開放した状態において該対応電流源に該所定の電流と略同量の電流を供給するオフ時電流経路を含み、該スイッチが開放及び短絡間で切り換わる際に該電流源には該略同量の電流が流れ続けることを特徴とする。
【００２１】
上記クロック復元回路においては、オフ時電流経路を設け、スイッチがオンの状態、オンからオフに切り換わる途中の状態、及びスイッチがオフの状態の全てにおいて、スイッチを流れる電流量が略一定となるようにスイッチ動作を実行する。従って、電流源を流れる電流は常に一定値となり、急激な電流・電圧の変化がなくなり、ジッタの発生が抑制される。
【００２２】
これにより、デジタル制御コードを直接スイッチング制御に用いて位相制御信号の変化に十分追従しながらも、スイッチングによるジッタを抑制したクロック復元回路を提供することができる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２３】
図４は、本発明によるクロック復元回路３０の全体構成を示す図である。
【００２４】
図４のクロック復元回路３０は、位相調整回路３１、位相比較回路３２、電流源回路３３、バッファ３４、振幅調整器３５、及び増幅器３６を含む。入力クロック信号は、矩形波のクロック信号であり、バッファ３４を介して振幅調整器３５に供給される。振幅調整器３５は、入力クロック信号が正弦波に近くなるようにその振幅を減衰させて、得られた正弦波クロック信号を位相調整回路３１に供給する。位相調整回路３１から出力される位相調整された正弦波クロック信号は、増幅器３６により増幅され、ＨＩＧＨとＬＯＷのデジタル値を有する矩形波クロック信号として出力される。位相比較回路３２は、増幅器３６の出力である矩形波クロック信号と参照クロック信号とを比較して、その比較結果に基づいて位相調整回路３１に位相制御信号を供給して位相調整を制御する。参照クロック信号は、典型的には位相調整回路３１に入力されるクロック信号でよいが、別のタイミングのクロック信号であってもよい。
【００２５】
図５は、本発明による位相調整回路３１の構成の一例を示す図である。
【００２６】
図５の位相調整回路３１は、ＮＭＯＳトランジスタ２１乃至２４、電流源２５−１乃至２５−ｎ、電流源２６−１乃至２６−ｎ、スイッチ４１−１乃至４１−ｎ、スイッチ４２−１乃至４２−ｎ、及び抵抗Ｒ１及びＲ２を含む。
【００２７】
図５の位相調整回路において、互いに９０°位相の異なる信号の重み付け和により出力信号を生成する原理は図２の位相調整回路と同一である。図５の位相調整回路においては、デジタル信号Ｄ１_１乃至Ｄ１_ｎに応じて、スイッチ４１−１乃至４１−ｎのうち所望の個数のスイッチを導通状態とする。これにより、電流値Ｉを有する電流源２５−１乃至２５−ｎのうちで所望の個数の電流源をＮＭＯＳトランジスタ２１及び２２に接続し、この個数に応じた重みを信号Φ１及びΦ１ｘに与えることができる。なお電流源２５−１乃至２５−ｎは、図４の電流源回路３３の一部に対応する。
【００２８】
同様に、デジタル信号Ｄ２_１乃至Ｄ２_ｎに応じて、スイッチ４２−１乃至４２−ｎのうち所望の個数のスイッチを導通状態とする。これにより、電流値Ｉを有する電流源２６−１乃至２６−ｎのうちで所望の個数の電流源をＮＭＯＳトランジスタ２３及び２４に接続し、この個数に応じた重みを信号Φ２及びΦ２ｘに与えることができる。電流源２６−１乃至２６−ｎは、図４の電流源回路３３の一部に対応する。
【００２９】
本発明においては、スイッチ４１−１乃至４１−ｎ及びスイッチ４２−１乃至４２−ｎの構成に工夫があり、スイッチ切り換え時にジッタが成るべく発生しない低ジッタスイッチング回路となっている。
【００３０】
図６は、本発明による低ジッタスイッチング回路の原理構成を示す図である。（ａ）は低ジッタスイッチング回路が導通（オン）したときの状態を示し、（ｂ）は低ジッタスイッチング回路が開放（オフ）したときの状態を示す。
【００３１】
図６の低ジッタスイッチング回路は、スイッチ５１及びオフ時電流経路５２を含む。ノードＶ_{ｔａｉｌ１}は図５のノードＶ_{ｔａｉｌ１}に対応し、電流源５３は図５の電流源２５−１乃至２５−ｎの１つに相当する。
【００３２】
本発明による低ジッタスイッチング回路は、オフ時電流経路５２を設けることで、スイッチ５１がオンした場合とオフした場合とで略同量の電流が流れるように構成される。即ち、図６（ａ）に示されるようにスイッチ５１がオンした場合には、スイッチ５１を介して、ノードＶ_{ｔａｉｌ１}から電流源５３に向けて電流Ｉ１_ｎ（Ｉ_{ｔａｉｌ１ｎ}）が流れる。また図６（ｂ）に示されるようにスイッチ５１がオフした場合には、スイッチ５１を介して、電位ＶＴＴから電流源５３に向けて電流Ｉ１_ｎ（Ｉ_{ｌｅａｋ１ｎ}）が流れる。
【００３３】
この際、スイッチオンの状態とスイッチオフの状態間で切り換わる際に、一瞬でも電流が流れなくなるような状態があっては、オフ時電流経路５２を設けてオン時とオフ時とで同量の電流が流れるように設計した意味がなくなる。そこで本発明においては図７に示すように、スイッチ５１をオン・オフ間で切り換える際に、ノードＶ_{ｔａｉｌ１}側を流れる電流が徐々に減少しながらオフ時電流経路５２側を流れる電流が徐々に増大するようにスイッチを設計する。これにより、電流源５３を流れる電流が常に略一定量となるようなスイッチ切り換え動作を実現する。このようなスイッチ切り換え動作の実現方法については、後程説明する。
【００３４】
上述のように、本発明による低ジッタスイッチング回路においては、オフ時電流経路を設け、スイッチがオンの状態、オンからオフに切り換わる途中の状態、及びスイッチがオフの状態の全てにおいて、スイッチを流れる電流量が略一定となるようにスイッチ動作を実行する。従って、電流源を流れる電流は常に一定値となり、急激な電流・電圧の変化がなくなり、ジッタの発生が抑制される。
【００３５】
図８は、本発明による低ジッタスイッチング回路の第１の実施例の構成を示す図である。
【００３６】
図８の低ジッタスイッチング回路は、ＮＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２、及びオフ時電圧供給ノード６３を含む。ＮＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２が図６のスイッチ５１に相当し、またＮＭＯＳトランジスタ６２及びオフ時電圧供給ノード６３が図６のオフ時電流経路５２に相当する。ノードＶ_{ｔａｉｌ１}は図５のノードＶ_{ｔａｉｌ１}に対応し、電流源５３は図５の電流源２５−１乃至２５−ｎの１つに相当する。
【００３７】
従来技術においては、ＮＭＯＳトランジスタ６１のみでスイッチ回路を形成していたが、本発明においては、ＮＭＯＳトランジスタ６２及びオフ時電圧供給ノード６３からなるオフ時電流経路５２部分を追加している。
【００３８】
ＮＭＯＳトランジスタ６１のゲート端子には信号Ｄ１_ｎが印加され、ＮＭＯＳトランジスタ６２のゲート端子には信号Ｄ１_ｎの相補信号Ｄ１_ｎｘが印加される。信号Ｄ１_ｎは、位相比較回路３２から供給される位相制御信号（デジタル制御コード）の１ビットに対応する。信号Ｄ１_ｎがＨＩＧＨの時に、ＮＭＯＳトランジスタ６１が導通してＮＭＯＳトランジスタ６２が非導通となり、ノードＶ_{ｔａｉｌ１}から電流源５３に向けて電流Ｉ１_ｎが流れる。また信号Ｄ１_ｎがＬＯＷの時に、ＮＭＯＳトランジスタ６１が非導通となりＮＭＯＳトランジスタ６２が導通し、オフ時電圧供給ノード６３から電流源５３に向けて電流Ｉ１_ｎが流れる。また信号Ｄ１_ｎがＬＯＷとＨＩＧＨとの間に存在する場合には、ＮＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２が相補的な関係で半導通状態となり、ノードＶ_{ｔａｉｌ１}から電流源５３に向けて流れる電流とオフ時電圧供給ノード６３から電流源５３に向けて流れる電流との和が電流Ｉ１_ｎとなる。
【００３９】
なおここでオフ時電圧供給ノード６３の電位ＶＴＴは、最適条件では、ＶＴＴがノードＶ_{ｔａｉｌ１}の電位と略等しくなるように設定される。実際には、ＮＭＯＳトランジスタ６１が開いたときにＮＭＯＳトランジスタ６１に電流が流れないような範囲で、電位ＶＴＴを調整することになる。
【００４０】
図９は、本発明による低ジッタスイッチング回路の第２の実施例の構成を示す図である。図９において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４１】
図９の低ジッタスイッチング回路は、図８の低ジッタスイッチング回路のＮＭＯＳトランジスタ６２をＰＭＯＳトランジスタ７２で置き換えてある。それ以外の構成は図９の低ジッタスイッチング回路と同一である。ＰＭＯＳトランジスタ７２は、ＮＭＯＳトランジスタ６１とは極性が逆であるので、信号Ｄ１_ｎの相補信号Ｄ１_ｎｘではなく信号Ｄ１_ｎそのものがゲート端子に印加される。
【００４２】
図８の構成では、相補信号Ｄ１_ｎｘを信号Ｄ１_ｎから生成するための回路が必要になるが、図９の構成では信号Ｄ１_ｎのみを使用するので、回路構成を単純化することができる。この場合、ＰＭＯＳトランジスタ７２のサイズや電位ＶＴＴを調整することにより、ＮＭＯＳトランジスタ６１とＰＭＯＳトランジスタ７２のスイッチ切り換え速度が略同等になるように構成する。
【００４３】
図１０は、本発明による低ジッタスイッチング回路の第３の実施例の構成を示す図である。図１０において、図８と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４４】
図１０の低ジッタスイッチング回路は、図８の低ジッタスイッチング回路と回路構成としては同一である。但し図１０の第３の実施例においては、ＮＭＯＳトランジスタ６１のゲート端子には適当なバイアス電圧ＢＩＡＳを印加し、スイッチとしてオン・オフ動作するのはＮＭＯＳトランジスタ６２の方となっている。
【００４５】
この場合、ＮＭＯＳトランジスタ６１は電流源５３と合わせて１つの電流源であるかのように振舞う。最初にＮＭＯＳトランジスタ６２がオフである状態では、ＮＭＯＳトランジスタ６１はオン状態にあり、電流Ｉ１_ｎがノードＶ_{ｔａｉｌ１}から電流源５３に向けて流れ、低ジッタスイッチング回路はオン状態にある。
【００４６】
ここで、ＮＭＯＳトランジスタ６２のゲート入力である位相制御信号Ｄ１_ｎｘをＨＩＧＨにすると、ＮＭＯＳトランジスタ６２に電流が流れ始め、ソース側端子電圧Ｖｃｎｔｎが上昇していく。予め各トランジスタのサイズ及び電位ＶＴＴを適宜調整しておくことで、電圧Ｖｃｎｔｎの上昇によりＮＭＯＳトランジスタ６１がオフするように構成する。
【００４７】
これにより、前述の実施例と同様に電流源５３を遮断させることなくスイッチを切り換えることができる。この第３の実施例の構成では、スイッチ用のトランジスタがノードＶ_{ｔａｉｌ１}と電流源５３との間に存在しないので、更なるジッタの低減効果が期待できる。なおここで、オフ時電圧供給ノード６３の電圧ＶＴＴは、最適条件では、ＮＭＯＳトランジスタ６２のソース側端子の電位ＶｃｎｔｎがノードＶ_{ｔａｉｌ１}の電位と略等しくなるように設定される。実際には、ＮＭＯＳトランジスタ６２が開いたときにＮＭＯＳトランジスタ６１に電流が流れない範囲で、電位ＶＴＴを調整することになる。
【００４８】
図１１は、本発明による低ジッタスイッチング回路の第４の実施例の構成を示す図である。図１１において、図１０と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４９】
図１１の第４の実施例の構成は、図１０の第３の実施例の構成における電流源５３をＮＭＯＳトランジスタ７３で実現している。ＮＭＯＳトランジスタ７３のゲート端子には所定のバイアス電圧ＢＩＡＳ１が印加され、ＮＭＯＳトランジスタ６１のゲート端子には所定のバイアス電圧ＢＩＡＳ２が印加される。ＮＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ７３でカスケード（２段縦積み構造）電流源を構成している。スイッチング動作については図１０の構成の場合と同様である。
【００５０】
図１２は、図１１のバイアス電圧ＢＩＡＳ１及びバイアス電圧ＢＩＡＳ２を生成する回路の一例を示す図である。
【００５１】
図１２の回路は、電流源８１及び８２とＮＭＯＳトランジスタ８３乃至８５を含む。ＮＭＯＳトランジスタ８４のゲート電圧がバイアス電圧ＢＩＡＳ２であり、ＮＭＯＳトランジスタ８５のゲート電圧がバイアス電圧ＢＩＡＳ１である。このバイアス電圧ＢＩＡＳ２が図１１のＮＭＯＳトランジスタ６１のゲートに印加され、バイアス電圧ＢＩＡＳ１がＮＭＯＳトランジスタ７３のゲートに印加される。これによりカレントミラー回路を構成し、図１１のＮＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ７３からなるカスケード電流源の電流量を所望の値に設定することができる。
【００５２】
図１３は、本発明による位相調整回路３１の別の実施例を示す図である。図１３において、図５及び図８と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５３】
図１３の位相調整回路３１は、ＮＭＯＳトランジスタ２１乃至２４、電流源５３を含めた複数の低ジッタスイッチング回路９１、ＰＭＯＳトランジスタ１２１乃至１２４、電流源１５３を含めた複数の低ジッタスイッチング回路１９１を含む。低ジッタスイッチング回路９１は図８に示される構成と同一である。図１３の下半分に示される部分は、図５に示す構成の抵抗Ｒ１及びＲ２を除いた部分に相当する。
【００５４】
図１３の実施例はプッシュプル構造であり、電流源を介してグラウンド側に接続される回路部分に加えて、図面上半分に示されるように、電流源を介して電源電圧側に接続される回路部分を含む。この電源電圧側の回路部分は、グラウンド側に接続する回路部分と基本的に同一構造である。即ち、ＮＭＯＳトランジスタ２１乃至２４に対応して、逆極性のＰＭＯＳトランジスタ１２１乃至１２４が設けられる。また低ジッタスイッチング回路９１がＮＭＯＳトランジスタ６１及び６２を含むのに対して、低ジッタスイッチング回路１９１はＰＭＯＳトランジスタ１６１及び１６２を含む。
【００５５】
極性が逆となっている以外、低ジッタスイッチング回路１９１は低ジッタスイッチング回路９１と同一の構成で同一の動作を実現する。即ち、低ジッタスイッチング回路１９１は、ＰＭＯＳトランジスタ１６１及び１６２とオフ時電圧供給ノード１６３とにより、電流源１５３を流れる電流が常に一定量となるように、スイッチがオフの状態とスイッチがオンの状態とを切り換える。
【００５６】
図１３の回路において、低ジッタスイッチング回路９１のＮＭＯＳトランジスタ６１のゲート端子には、図１０のようにバイアス電圧ＢＩＡＳを印加するよう構成してもよい。同様に、低ジッタスイッチング回路１９１のＰＭＯＳトランジスタ１６１のゲート端子には、デジタル制御コードの代わりにバイアス電圧ＢＩＡＳを印加するよう構成してもよい。また図９のように、極性の異なるＭＯＳトランジスタを１つのスイッチ回路内で使用するよう構成してもよい。
【００５７】
また図１３の実施例の回路構成のうち、電流源を介して電源電圧側に接続される回路部分（ＰＭＯＳトランジスタ１２１乃至１２４及び複数の低ジッタスイッチング回路１９１）を取り出して、グラウンド側に抵抗を設けることで図５の回路と逆極性の回路として位相調整回路３１を構成してもよい。このような回路構成において、低ジッタスイッチング回路１９１のＰＭＯＳトランジスタ１６１のゲート端子には、デジタル制御コードの代わりにバイアス電圧ＢＩＡＳを印加するよう構成してもよい。
【００５８】
なおここまでの実施例の説明において、位相が０°と９０°の２つのクロック信号を重ね合わせて出力クロックを生成する構成を示したが、２つ以上の互いに位相が異なるクロック信号を重ね合わせる構成としてもよい。
【００５９】
図１４は、位相比較回路３２から出力される位相調整信号（デジタル制御コード）の一例を示す図である。（ａ）は制御コードの変化を示し、（ｂ）は位相比較回路による位相比較の結果（０°〜３６０°）を制御コードに対応付ける図である。図１４の例は、４つの異なる位相のクロック信号を重ね合わせて、出力クロック信号を作成する場合の制御コードを示す。
【００６０】
位相比較回路３２は、２つのクロック信号を比較して、位相が進んでいるか或いは遅れているかを判断し、内蔵アップダウンカウンタをアップ或いはダウンさせる。更に、（ｂ）に示されるように位相比較の結果（０°〜３６０°）に対応するカウンタの出力（ｃｏｄｅ０〜ｃｏｄｅ３１）を制御コードに変換して、位相調整信号として位相調整回路３１に出力する
図１４（ａ）に示されるように、制御コードはサーモメータコードとして供給される。サーモメータコードにおいては、あるコードから１つ上或いは１つ下のコードに変化する時に、値が反転するビット数は１ビットのみである。コード変化時に反転するビット数が多いと、位相調整回路３１において同時にオン・オフが切り換わるスイッチ数が多くなり、ジッタが発生しやすくなる。そこで図１４に示されるようなサーモメータコードによりスイッチを制御すれば、ジッタを成るべく小さくすることが可能となる。
【００６１】
図１５は、位相制御信号の別の例である。
【００６２】
この例では制御コードはサーモメータコードを拡張したもので、値が反転するビット数は最大で２ビットである。この場合、各スイッチの電流値の重み付けは下位９ビットのうちの最上位、最下位のビットは重み１、中間の７ビットは重み２となる。
【００６３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
以上説明したクロック復元回路においては、オフ時電流経路を設け、スイッチがオンの状態、オンからオフに切り換わる途中の状態、及びスイッチがオフの状態の全てにおいて、スイッチを流れる電流量が略一定となるようにスイッチ動作を実行する。従って、電流源を流れる電流は常に一定値となり、急激な電流・電圧の変化がなくなり、ジッタの発生が抑制される。
【００６４】
これにより、デジタル制御コードを直接スイッチング制御に用いて位相制御信号の変化に十分追従しながらも、スイッチングによるジッタを抑制したクロック復元回路を提供することができる。
【図面の簡単な説明】
【図１】従来のクロック復元回路の構成の一例を示す図である。
【図２】従来の位相調整回路の構成の一例を示す図である。
【図３】従来の位相調整回路の構成の別の一例を示す図である。
【図４】本発明によるクロック復元回路の全体構成を示す図である。
【図５】本発明による位相調整回路の構成の一例を示す図である。
【図６】本発明による低ジッタスイッチング回路の原理構成を示す図である。
【図７】本発明によるスイッチをオン・オフ間で切り換える際に流れる電流の変化を示す図である。
【図８】本発明による低ジッタスイッチング回路の第１の実施例の構成を示す図である。
【図９】本発明による低ジッタスイッチング回路の第２の実施例の構成を示す図である。
【図１０】本発明による低ジッタスイッチング回路の第３の実施例の構成を示す図である。
【図１１】本発明による低ジッタスイッチング回路の第４の実施例の構成を示す図である。
【図１２】図１１のバイアス電圧ＢＩＡＳ１及びバイアス電圧ＢＩＡＳ２を生成する回路の一例を示す図である。
【図１３】本発明による位相調整回路の別の実施例を示す図である。
【図１４】位相比較回路から出力される位相調整信号（デジタル制御コード）の一例を示す図である。
【図１５】位相比較回路から出力される位相調整信号（デジタル制御コード）の別の一例を示す図である。
【符号の説明】
２１〜２４ＮＭＯＳトランジスタ
２５−１〜２５−ｎ電流源
２６−１〜２６−ｎ電流源
３０クロック復元回路
３１位相調整回路
３２位相比較回路
３３電流源回路
３４バッファ
３５振幅調整器
３６増幅器
４１−１〜４１−ｎスイッチ
４２−１〜４２−ｎスイッチ
５１スイッチ
５２オフ時電流経路
５３電流源
６１ＮＭＯＳトランジスタ
６２ＮＭＯＳトランジスタ
６３オフ時電圧供給ノード

Claims

所定の一端子と複数の電流源との間の短絡又は開放をそれぞれが制御する複数のスイッチ回路により該所定の一端子の電流量を変化させクロック信号の電流量を制御することにより、異なる位相を有する複数のクロック信号の電流量をそれぞれ制御し、該複数のクロック信号を重ね合わせ所望の出力クロック信号を生成する回路において、該複数のスイッチ回路の各々は、
該所定の一端子と該複数の電流源のうちの対応する電流源との間を短絡又は開放し、短絡した状態において該対応電流源に所定の電流を流すスイッチと、
該スイッチが該所定の一端子と該対応電流源との間を開放した状態において該対応電流源に該所定の電流と略同量の電流を供給するオフ時電流経路
を含み、該スイッチが開放及び短絡間で切り換わる際に該電流源には該略同量の電流が流れ続けることを特徴とするクロック復元回路。
該スイッチは第１のＭＯＳトランジスタであり、該オフ時電流経路は、
該第１のＭＯＳトランジスタが遮断時に相補的に導通する第２のＭＯＳトランジスタと、
該第２のＭＯＳトランジスタを介して該対応電流源に接続されるオフ時電圧供給ノード
を含むことを特徴とする請求項１記載のクロック復元回路。
該第１のＭＯＳトランジスタ及び該第２のＭＯＳトランジスタは同極性であり、該第１のＭＯＳトランジスタのゲート端子には該スイッチの開閉を制御する制御信号が供給され、該第２のＭＯＳトランジスタのゲート端子には該制御信号の相補信号が供給されることを特徴とする請求項２記載のクロック復元回路。
該第１のＭＯＳトランジスタと該第２のＭＯＳトランジスタとは逆極性であり、該第１のＭＯＳトランジスタのゲート端子及び該第２のＭＯＳトランジスタのゲート端子には該スイッチの開閉を制御する同一の制御信号が供給されることを特徴とする請求項２記載のクロック復元回路。
該第１のＭＯＳトランジスタのゲート端子には所定の一定の電位である第１のバイアス信号が供給され、該第２のＭＯＳトランジスタのゲート端子には該スイッチの開閉を制御する制御信号が供給されることを特徴とする請求項２記載のクロック復元回路。
該複数の電流源の各々はゲート端子に所定の一定の電位である第２のバイアス信号が供給されるＭＯＳトランジスタであることを特徴とする請求項５記載のクロック復元回路。
該出力クロック信号に応じた位相と所定のクロック信号との位相を比較した結果に応じてデジタル制御信号を生成し該デジタル制御信号により該複数のスイッチ回路の開閉を制御する位相比較回路を更に含むことを特徴とする請求項１記載のクロック復元回路。
該デジタル制御信号はサーモメータコード又はサーモメータコードに準ずるコードであることを特徴とする請求項７記載のクロック復元回路。
該複数のクロック信号及び該出力クロック信号は略正弦波であることを特徴とする請求項７記載のクロック復元回路。
該出力クロック信号を増幅して矩形波形に整形する増幅器を更に含むことを特徴とする請求項７記載のクロック復元回路。