JP2001186017A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＬＬ回路において、より容易に、かつ、よ
り積極的に位相比較器の出力位相差を調整する。 【解決手段】 フィードバックされる発振出力と入力信
号との位相比較結果に応じて発振出力の周波数を制御す
るＰＬＬ回路において、発振出力をＬＰＦ３で積分し、
この積分出力についてシュミットトリガ型のバッファ６
の２つの閾値との比較結果に応じた出力を位相比較回路
１に印加する。位相比較回路１では、バッファ６の出力
と入力信号との位相を比較し、この位相比較結果に応じ
てＶＣＯ４の発振周波数を制御する。位相差調整端子へ
の電圧を変化制御することにより、バッファ６の出力６
０の位相を調整し、位相比較結果を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路に関し、
特に入力信号に同期した発振出力を導出するＰＬＬ（Ph
ase Locked Loop ）回路に関する。

【０００２】

【従来の技術】デジタルによるデータ転送のうち、同期
方式を用いたものは、安定なデータ転送を高速で行うた
めに、安定な基準クロックが必要とされる。そして、よ
り確実な同期をとるために、基準クロックを受けるデバ
イスごとに、その位相調整を必要とする。例えば、図６
に示されているように、基準クロックＣＬＫをＮ個のデ
バイスＤ１，Ｄ１，Ｄ２，…ＤN （Ｎは２以上の整数）
に分配する場合を考える。この場合、基準クロックＣＬ
Ｋの入力部から物理的に近い位置に存在するデバイス
（例えばデバイスＤ１）と物理的に遠い位置に存在する
デバイス（例えばデバイスＤN ）との間には、クロック
スキューが発生する。このため、これを調整するため
に、各デバイスごとにＰＬＬ回路を設けて位相調整を行
う必要がある。この従来のＰＬＬ回路が特開平９−２０
００４６号公報に開示されている。同公報には、図７に
示されているＰＬＬ回路が記載されている。このＰＬＬ
回路は、位相比較器（Phase Comparator）と、低域フィ
ルタ（ＬＰＦ；Low Pass Filter ）と、電圧制御発振器
（ＶＣＯ；Voltage Controlled Oscilator）とから構成
されている。このＰＬＬ回路では、まず、ＶＣＯの出力
周波数及び位相を、フィードバックし、位相比較器にお
いて基準周波数及び位相と比較する。そして、この位相
比較結果についてＬＰＦで積分を行い、この積分結果で
ＶＣＯの発振周波数を制御するのである。

【０００３】また、同公報には、図８に示されているよ
うに、ＶＣＯから位相比較器へのフィードバックループ
中に分周器（Ｄｉｖｉｄｅｒ）を追加し、この分周器か
ら分周出力を導出するＰＬＬ回路も記載されている。こ
の分周器の追加によって、所望の発振周波数出力を導出
することができる。

【０００４】

【発明が解決しようとする課題】上述した従来のＰＬＬ
回路は、位相調整をＶＣＯの出力信号にて駆動される回
路を用いて行う。このため、ＶＣＯの出力周波数を所望
する周波数より２倍以上、必要とする調整精度分高くし
ないと実用的な調整ができず、ＰＬＬ回路の出力周波数
の上限がＶＣＯの特性によって制限されるという欠点が
あった。

【０００５】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はより容易に、
かつ、より積極的に出力位相差を調整することのできる
ＰＬＬ回路を提供することである。

【０００６】

【課題を解決するための手段】本発明によるＰＬＬ回路
は、位相比較器の位相比較結果出力に応じて発振出力周
波数が制御される発振器と、この発振出力を入力とする
第１の低域通過フィルタと、このフィルタの出力につい
て所定閾値との比較結果に応じた出力を送出するバッフ
ァと、前記閾値を制御する制御手段とを含み、前記位相
比較器は前記バッファの出力と自回路への入力信号との
位相差を前記位相比較結果出力として出力し、前記発振
器の発振出力を自回路出力として導出することを特徴と
する。前記バッファは、出力がローレベルからハイレベ
ルに変化するための閾値と出力がハイレベルからローレ
ベルに変化するための閾値とが異なるシュミットトリガ
型のバッファであることを特徴とする。そして、前記制
御手段は、外部指令に応じて前記閾値を増減制御する。

【０００７】また、前記第１の低域通過フィルタの遮断
周波数よりも低い遮断周波数を有し、前記位相比較結果
出力を入力とし瀘波出力によって前記発振器の発振周波
数を制御する第２の低域通過フィルタを更に含んでも良
い。そして、前記位相比較器に入力すべき前記バッファ
の出力を反転する反転手段を更に含んでも良い。

【０００８】本発明による他のＰＬＬ回路は、フィード
バックされる発振出力と入力信号との位相比較結果に応
じて前記発振出力の周波数を制御するＰＬＬ回路であっ
て、前記発振出力を積分する積分手段と、この積分出力
について所定閾値との比較結果に応じた出力を送出する
バッファとをフィードバックループに設け、前記バッフ
ァの出力と前記入力信号との位相を比較するようにした
ことを特徴とする。前記バッファは、出力がローレベル
からハイレベルに変化するための閾値と出力がハイレベ
ルからローレベルに変化するための閾値とが異なるシュ
ミットトリガ型のバッファであることを特徴とする。そ
して、外部指令に応じて前記閾値を増減制御する制御手
段を更に含んでも良い。位相比較の際の基準となる前記
バッファの出力を反転する反転手段を更に含んでも良
い。

【０００９】位相比較器、ＬＰＦ、ＶＣＯ及び分周器の
直列接続で閉ループを構成するＰＬＬ回路は、位相調整
をＶＣＯの出力信号にて駆動される回路を用いて行う。
このため、ＶＣＯの出力周波数を所望する周波数より２
倍以上、必要とする調整精度分高くしないと実用的な調
整ができず、ＰＬＬ回路の出力周波数の上限がＶＣＯに
よって制限される。そこで、本発明では、ＰＬＬ回路の
出力位相差を、より容易に、より積極的に調整する手段
を提供する。

【００１０】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。

【００１１】図１は本発明によるＰＬＬ回路の実施の一
形態を示すブロック図である。一般的なＰＬＬ回路は、
位相比較器、ＬＰＦ、ＶＣＯ及び分周器の直列接続で閉
ループを構成している。しかし、同期式のデジタル回路
においては、基準クロックの位相を正確に調整する必要
があるため、図１に示されているＰＬＬ回路では、位相
調整機能が追加されている。

【００１２】すなわち本ＰＬＬ回路は、位相比較器１
０、ＬＰＦ２、ＶＣＯ４によるループ中に、もう１つＬ
ＰＦ３が存在することを特徴としている。ＬＰＦ３の遮
断周波数を、ＬＰＦ２の遮断周波数よりも十分高くして
おけば（つまり、ＬＰＦ２の遮断周波数をＬＰＦ３の遮
断周波数よりも低く）、このＬＰＦ３の出力から得られ
る積分波形と比較されるバッファ６の閾値（スレッショ
ルド電圧）を増減変化させることにより、所望の入出力
位相差が得られる。つまり、位相比較器の入力でのスレ
ッショルド電圧を任意に変化できるようにすることで、
所望の入出力位相差を得られるようにしたものである。

【００１３】このＰＬＬ回路の動作について説明する。
図１において、本回路は、位相比較器１０、ＬＰＦ２、
ＶＣＯ４、ＬＰＦ３で構成されている。かかる構成にお
いて、位相比較器１０、ＬＰＦ３以外は一般的なＰＬＬ
回路と同様な動作を行う。

【００１４】位相比較器１０は、比較する２つの信号に
対応してシュミットトリガ型の入力回路（バッファ）を
有している。すなわち、本ＰＬＬ回路においては、入力
信号に対応してバッファ５を設け、フィードバックルー
プの信号であるＬＰＦ３の出力３０に対応してバッファ
６を設けている。そして、これら両バッファ５，６の出
力について、位相比較回路１が位相比較するのである。

【００１５】この位相比較回路１の位相比較結果出力
は、ＬＰＦ２において積分され、電圧レベルに変換され
る。そして、この電圧レベルによってＶＣＯ４の発振周
波数を制御するのである。この発振出力４０は、本ＰＬ
Ｌ回路の出力として導出される。

【００１６】また、ＶＣＯ４の発振出力４０は、位相比
較器１０にフィードバックされる。そのフィードバック
ループには、ＬＰＦ３が設けられている。発振出力４０
が図２に示されているような矩形波である場合、ＬＰＦ
３の出力３０は同図に示されているような積分波形にな
る。つまり、一般的なＰＬＬ回路とは異なり、フィード
バックループ中にＬＰＦが挿入されているので、フィー
ドバック波形のスルーレートが緩やかになるのである。

【００１７】このＬＰＦ３の出力３０は、バッファ６に
入力される。このバッファ６は、シュミットトリガ型の
バッファ回路であり、出力６０がローレベルからハイレ
ベルに変化するための閾値と出力６０がハイレベルから
ローレベルに変化するための閾値とが異なる。つまり出
力６０のレベル変化において、「ＬＯＷ」→「ＨＩＧ
Ｈ」の閾値と「ＨＩＧＨ」→「ＬＯＷ」の閾値とが異な
るのである。また、このバッファ６には、閾値を変化制
御するためのスレッショルド電圧可変端子が付加されて
いる。この端子が本ＰＬＬ回路において、位相差調整端
子として機能する。

【００１８】ここで図３を参照し、ＬＰＦ３の出力３０
と、バッファ６の閾値との関係について説明する。同図
においては、ＶＣＯ４の出力４０が一点鎖線で示され、
ＬＰＦ３の出力３０が実線で示されている。また、同図
中のＴｈ１ａ、Ｔｈ１ｂ、Ｔｈ２ａ、Ｔｈ２ｂ、Ｔｈ３
ａ及びＴｈ３ｂは、バッファ６の閾値である。これら閾
値に対応して、バッファの出力６０−１、６０−２及び
６０−３が示されている。

【００１９】上述したように、ＶＣＯ４の出力４０であ
る、フィードバック波形は、ＬＰＦ２をとおり、希望と
する位相差調整精度及び位相差調整範囲を確保するよう
にスルーレートを下げられる。そして、十分にスルーレ
ートが下げられたフィードバック波形はシュミットトリ
ガ型のバッファ６を有する位相比較器１０に入力され
る。

【００２０】このバッファ６に付加されたスレッショル
ド電圧可変端子に与えるスレッショルド電圧を変化させ
るとシュミットトリガの「ＬＯＷ」→「ＨＩＧＨ」への
スレッショルド電圧と「ＨＩＧＨ」→「ＬＯＷ」へのス
レッショルド電圧が同時に変化するものとする。

【００２１】例えば、スレッショルド電圧可変端子に印
加する電圧を変化させると、シュミットトリガの「ＬＯ
Ｗ」→「ＨＩＧＨ」へのスレッショルド電圧は高くな
り、「ＨＩＧＨ」→「ＬＯＷ」へのスレッショルド電圧
が低くなるように構成される。具体的には、図３中のス
レッショルド電圧Ｔｈ１ａ及びＴｈ１ｂが設定されてい
る状態において、スレッショルド電圧可変端子に印加す
る電圧を変化させると、スレッショルド電圧Ｔｈ２ａ及
びＴｈ２ｂ、スレッショルド電圧Ｔｈ３ａ及びＴｈ３ｂ
のように、電圧値が順に変化する。

【００２２】このように、スレッショルド電圧値を変化
させると、バッファ６の出力は、同図中の出力６０−
１、出力６０−２、出力６０−３のように、位相が変化
することになる。このように位相が変化制御された波形
は、位相比較器１０に入力され、本ＰＬＬ回路への入力
波形との位相が比較されることになる。そして、これら
両波形の位相差が位相比較結果として出力される。

【００２３】これにより、閉ループが構成され、ＰＬＬ
回路への入力波形と所望の位相差に調整された出力を得
ることができるのである。つまり本回路では、位相差調
整端子への電圧を変化制御することにより、バッファ６
の出力６０の位相を調整し、位相比較結果を制御してい
るのである。なお、フィードバックループ中にＬＰＦを
設けているので、従来の回路と比較して、フィードバッ
ク波形のスルーレートが緩やかであり、位相差調整精度
を向上させることができる。

【００２４】ところで、位相差調整端子には、所定の電
圧を印加する。そして、この印加する電圧値を変化させ
ることにより、所望の位相差を得る。電圧値を変化させ
るためには、例えば図４に示されているように、可変分
圧器ＶＲを接続し、印加電圧値を調整すれば良い。この
電圧調整によって位相比較器の入力でのスレッショルド
電圧を変化させれば、簡単に位相差の調整を行うことが
できる。このように、簡単な構成で入力の位相差調整が
可能となる。可変分圧器ＶＲは、トリマ抵抗器等を利用
し、手動で分圧抵抗値を変更できるようにすれば良い。
また、外部から入力する指令信号によって抵抗値を変化
制御するように構成しても良い。

【００２５】また、本例では、位相比較器の入力段にシ
ュミットトリガ型のバッファを用いている。これによ
り、位相差調整を行っても、バッファの出力は常にパル
スデューティが５０％になる。シュミットトリガ型では
ない一般的なバッファを用いても良いが、パルスデュー
ティが５０％にならず、オフセットが生じて周波数がず
れることがある。

【００２６】なお、十分な位相差を確保するために、Ｐ
ＬＬ回路のフィードバックループ中に、位相反転回路等
を追加しても良い。すなわち、図５に示されているよう
に、ＶＣＯ４から位相比較回路１へのフィードバックル
ープ中に反転回路７を設けて波形を反転すれば、位相比
較回路１に与えるべき信号の位相を大きくずらすことが
できる。これにより、クロックスキュー値が大きい場合
でも、それを有効に調整することができる。

【００２７】以上のように本回路は、フィードバックさ
れる発振出力と入力信号との位相比較結果に応じて発振
出力の周波数を制御するＰＬＬ回路であり、発振出力を
積分する積分するＬＰＦと、この積分出力について所定
閾値との比較結果に応じた出力を送出するバッファとを
フィードバックループに設け、バッファの出力と入力信
号との位相を比較するよう構成されているのである。こ
のように構成したＰＬＬ回路を、先述した図６に示され
ているデバイスそれぞれ用いて電子装置を構成すれば、
各デバイスごとにクロックの位相を調整でき、クロック
スキューをなくすことができるのである。

【００２８】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００２９】（１）請求項１〜９のいずれかに記載のＰ
ＬＬ回路がそれぞれ設けられた複数のデバイスと、これ
らデバイスにそれぞれ設けられた前記ＰＬＬ回路に対し
て共通にクロックを供給する手段とを含み、各デバイス
に設けられた前記ＰＬＬ回路それぞれにおいて前記閾値
を制御するようにしたことを特徴とする電子装置。

【００３０】（２）前記複数のデバイスは、それぞれ設
けられたＰＬＬ回路の出力に同期して動作することを特
徴とする（１）記載の電子装置。

【００３１】

【発明の効果】以上説明したように本発明は、位相比較
器の入力部分のバッファの閾値電圧を変化させることに
より、ＰＬＬ回路の入出力信号の位相差を容易に、大き
な変化量で調整することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態によるＰＬＬ回路の構成
を示すブロック図である。

【図２】図１のＰＬＬ回路の動作を示す波形図である。

【図３】閾値を変化させた場合におけるＰＬＬ回路の動
作を示す波形図である。

【図４】図１中の閾値の調整回路の例を示す図である。

【図５】本発明の実施の他の形態によるＰＬＬ回路の構
成を示すブロック図である。

【図６】ＰＬＬ回路を利用したクロックスキュー調整の
例を示す図である。

【図７】従来のＰＬＬ回路の構成を示すブロック図であ
る。

【図８】従来のＰＬＬ回路の他の構成を示すブロック図
である。

【符号の説明】

１ 位相比較回路 ２，３ ＬＰＦ ４ ＶＣＯ ５，６ バッファ ７ 反転回路 １０ 位相比較器

Claims (9)

【特許請求の範囲】
1. 【請求項１】 位相比較器の位相比較結果出力に応じて
   発振出力周波数が制御される発振器と、この発振出力を
   入力とする第１の低域通過フィルタと、このフィルタの
   出力について所定閾値との比較結果に応じた出力を送出
   するバッファと、前記閾値を制御する制御手段とを含
   み、前記位相比較器は前記バッファの出力と自回路への
   入力信号との位相差を前記位相比較結果出力として出力
   し、前記発振器の発振出力を自回路出力として導出する
   ことを特徴とするＰＬＬ回路。
2. 【請求項２】 前記バッファは、出力がローレベルから
   ハイレベルに変化するための閾値と出力がハイレベルか
   らローレベルに変化するための閾値とが異なるシュミッ
   トトリガ型のバッファであることを特徴とする請求項１
   記載のＰＬＬ回路。
3. 【請求項３】 前記制御手段は、外部指令に応じて前記
   閾値を増減制御することを特徴とする請求項１又は２記
   載のＰＬＬ回路。
4. 【請求項４】 前記第１の低域通過フィルタの遮断周波
   数よりも低い遮断周波数を有し、前記位相比較結果出力
   を入力とし瀘波出力によって前記発振器の発振周波数を
   制御する第２の低域通過フィルタを更に含むことを特徴
   とする請求項１〜３のいずれかに記載のＰＬＬ回路。
5. 【請求項５】 前記位相比較器に入力すべき前記バッフ
   ァの出力を反転する反転手段を更に含むことを特徴とす
   る請求項１〜４のいずれかに記載のＰＬＬ回路。
6. 【請求項６】 フィードバックされる発振出力と入力信
   号との位相比較結果に応じて前記発振出力の周波数を制
   御するＰＬＬ回路であって、前記発振出力を積分する積
   分手段と、この積分出力について所定閾値との比較結果
   に応じた出力を送出するバッファとをフィードバックル
   ープに設け、前記バッファの出力と前記入力信号との位
   相を比較するようにしたことを特徴とするＰＬＬ回路。
7. 【請求項７】 前記バッファは、出力がローレベルから
   ハイレベルに変化するための閾値と出力がハイレベルか
   らローレベルに変化するための閾値とが異なるシュミッ
   トトリガ型のバッファであることを特徴とする請求項６
   記載のＰＬＬ回路。
8. 【請求項８】 外部指令に応じて前記閾値を増減制御す
   る制御手段を更に含むことを特徴とする請求項６又は７
   記載のＰＬＬ回路。
9. 【請求項９】 位相比較の際の基準となる前記バッファ
   の出力を反転する反転手段を更に含むことを特徴とする
   請求項６〜８のいずれかに記載のＰＬＬ回路。