KR102599904B1

KR102599904B1 - 다상 클록 듀티 사이클 및 스큐 측정 및 보정

Info

Publication number: KR102599904B1
Application number: KR1020217033432A
Authority: KR
Inventors: 밀라드 아테이 아슈티아니; 키아라쉬 가리브도스트
Original assignee: 칸도우 랩스 에스에이
Priority date: 2019-04-08
Filing date: 2020-04-08
Publication date: 2023-11-07
Anticipated expiration: 2040-04-08
Also published as: CN113841334A; WO2020210359A1; KR20210139388A; US11005466B2; US11374558B2; CN113841334B; US20200321950A1; US10630272B1; US20210265989A1; EP3954045A1

Abstract

로컬 오실레이터의 복수의 지연 스테이지들에서, 로컬 오실레이터 신호의 복수의 위상들을 생성하고, 로컬 오실레이터 신호의 하나 이상의 위상과 수신된 기준 클록의 하나 이상의 위상과의 비교에 기초하여 루프 오파 신호를 생성하고, 복수의 위상 특정 직교 오차 신호들을 생성하며 - 각 위상 특정 직교 오차 신호는 로컬 오실레이터 신호의 복수의 위상들의 각 위상과 연관되고, 각 위상 특정 직교 오차 신호는 로컬 오실레이터 신호의 각 위상과 두 개 이상의 다른 위상들의 비교에 기초함 -, 복수의 위상 특정 직교 오차 신호들의 대응하는 위상 특정 직교 오차 신호 및 루프 오차 신호에 따라 각 지연 스테이지를 조정하기 위한 방법들 및 시스템들이 설명된다.

Description

다상 클록 듀티 사이클 및 스큐 측정 및 보정

관련 출원들에 대한 상호참조

본 출원은 Milad Ataei Ashtiani 이름으로 2019년 4월 8일자로 출원된 "Measurement and Correction of Multiphase Clock Duty Cycle and Skew(다상 클록 듀티 사이클 및 스큐 측정 및 보정)"이라는 명칭의 미국 출원 제16/378,476호에 대한 우선권을 주장하며, 이는 모든 목적을 위해 전문이 원용된다.

참조 문헌들

다음의 선출원은 모든 목적을 위해 전문이 본 명세서에 원용된다:

Armin Tajalli 및 Amin Shokrollahi 이름으로 2017년 10월 23일자로 출원된 "Quadrature and Duty Cycle Correction in Matrix Phase Lock Loop(매트릭스 위상 고정 루프의 직교 및 듀티 사이클 보정)"라는 명칭의 미국 출원 제15/791,373호의 특허 공보 2018/0115410A1(이하 [Tajalli I]이라 함).

기술분야

본 발명은 일반적으로 통신 시스템 회로들에 관한 것이고, 좀 더 구체적으로는 칩 간 통신에 사용되는 고속 멀티 와이어 인터페이스로부터 안정적이고 정확하게 위상 정합되는(phased) 수신기 클록 신호들을 획득하는 것에 관한 것이다.

최신 디지털 시스템들에서, 디지털 정보는 신뢰할 수 있고 효율적인 방식으로 처리되어야 한다. 이와 관련하여, 디지털 정보는 이산적인, 즉 불연속적인 값들로 이용 가능한 정보로서 이해될 것이다. 비트들, 비트군, 뿐만 아니라 유한 집합으로부터의 숫자들도 디지털 정보를 나타내는데 사용될 수 있다.

대부분의 칩 간, 또는 디바이스 간 통신 시스템들에서, 통신은 복수의 와이어들을 통해 이루어져 총 대역폭(aggregate bandwidth)을 증가시킨다. 이들 와이어들 중 하나 또는 쌍은 채널 또는 링크라고 지칭될 수 있고, 다수의 채널들은 전자 부품들 사이에 통신 버스를 생성한다. 물리적 회로 레벨에서, 칩 간 통신 시스템들에서, 버스들은 전형적으로 칩들과 마더보드들 간 패키지에, 인쇄 회로 기판(printed circuit board, "PCB") 기판들 상에 또는 PCB들 간 케이블들 및 커넥터들에 전도체들로 만들어진다. 고주파 적용예들에서는, 마이크로 스트립 또는 스트립 선로 PCB 트레이스들이 사용될 수 있다.

버스 와이어들을 통해 신호들을 송신하기 위한 일반적인 방법들은 단일 종단(single-ended) 및 차등(differential) 시그널링 방법들을 포함한다. 고속 통신을 필요로 하는 적용예들에서, 이들 방법들은 특히 고속 통신시, 전력 소비 및 핀 효율(pin-efficiency) 면에서 또한 최적화될 수 있다. 좀 더 최근에는, 칩 간 통신 시스템들의 전력 소비, 핀 효율 및 노이즈 강건성 사이의 절충을 또한 최적화하기 위한 벡터 시그널링 방법들이 제안되었다. 이들 벡터 시그널링 시스템들에서, 송신기에서의 디지털 정보는 송신 채널 속성들 및 통신 시스템 설계 제약들에 기초하여 전력 소비, 핀 효율 및 속도 절충을 최적화하기 위해 선택되는 벡터 코드워드의 형태의 상이한 표현 공간으로 변환된다. 본 명세서에서, 이 프로세스는 "인코딩"이라고 지칭된다. 인코딩된 코드워드는 신호들의 그룹으로서 송신기로부터 하나 이상의 수신기로 통신된다. 수신기에서, 코드워드에 대응하는 수신된 신호들은 원래의 디지털 정보 표현 공간으로 다시 변환된다. 본 명세서에서, 이 프로세스는 "디코딩"이라고 지칭된다.

사용된 인코딩 방법에 관계없이, 수신 디바이스에 제공된 수신 신호들은 송신 채널 지연, 간섭, 및 노이즈에 관계없이, 원래의 송신된 값들을 가장 잘 나타내는 간격들로 샘플링(또는 이것들의 신호 값이 다른 방법으로 레코딩)되어야 한다. 이러한 클록 및 데이터 복원(Clock and Data Recovery, CDR)은 적절한 샘플 타이밍을 결정해야 할 뿐만 아니라, 변화하는 신호 전파 조건들에 대한 동적 보상을 제공하여, 계속해서 그렇게 해야 한다.

많은 알려져 있는 CDR 시스템들은 정확한 수신 데이터 샘플링에 적절한 주파수 및 위상을 갖는 로컬 수신 클록을 합성하기 위해 위상 동기 루프(Phase-Locked Loop, PLL) 또는 지연 동기 루프(Delay-Locked Loop, DLL)를 이용한다. 진보된 실시예들에서는, 수신기 실시예의 다수의 인스턴스들에 의해 수신된 정보의 중첩 또는 병렬 처리를 허용하기 위한 일 예로서, 특정 위상 관계들을 갖는 다수의 로컬 클록들이 생성될 수 있다.

데이터 수신기들은 정확한 신호 검출을 가능하게 하기 위해 정확하게 조정된 로컬 클록들을 필요로 하고, 진보된 수신기 설계들은 수신된 데이터 신호들과의 특정 관계들, 및 서로 간의 고정된 위상 관계들을 집합적으로 갖는 다수의 클록 위상들의 생성을 필요로 할 수 있다.

공통 수신기 클록 서브 시스템은 일반적으로 수신된 데이터와 함께 획득되거나 이로부터 유도되는 기준 신호와 목적하는 주파수 및 위상 관계를 갖는 로컬 클록을 생성하기 위해 위상 동기 루프(PLL)를 이용한다. PLL 내에서, 링 연결된 일련의 능동 소자들에 기초한 전압 제어 오실레이터는 고정된 관계로 다수의 클록 위상들을 편리하게 생성한다. 그러나, 링의 능동 소자들 사이의 변동은 또한 주기적인 클록 변동을 유도할 수 있고, 이에 따라 바람직하지 않은 듀티 사이클 변동뿐만 아니라 출력 클록 위상들 사이의 스큐를 초래할 수 있다.

버퍼 스테이지들 사이에서 전파되는 신호들의 상승 및 하강 시간을 내부적으로 변경함으로써 클록 듀티 사이클 및 전체 지연의 조정을 허용하는 구성 가능한 클록 버퍼 체인이 설명된다. 이들 버퍼들은 클록 듀티 사이클 및 위상간 스큐를 직접 측정할 수 있는 측정 서브 시스템과 조합되어, 정확하게 타이밍된 명료한 다상 클록 신호들을 데이터 수신기에 제공한다.

도 1은 목적하는 관계로 다수의 출력 클록들을 생성하는 하나의 클록 생성기 실시예의 블록도이다.
도 2a는 두 개의 클록 신호들의 듀티 사이클 및 위상 관계를 측정하는 실시예의 블록도이다.
도 2b는 일부 실시예들에 따른, 도 2a의 제어 로직의 블록도이다.
도 3은 구성 가능한 지연 특성들을 갖는 클록 버퍼 체인의 개략도이다.
도 4는 일부 실시예들에 따라, 클록 신호의 듀티 사이클 및 대응하는 파형들을 조정하기 위한 기술을 도시한다.
도 5는 일부 실시예들에 따라, 두 개의 클록 신호들과 대응하는 파형들 사이의 상승 에지-상승 에지 지연을 조정하기 위한 기술을 도시한다.
도 6은 일부 실시예들에 따른, 단일 종단-차등 분배기의 블록도이다.
도 7은 일부 실시예들에 따른, 상승 에지-상승 에지 지연 보정 프로세스에서 생성된 다양한 신호들의 파형들을 도시한다.
도 8은 일부 실시예들에 따른, 방법(800)의 흐름도이다.
도 9는 일부 실시예들에 따른, 제어 신호 생성기 및 동기화기의 블록도이다.
도 10은 일부 실시예들에 따라, 1 마이크로초 시구간에 걸쳐 이루어진 점진적 보정을 도시하는 파형이다.
도 11은 일부 실시예들에 따른, 수신 신호 경로의 블록도이다.

통신 시스템을 통해 송신된 데이터 값들을 신뢰성 있게 검출하기 위해, 수신기는 주의 깊게 선택된 시간들에서 수신된 신호 값 진폭들을 정확하게 측정해야 한다. 송신된 데이터 스트림과 연관된 하나 이상의 전용 클록 신호의 수신, 송신된 데이터 스트림 내에 임베딩된 클록 신호들의 추출, 및 통신된 데이터 스트림의 알려져 있는 속성들로부터의 로컬 수신 클록의 합성을 포함하여, 이러한 수신 측정을 가능하게 하기 위한 다양한 방법들이 알려져 있다. 일반적으로, 이러한 타이밍 방법들의 수신기 실시예들은 클록 데이터 복원(Clock-Data Recovery, CDR)으로서 또는 대안적으로 클록 데이터 정렬(Clock-Data Alignment, CDA)을 수행하는 것으로서 설명된다. 이들 타이밍 방법들은 보통 목적하는 주파수 및 위상 특성들을 갖는 로컬 수신 클록의 위상 동기 루프(PLL) 또는 지연 동기 루프(DLL) 합성에 기초한다.

PLL 및 DLL 실시예 양자에서, 위상 검출기는 수신된 기준 신호와 로컬 클록 신호의 상대적 위상(및 일부 변형예들에서 상대적 주파수)을 비교하여 에러 신호를 생성하며, 이는 후속하여 로컬 클록 소스의 위상 및/또는 주파수를 보정함에 따라 에러를 최소화하는데 사용된다. 이 피드백 루프 거동은 기준 신호와 로컬 클록 사이의 고정된 위상 관계(예들로서, 0도 또는 90도의 위상 오프셋)를 생성하는 소정의 PLL 실시예를 초래할 것임에 따라, 수신기 데이터 검출을 가능하게 하기 위해 위상 오프셋이 상이한 목적하는 값(일 예로서, 45도의 위상 오프셋)으로 설정되는 것을 허용하기 위해 추가적인 보통고정 또는 가변 위상 조정이 도입된다.

진보된 수신기 실시예들은 특정 위상 관계들을 갖는 둘 이상의 로컬 클록들의 생성을 필요로 할 수 있다. 일 예로서, 소위 "4상(four phase)" 실시예는 수신된 신호의 연속적인 단위 간격들로 동작하도록 구성된 검출 장치의 네 개의 인스턴스들을 통합하며, 결과적인 병렬성은 연장된 검출 시간을 제공한다. 이러한 시스템에는, 기준 신호에 대해 고정된 주파수 및 위상 관계를 갖고, 또한 서로 고정된 관계들을 갖는 4상의 로컬 클록 신호들이 필요할 수 있다.

PLL 개관

위상 동기 루프들은 문헌에 잘 나와 있다. 전형적인 PLL은 외부 기준 신호를 내부 클록 신호와 비교하는 위상 검출기, 클록 제어 신호를 생성하기 위해 결과적인 에러 값을 평활화하는 저역 통과 필터, 및 평활화된 에러 값에 의해 제어되는 가변 주파수 클록 소스(전형적으로, 전압 제어 오실레이터 또는 VCO) 로 구성되어, 위상 검출기에 제공되는 내부 클록 신호를 생성한다.

대안적인 실시예에서, 가변 주파수 클록 소스는 가변 지연 소자에 의해 대체되며, 이에 따라 이의 (선택적으로 다수의 탭핑된) 출력들은 기준 입력 신호와 비교하여 위상이 될 오실레이터의 연속적인 사이클들보다는 원래의 입력 신호의 하나 이상의 연속적인 시간 지연된 버전을 나타낸다. 본 문서의 목적을 위해, 지연 고정 루프(Delay Locked Loop, DLL)는 상기한 적용예에서 PLL과 기능적으로 등가인 것으로 고려되고, DLL의 탭핑된 가변 지연 소자는 PLL 링 오실레이터 VCO에서의 지연 소자의 고리와 기능적으로 등가인 것으로 고려된다.

일 실시예에서, 폐루프의 일련의 동일한 게이트로 구성된 링 발진기는 PLL에 대한 내부 전압 제어 발진기(VCO) 타이밍 소스로서 사용된다. VCO 주파수는 링 오실레이터 내의 게이트 전파 지연, 게이트간 상승 및 하강 시간, 및 게이트 스위칭 문턱값 중 적어도 하나의 아날로그 조정에 의해 달라진다. 예들로서, 링 오실레이터 소자들에 제공되는 공급 전압 또는 전류는 내부 노드 스위칭 시간 및 이에 따른 결과적인 발진 주파수를 변경하도록 조정될 수 있다. 링 오실레이터를 구성하는 일련의 게이트들을 따라 동일한 간격들로 취해진(즉, 동일한 수의 링 오실레이터 게이트에 의해 분리된) 출력들은 고정된 위상 관계를 갖는 다상 클록들을 제공할 수 있다. 이러한 링 오실레이터들은 디지털 인버터들로서 전형적으로 구현되는 세 개 내지 여덟 개 이상의 소자들로 전형적으로 구성되는 것으로 당업계에 잘 나타나 있으며, 단일 종단형 및 차등형 신호 변동 양자가 문헌에 설명되어 있다.

도 1에 도시된 예시적인 실시예는 링 오실레이터(110)를 통합하여 클록 신호들(VCO 위상 1 및 VCO 위상 2)를 생성한다. 이 예에서, 110은 링으로 연결되는 세 개의 차등 지연 소자들 (여기서 차등 인버터들로서 도시됨)을 이용하며, 두 개의 VCO 클록 출력들은 서로 고정된 180도 위상 관계를 가진다.

수신기의 로컬 클록 신호들의 에지 타이밍에서의 주기적인 변동은 저하된 신호 검출 품질을 초래할 수 있음에 따라, 이러한 효과들을 최소화하는 것이 매우 바람직하다는 것이 알려져 있다. 도 1의 예에서, 클록 위상 1 및 클록 위상 2는 이상적으로 정확한 50% 듀티 사이클들 및 제로 차등 위상 에러 또는 "스큐"를 갖는 일정한 주파수의 완벽한 구형파들이다. 그러나, 실제로, 이것은 링 오실레이터 소자들 사이의 불가피한 변동이 비대칭 출력 파형들 및 주기적인 타이밍 변동을 초래할 수 있다는 것이 인식된다.

[Tajalli 1]은 다수의 링 발진기 출력 위상들이 매트릭스 위상 검출기를 사용하여 서로 비교되는 링 발진기 실시예를 설명한다. 결과적인 차등 위상 오차 정보는 일차 PLL 위상 검출기에 의해 전체로서 링 발진기에 적용되는 전체 주파수 및 위상 오차 보정 외에, 각 링 발진기 소자의 지연을 점진적으로 조정하는데 사용된다.

도 1에 도시된 시스템의 일 실시예는 사용되는 집적 회로 프로세스의 현실적 한계에 가까운 주파수들에서 동작하는 링 발진기를 포함한다. 이에 따라, 기생 노드 커패시턴스를 최소화하기 위해 극히 타이트한 물리적 레이아웃을 갖는 최소의 3-스테이지 링이 설계되었다. 이 설계에서, 각 스테이지에 대해 개별적으로 지연을 제어하는데 필요한 추가 금속 배선 라인들, 및 매트릭스 비교를 위한 개별적인 링 위상들을 만들어 냄으로써 도입된 추가적인 로딩은 목적하는 최대 VCO 동작 주파수에 대한 용인할 수 없는 제약들을 도입하였다.

도 1의 시스템은 링 오실레이터 소자들을 직접 조작하는 것이 아니라, 구성 가능한 버퍼 체인들(120 및 160)을 사용하여 클록 선택 회로(115)를 통해 선택되는 선택된 클록 출력들(Clk₁ 및 Clk₂)을 처리하여, 각 출력 클록(클록 위상 1 및 클록 위상 2)이 수신기 시스템에 의한 사용 전에 목적하는 50% 듀티 사이클 및 제로 차등 위상으로 될 수 있게 한다. 일부 실시예들에서, Clk₁ 및 Clk₂를 생성하기 위해 사용되는 소스들은 차등 멀티플렉서로서 도 1에 도시된 클록 선택 회로(115)를 통해 선택될 수 있다. 이러한 클록 선택 회로는 VCO(110)로부터의 입력들, 및 예를 들어, VCO의 출력들 상에서 동작할 수 있는 위상 보간기(phase interpolator, PI)(117)를 통해 제공되는 입력들을 가질 수 있다. 이에 따라, 듀티 사이클 및 지연 보정 회로가 "메인" 클록들과 "PI" 클록들 간에 공유될 수 있다. 설명의 단순화를 위해, Clk₁ 및 Clk₂는 제한 없이 180도 위상 오프셋을 갖는 풀-스윙(full-swing) CMOS 클록 신호들인 것으로 가정된다.

측정 서브 시스템(200)은 결과적인 출력들(클록 위상 1 및 클록 위상 2)을 관찰하여, 각각 개별적인 클록 듀티 사이클들(Clk1_duty 및 Clk2_duty), 및 Clk₁과 Clk₂ 사이의 차등 클록 오프셋(Clk_skew로 표기됨)을 측정한다. 일부 실시예들에서, 지연 보정(Clk_skew)은 상승 에지-상승 에지(RE-RE) 성분 및 하강 에지-하강 에지(FE-FE) 성분을 포함할 수 있다. 제어 로직(240)은 이들의 출력들에서 목적하는 결과를 유지하도록 구성 가능한 클록 버퍼 체인들(120 및 160)에서의 스테이지들(121, 122 및 123)을 조정하기 위한 다중 비트 제어 신호들을 제공한다. 도 2b는 일부 실시예들에 따른, 예시적인 제어 로직(240)의 블록도이다.

도시된 바와 같이, 제어 로직(240)은 멀티플렉서로서 도 2b에 도시된 선택 회로(293)를 포함한다. 멀티플렉서는 (i) 각각 제1 및 제2 클록 신호들(Clk1_duty 및 Clk2_duty)에 대한 듀티 사이클 보정들, 및 FE-FE_delay 및 RE-RE_delay로서 도시된 에지 트리거 하프 레이트 클록들의 위상간 비교로부터 생성되는 지연 보정들에 대응하여 차등 입력들을 수신하도록 구성된 차등 멀티플렉서일 수 있다. 선택 회로(239)는 점진적으로 입력들을 선택하고, 선택된 입력을 공유 저역 통과 필터에 제공하도록 구성될 수 있다. 필터링된 결과는 제어 신호 생성기(295)에 제공될 수 있으며, 이는 다중 비트 제어 신호들(nP<13:7>, EnN<13:7>, EnPb<6:0> 및 EnNb<6:0>)을 생성한다. 제어 신호 생성기(295)는 디지털 플래그(syn_dig) 및 두 개의 UI 클록(Clk_2ui)에 따라 다중 비트 제어 신호들을 동기화하도록 구성될 수 있다. 도 9는 일부 실시예들에 따른, 예시적인 제어 신호 생성기(295)의 블록도이다. 도 10은 일부 실시 예들에 따른, 점진적 업데이트 프로세스의 파형들을 도시한다.

도 2a는 측정 시스템(200)의 추가적인 세부 사항들을 도시한다. 입력들(Clk₁ 및 Clk₂)이 풀-스윙 50% 듀티 사이클 CMOS 신호들인 경우, 이것들의 시간 평균 DC/공통 모드 레벨은 Vdd/2, 또는 총 신호 편위(signal excursion)의 절반일 것이다. 제1 클록 신호(Clk₁)에 대해, 저역 통과 필터(210)는 이러한 시간 평균화 동작을 수행하며, 아날로그 결과(211)가 제1 클록 신호의 평균 DC 레벨을 나타낸다. 비교기(220)는 고정 DC(Vdd/2) 기준과 비교하며(211), 듀티 사이클 보정(Clk1_duty)이 제1 클록 신호들(Clk₁)의 듀티 사이클이 목적하는 50% 값보다 큰지 또는 작은지를 나타낸다. 유사하게, 저역 통과 필터(250)는 제2 클록 신호의 평균 DC 레벨을 나타내는 아날로그 결과(251)를 생성하고 비교기(260)는 기준 전압(Vdd/2)과 비교하여(251) 듀티 사이클 보정(Clk₂_duty)을 생성한다. 50% 듀티 사이클 접근법은 제한적인 것으로 간주되지 않아야 하고, 상이한 목적하는 듀티 사이클 또는 상이한 전압 스윙을 갖는 입력들에 대해 또 다른 적절한 고정 DC 기준이 설정될 수 있다.

디지털 ÷2 플립 플롭들(230 및 270)은 Clk₁ 및 Clk₂의 상승/하강 에지들로부터 상승 에지(RE) 및/또는 하강 에지(FE) 트리거 하프 레이트 구형파 신호들(231 및 271)을 생성하며, 이어서 이 Clk₁ 및 Clk₂는 간단한 XOR 게이트로서 도시된 위상 검출기(280)에 의해 비교된다. 일부 실시예들에서, RE 및 FE 트리거 하프 레이트 클록들 양자가 생성되지만, 대안적인 실시예들은 클록 스큐 및 듀티 사이클에 대한 수렴 시간을 감소시키기 위해 단일 에지 트리거 하프 레이트 클록을 활용할 수도 있다. 도 7은 일부 실시예들에 따른, Clk₁ 및 Clk₂의 상승 에지들 사이의 듀티 사이클 보정을 위해 생성되는 다양한 파형들을 도시한다. 도시된 바와 같이, Clk₁ 및 Clk₂는 좀 더 큰 상승 에지-상승 에지 지연 및 단일 단위 간격(unit interval, UI)을 가진다. 에지 트리거 하프 레이트 클록들은 Clk₁ 및 Clk₂ 각각에 대해 생성되어, 각각 Clk₁/2 및 Clk₂/2로서 도시된다. 위상간 비교는 에지 트리거 하프 레이트 클록들의 논리 XOR을 취함으로써 형성된다. 도 7에 도시된 바와 같이, 위상간 비교는 Clk1 및 Clk2에서의 상승 에지들 사이의 >1 UI 지연을 나타내는 > 50% 듀티 사이클을 가진다. 이어서, 상기한 지연 보정이 이하에서 더 상세히 설명될 Clk1 및 Clk2의 상승 에지들을 제어하는 소자들에 적용될 수 있다. 이 예에서 Clk₁ 및 Clk₂가 180도 위상차를 가지므로, ÷2 플롭들을 양 클록들의 동일한 에지(예를 들어, 상승 클록 에지)로 클로킹하는 것은 원래의 클록 신호들에서 어떠한 스큐도 없는 90도 위상차를 갖는 에지 트리거 하프 레이트 클록 신호들을 초래할 것이다. 이에 따라, 지연 보정(281)은 이상적으로 지연 보정(Clk_skew)을 생성하기 위해 저역 통과 필터(285) 및 비교기(290)를 사용하여, 전술한 바와 같이 측정될 수 있는 지연 보정의 듀티 사이클 오차로서 제시되는 입력 클록들 사이의 임의의 스큐를 갖는 50% 듀티 사이클의 완전한 구형파일 것이다. 유효한 결과를 보장하기 위해, 분배기들(230 및 270)은 자신들의 출력들 사이의 목적하는 위상 관계가 관찰될 수 있음을 보장하기 위해 (일 예로서, 231의 첫 번재 양의 진행 전이(positive going transition)가 271의 첫 번째 양의 진행 전이보다 선행하도록) 개시 시 알려져 있는 상태로 초기화될 수 있다. 도 7은 임의의 개시 초기화 없이 일어날 수 있는 Clk₂/2와 XOR된 Clk₁'/2의 결과적인 위상간 비교를 포함한다. 도시된 바와 같이, 결과적인 잘못된 파형의 듀티 사이클은 <50%이다. 다시, 분배기 초기 상태의 적절한 초기화, 전이 에지, 및/또는 결과적인 저역 통과 필터링된 결과에 대한 DC 비교 값에 의해 상이한 목적하는 클록 위상 관계가 타겟으로 될 수 있으므로, 어떠한 제한도 암시되지 않는다.

200의 일 실시예는 모든 신호들 및 신호 처리 소자들을 차등적으로 구현하며, 각 차등 쌍에서의 양 신호 경로들 상에서 로딩을 동일하게 가짐으로써 측정 오차들을 최소화한다. 이에 따라, 예들로서, 차등 신호(Clk1)는 차등 R-C 저역 통과 필터(210)를 통해 차등 비교기(220)로 통과한다. 도 6은 일부 실시예들에 따른, 클록 신호(Clk1)에 대해 동작하는 분배기(230)의 하나의 특정 구현의 블록도이다. 도시된 바와 같이, 분배기(230)는 단일 종단 클록 신호(Clk1)로부터 단일 종단 하프 레이트 클록(Clk₁/2)을 생성하도록 구성된 트루 단상 클록(true single-phase clock, TSPC) 분배기(610)를 포함한다. 분배기(230)는 단일 종단 하프 레이트 클록 신호(Clk₁/2)의 인버트된 버전(Clk₁/2)을 생성하도록 구성된 인버터(615)를 더 포함한다. 이어서, 입력 클록 신호(Clk1)에 따라 리타이밍 회로(620)를 사용하여 두 개의 단일 종단 하프 레이트 클록들(Clk₁/2 및 Clk₁/2')이 리타이밍될 수 있다. Clk2에 대해 동작하는 분배기(270)는 유사한 소자들을 포함할 수 있다. 차등 에지 트리거 하프 레이트 클록들(231 및 271)은 저역 통과 필터링(285)되고 비교(290)되기 전에 차등 위상 비교기(280)에 의해 위상간 비교된다. 적어도 일 실시예에서, 각 저역 통과 필터의 코너 주파수는 DC 평균화의 목적하는 양을 제공하기 위해 클록 주파수보다 대략 1000배 더 낮게 설정된다. 추가 실시예에서, 제1 필터가 클록 주파수보다 10배 내지 100배 더 낮은 코너 주파수를 가지며, 이의 결과 제2 필터가 DC 평균화의 목적하는 양의 나머지를 제공하게 되는 2-스테이지 저역 통과 필터들이 사용된다. 일부 실시예들에서, 제2 필터 및 측정 비교기는 아날로그 멀티플렉서를 사용하여 다수의 제1 필터들 및 측정 지점들 간에 공유되어, 실질적인 제2 필터 커패시턴스의 다수의 인스턴스들에 대한 필요성을 제거한다.

도 3은 일부 실시예들에 따른,구성 가능한 버퍼 체인의 내부를 상세히 설명한다. 이 실시예에서, 일련의 디지털 인버터들(310, 320, 340)은 입력 신호를 증폭 및 버퍼링하여, 집적 회로 디바이스 내에서 더 큰 로드 및/또는 더 긴 신호 라인들을 구동하기에 적합한 출력을 초래한다. 일부 실시예들에서, 인버터 스테이지들을 구성하는 트랜지스터들의 크기는 버퍼 체인에 걸쳐 비례적으로 더 크게 스케일링되어, 이전의 출력 스테이지 상에서 증가된 용량성 로딩과 증가된 구동 능력을 밸런싱한다. 하나의 비제한적인 예로서, 320 내의 트랜지스터들은 310에서의 트랜지스터들의 크기 및 전류 구동 능력의 2배일 수 있고, 340의 트랜지스터들은 320의 트랜지스터들의 2배일 수 있다.

도 3에 도시된 바와 같이, 버퍼 체인의 제2 스테이지는 인버터(320)로 구성되며, 구성 가능한 증강 인버터(330)의 일곱 개의 인스턴스들에 의해 병렬화된다. 도시된 바와 같이, 330의 각각의 인스턴스는 320과 동일한 입력 신호에 의해 제어되고 320과 동일 출력 신호를 구동할 수 있는 풀-업 트랜지스터(pull-up transistor)(331) 및 풀-다운 트랜지스터(pull-down transistor)(334)를 포함한다. 여기서 스위치로서 도시된 인에이블 소자(332)는 제어 신호(EnP)에 의해 풀-업 트랜지스터(331)를 활성 신호 경로에 배치하거나, 또는 이를 절연 상태로 유지하도록 구성될 수 있다. 대표적인 일 실시예에서, 332 및 333은 직렬 MOS 트랜지스터들이다. 유사하게, 제어 신호(EnN)는 인에이블 소자(333)를 제어하며, 이는 풀-다운 트랜지스터(334)를 활성 신호 경로에 배치하거나, 또는 이를 절연 상태로 유지하도록 구성될 수 있다. 풀-업 트랜지스터들(331) 및 풀-다운 트랜지스터들(334)을 인에이블하는 것은 최종 출력 버퍼 스테이지(350)의 최종 출력 신호(Out)의 상승 및 하강 에지들을 조정할 수 있다. 도시된 버퍼 체인(310, 320, 330)의 각 스테이지에서 신호 인버전이 존재하므로, "상승" 및 "하강" 로컬 신호 에지와 연관된 절대 클록 에지도 각 스테이지에서 유사하게 반전될 것임에 유의해야 한다. 예를 들어, 버퍼 스테이지들의 총 수에 따라 스테이지(320)에서의 풀-업 트랜지스터들(331) 및 스테이지(340)에서의 풀-다운 트랜지스터들(354)은 (각각, 인에이블 신호들(EnP<13:7> 및 EnPb<6:0>)을 통해) 출력 신호(Out)의 상승 에지를 제어할 수 있는 한편, 스테이지(320)에서의 풀-다운 트랜지스터들(334) 및 스테이지(340)에서의 풀-업 트랜지스터들(351)은 (각각, 인에이블 신호들(EnN<13:7> 및 EnNb<6:0>)을 통해) 출력 신호(Out)의 하강 에지를 제어할 수 있거나, 또는 이 반대일 수 있다. 뿐만 아니라, 스테이지(320)에서의 풀-업 트랜지스터들(331) 및 풀-다운 트랜지스터들(334)은 병렬로 연결된 다수의 트랜지스터들을 포함하여, 스테이지(340)에서의 트랜지스터들에 대해 유효 크기를 증가시킬 수 있다.

도 4 및 도 5는 일부 실시예들에 따른, 인스턴스들(330)의 예시적인 거동을 도시한다. 도 4에 도시된 바와 같이, 트랜지스터들(331)이 EnP를 통해 인에이블되고 트랜지스터들(334)이 EnN을 통해 디스에이블됨에 따라, 출력 신호(Out)의 듀티 사이클은 노드(335) 상의 신호의 상승 에지의 상승 시간의 감소 및 하강 시간의 증가로 인해 증가한다. 유사하게, 트랜지스터들(331)을 디스에이블하는 것 및 트랜지스터들(334)을 인에이블하는 것은 출력 신호(Out)의 듀티 사이클을 감소시킬 수 있다. 도 5는 Clk1과 Clk2 사이의 상승 에지-상승 에지 지연을 보정하기 위한 메커니즘을 도시한다. 도시된 바와 같이, 버퍼 생성 Clk1에서 트랜지스터(331)를 디스에이블하는 것 및 버퍼 생성 Clk2에서 트랜지스터들(331)을 인에이블하는 것은 각각, Clk1에 대한 상승 시간을 증가시키고 Clk2에 대한 상승 시간을 감소시킨다. 이러한 조정들은 클록 신호들(Clk1 및 Clk2)의 상승 에지들 사이에 1단위 간격 정렬을 생성할 수 있다.

EnP 및 EnN 양자가 주어진 병렬 스테이지(330)에서 인에이블될 때, 스테이지(330)는 320과 병렬로 동작하여 노드(335) 상의 신호 전이들의 상승 및 하강 에지들 양자에 대해 증가된 출력 구동 전류를 제공하며, 이에 따라 310의 유효 전체 전파 지연을 점진적으로 감소시킨다. EnP만을 인에이블하는 것은 상승 전이들에 대해서만 증가된 구동(그리고 이에 따라, 더 빠른 전이 시간)을 제공하고, EnN만을 인에이블 하는 것은 하강 전이들에 대해서만 증가된 구동(그리고 이에 따라, 더 빠른 전이 시간)을 제공한다. 다른 특성들이 일정하게 유지되면, 더 빠른 상승 전이 시간은 신호(321)의 활성 하이 레벨들의 지속 기간을 점진적으로 증가시킬 것이고, 더 빠른 하강 전이 시간은 신호(312)의 활성 로우 레벨들의 지속 기간을 점진적으로 증가시킬 것이다.

330의 일곱 개의 병렬 인스턴스들이 도시되어 있으며, 이에 따라 제어 신호들(EnP<13:7> 및 EnN<13:7>)이 서모 미터 코딩되는 경우, 일곱 가지의 별개의 증강량들이 노드(321)에서 보여지는 상승 및 하강 에지 레이트들 각각에 대해 구성될 수 있다. 유사하게, 350의 일곱 개의 인스턴스들은 제어 신호들(EnP<6:0> 및 EnN<6:0>)을 사용하여, 증강(340)하도록 구성될 수 있다.

일 실시예에서, 330 내의 트랜지스터들(331 및 334)은 스테이지(340)에서의 비교 가능한 트랜지스터들(351 및 354)의 크기 및 전류 구동 능력의 2배이다. 320에서의 트랜지스터들 자체가 340에서의 트랜지스터들의 크기의 2배가 되도록 스케일링되기 때문에, 330에 의해 제공되는 증강의 각 단계는 350에 의해 제공되는 것의 4x(스테이지당 2x 증가를 가정함)일 수 있으며, 이에 따라 EnP<13:7> 및 EnN<13:7>은 "코아스(coarse)" 조정 제어인 것으로서 고려될 수 있고, EnPb<6:0> 및 EnNb<6:0>는 이것들의 각 스테이지들에 의해 버퍼링되는 신호들의 상승 및 하강 에지 특성들에 대한 "파인(fine)" 조정 제어인 것으로 고려될 수 있다.

"파인" 및 "코아스" 제어 신호들인 서모미터 인코딩되어 각 증강 그룹에 인가되므로, 각 그룹 내의 점진적 제어 신호 변화에는 글리치(glitch)가 없다. 특정 일 실시예는 공통 클록을 사용하여 모든 제어 신호들을 래칭함으로써, 파인 및 코아스 제어 신호들 양자에 대한 동시 변화들이 동기화되는 것을 보장한다. 추가 실시예는 소정의 에지 전이에 대한 구동자들이 비활성인 때에만 해당 에지에 대한 증가량을 변경한다. 도 9는 대응하는 서모미터 코딩된 비트들 th<6:0>로 변환되기 전에 최상위 비트들 gray_msb<2:0> 및 최하위 비트들 gray_lsb< 2:0>의 출력들을 래칭하기 위해 디지털 플래그(syn_dig)를 이용하여 글리치 없는 점진적 변화들을 보장하기 위한 메커니즘을 도시한다.

일 실시예에서, 측정 서브 시스템 내의 유한 상태 머신은 듀티 사이클 및 스큐 측정을 개시하고, 결과를 해석하며, 듀티 사이클과 스큐 에러를 최소화하도록 구성 가능한 클록 버퍼 체인들을 조정한다. 전력 이용을 감소시키기 위해, 측정 서브 시스템은 연속적으로 동작하기 보다는 주기적으로 동작할 수 있다. 유한 상태 머신은 클록 1에 대한 듀티 사이클 보정들, 클록 2 듀티 사이클에 대한 듀티 사이클 보정들, 및 상승 에지-상승 에지에 대한 지연 보정들 및/또는 하강 에지-하강 에지 지연 보정들을 순차적으로 수행할 수 있다. 도 10은 이러한 순차적인 동작의 다양한 단계들을 도시한다. 도시된 바와 같이, 제어 신호들 '0', '1', '2', 및 '3'은 제어 로직(240)에서의 선택 회로, 예를 들어, 멀티플렉서로의 2 비트 입력에 대응할 수 있다. 도 10의 실시예에서, '0'의 선택 입력은 클록들(Clk1 및 Clk2) 사이의 하강 에지-하강 에지(FE-FE) 지연 보정들에 대응하고, '1'의 선택 입력은 Clk1의 듀티 사이클 보정에 대응하고, '2'의 선택 입력은 Clk2의 듀티 사이클 보정에 대응하며, '3'의 선택 입력은 클록들(Clk1과 Clk2) 사이의 상승 에지-상승 에지(RE-RE) 지연 보정들에 대응한다. 도시된 바와 같이, 시스템은 대략 1 마이크로초 내에서 Clk1과 Clk2 사이의 듀티 사이클 및 지연을 보정한다. 일부 실시예들에서, 유한 상태 머신은 단일 지연 보정 세트를 수행할 수 있다. 예를 들어, 특정 일 실시예는 Clk1 및 Clk2에 대한 듀티 사이클 보정들을 수행할 수 있고, 클록들(Clk1과 Clk2) 사이의 FE-FE 지연 보정들만을 수행할 수 있으며, 이에 따라, RE-RE 지연들은 FE-FE 지연 보정들에 의해 피동적으로(inherently) 보정되는 것으로 가정될 수 있다. 반대로, 또 다른 실시예는 RE-RE 지연 보정들을 수행할 수 있고, 이에 따라 FE-FE 지연들이 피동적으로 보정되는 것으로 가정된다. 이러한 실시예들에서, FE-FE 또는 RE-RE 지연 보정들 중 어느 하나는 회로의 특정 임계적 경로가 어떤 에지 타입에 대해 동작하는지에 기초하여 선택될 수 있다.

도 11에 도시된 수신기 실시예에서, 추론적 DFE의 하나의 레벨이 생성되며, 이에 따라 상이한 추론적 DFE 보정 문턱값(이전 데이터 결정이 '1'이었을 때 데이터를 생성하는데 사용되는 양의 DFE 교정 문턱값 +vh1, 및 이전 데이터 결정이 '0'이었을 때 데이터를 생성하는데 사용되는 음의 DFE 교정 문턱값 -vh1을 포함함)으로 각각 조정되는, 두 개의 데이터 검출 샘플러들(예를 들어, 1131, 1133)이 각 처리 슬라이스(1130 및 1140) 내에 제공된다. 도 11의 실시예는 또한 두 개의 기본적으로 병렬인 수신 처리 슬라이스들(1130, 1140) - 예를 들어, Clk1 및 Clk2에 각각 대응할 수 있는 샘플링 클록 위상들(ph000 및 ph180)을 사용하여 교번하는 수신 단위 간격들로 수신된 신호(1125)를 각각 처리함 - 을 통합한다. 샘플러들(1131, 1133, 1141, 및 1143)이 수신 신호 처리 경로에서의 임계적 경로들을 나타낼 수 있으므로, 듀티 사이클 보정 회로는 샘플러들이 데이터를 샘플링하고 있는 에지 타입에 대해 행해진 보정들을 우선순위화할 수 있다. 구체적으로, 샘플러들(1131/1133 및 1141/1143)이 각각 ph000 및 ph180의 하강 에지들에 대해 동작하고 있다면, 상술된 유한 상태 머신은 FE-FE 지연 보정들을 수행할 수 있다. 반대로, 샘플러들(1131/1133 및 1141/1143)이 각각 ph000 및 ph180의 상승 에지들에 대해 동작하고 있다면, 상술된 유한 상태 머신은 RE-RE 지연 보정들을 수행할 수 있다.

이전 송신 유닛 간격 또는 간격들에 걸친 잠재적 검출 데이터 결과들의 성상도(constellation)를 나타내는 추론적 DFE 보상 값들의 세트는 수신 신호 진폭 범위의 일부 부분에 걸친 측정 레벨들의 세트를 나타낸다. 예로서, 연속적인 "제로" 또는 "로우" 신호들의 이전 송신은 추론적 DFE 보상을 통합하는 후속 수신기 데이터 측정에 대해 예측된 더 낮은 문턱값 레벨 -vh1을 초래할 수 있는 한편, 연속적인 "1" 또는 "하이" 신호들의 이전의 송신은 동일한 데이터 측정에 대해 예측된 더 높은 문턱값 레벨 +vh1을 초래할 수 있다. 이에 따라, 실제 데이터 값을 검출하는데 사용되는 임의의 데이터 측정에 대해, 설명된 다중 샘플러 수신기는 해당 간격 동안 실제 신호에 대해 너무 높거나 너무 낮은 문턱값들을 사용하여 측정 동작들을 잠재적으로 수행할 것이다. 일부 실시예들에서, 실제 데이터 검출과 직접적으로 연관되지 않은 이러한 추론적 동작들을 수행하는 샘플러들 또는 비교기들로부터의 이러한 측정 동작들은, 수신된 데이터 값을 결정하기 위해 사용되지는 않더라도, 클록 복원과 관련된 새로운 정보를 획득하기 위해 사용될 수 있으며, 이에 따라 이러한 디바이스들이 수신기에 부가하는 추가적인 수신기 전력 및 복잡성을 완화시킨다.

처리 슬라이스(1140)에 의한 본 단위 간격의 수신 신호의 처리를 고려한다. 클록 Ph180의 제어 하에서, 샘플러들(1141 및 1143)은 추론적 DFE 문턱값들(+vh1 및 -vh1)에 관한 수신 신호(1125)의 상태를 포착한다. 처리 슬라이스(1130)에 의해 이전 단위 간격에 대한 정확한 데이터 결정이 해결되었을 때, 데이터 결정은 추론적 샘플러 결과들(1142 또는 1144) 중 하나를 선택하기 위한 선택 입력으로서 디지털 멀티플렉서(1145)에 제공될 수 있다. 유사하게, 디지털 멀티플렉서(1145)의 출력에서의 선택된 데이터 결정은 선택 입력으로서 디지털 멀티플렉서(1135)에 제공될 수 있다.

제1 개시 모드에서, 각 클록의 듀티 사이클은 각 측정 사이클 후에 이의 각 버퍼 체인의 상승 시간 및 하강 시간 구성 양자를 동시에 변경함으로써 신속하게 최적화된다. 두 개의 클록들 사이의 스큐는 각 측정 사이클 후에 제1 및 제2 클록 상승 시간들 양자를 변경함으로써 조정된다.

제2 동작 모드에서, 각 클록의 듀티 사이클은 각 측정 사이클 후에 클록 버퍼들의 하강 에지 특성들만을 점진적으로 변경함으로써, 비간섭적으로(non-intrusively) 조정된다. 필요하다면, 두 개의 클록들 사이의 스큐는 하나의 클록 또는 다른 클록에 대한 상승 시간을 점진적으로 변경함으로써 조정된다.

라우팅될 필요가 있는 제어 신호들의 수를 최소화하기 위해, 측정 서브 시스템은 이진 제어 값들을 출력한다. 제어 값을 점진적으로 증가 또는 감소시킬 때 글리칭을 최소화하기 위해 그레이 코드가 사용된다. 제어 값의 보다 상위 및 보다 하위 부분들은 각각 350 및 330에서의 구동기 소자들의 인에이블을 제어하기 위해 그레이 코드로부터 서모미터 코드로 부울 논리를 사용하여 로컬 변환된다. 클로킹된 래치들은 글리칭을 최소화하기 위해 제어 값의 보다 상위 및 보다 하위 부분들 사이의 변화들을 동기화한다.

도 8은 일부 실시예들에 따른 방법(800)의 일 실시예를 설명하는 흐름도이다. 도시된 바와 같이, 방법(800)은 제1 클록 신호 및 제2 클록 신호의 에지들에 응답하여 동작하는 분배기로부터 에지 트리거 하프 레이트 클록들을 생성하는 단계를 포함한다. 본 방법은 다중 비트 제어 신호들의 세트를 생성하는 단계(808)를 더 포함하며, 각 다중 비트 제어 신호는 제1 클록 신호 및 제2 클록 신호의 각 클록 신호의 상승 에지 및 하강 에지를 조정하기 위한 코아스 및 파인 성분들을 갖고, 각 다중 비트 제어 신호는 각 클록 신호와 연관된 공통 모드 신호와 기준 전압의 비교에 응답하여 생성되는 각 클록 신호의 듀티 사이클 보정(804) 및 에지 트리거 하프 레이트 클록들 사이의 위상간 비교에 응답하여 생성되는, 제1 클록 신호와 제2 클록 신호 사이의 지연 보정들(806)의 선택에 응답하여 점진적으로 업데이트된다. 다중 비트 제어 신호들의 세트의 코아스 및 파인 성분들에 따라 제1 클록 신호 및 제2 클록 신호를 각각 생성하는 클록 버퍼들의 세트의 각 코아스 및 파인 인버터 스테이지들이 조정된다(810).

일부 실시예들에서, 에지 트리거 하프 레이트 클록들을 생성하는 단계는 제1 클록 신호 및 제2 클록 신호로부터 하프 레이트 단일 종단 클록들을 생성하는 단계를 포함한다. 이러한 실시예들에서, 하프 레이트 클록 신호들을 생성하는 단계는 인버터들을 사용하여 하프 레이트 단일 종단 클록들의 보완체들을 생성하는 단계, 및 대응하는 제1 클록 신호 및 제2 클록 신호에 따라 보완체들 및 하프 레이트 단일 종단 신호들을 리타이밍하는 단계를 포함한다.

일부 실시예들에서, 에지 트리거 하프 레이트 클록들은 제1 클록 신호 및 제2 클록 신호의 상승 에지들 및 하강 에지들에 각각 응답하여 동작하는 분배기들로부터의 RE 트리거 하프 레이트 클록들 및 FE 트리거 하프 레이트 클록들을 포함한다. 일부 실시예들에서, 본 방법은 RE 트리거 하프 레이트 클록과 FE 트리거 하프 레이트 클록 사이의 위상간 비교에 응답하여 제1 클록 신호와 제2 클록 신호 사이의 지연 보정들을 생성하는 단계를 포함한다. 일부 실시예들에서, 에지 트리거 하프 레이트 클록들을 생성하는 단계는 분배기들을 미리 결정된 순서로 인에이블하는 단계를 포함한다. 이러한 미리 결정된 순서는 상태 머신 또는 로직을 통해 구현될 수 있다.

일부 실시예들에서, 본 방법은 다중 비트 제어 신호의 코아스 및 파인 성분들을 동기화하는 단계를 더 포함한다. 일부 실시예들에서, 동기화는 플래그 신호에 따라 다중 비트 제어 신호의 코아스 및 파인 성분들을 래칭함으로써 다중 비트 제어 신호들의 세트를 점진적으로 업데이트 하는 단계를 포함한다. 일부 실시예들에서, 다중 비트 제어 신호들의 세트는 서모미터 비트들에 대응한다. 이러한 일부 실시예들에서, 본 방법은 그레이 코드로부터 서모미터 비트들을 생성하는 단계를 더 포함한다.

일부 실시예들에서, 듀티 사이클 보정 및 지연 보정은 점진적으로 다중 비트 제어 신호들을 업데이트하기 위해 선택 회로를 통해 선택된다. 일부 실시예들에서, 본 방법은 선택 회로에 의한 선택에 응답하여 각 듀티 사이클 보정 및 각 지연 보정을 저역 통과 필터링하는 단계를 더 포함한다. 선택 회로는 저역 통과 필터링을 수행하기 위해 공유 저역 통과 필터를 포함할 수 있다.

일부 실시예들에서, 본 방법은 각 클록 신호를 저역 통과 필터링함으로써 각 클록 신호와 연관된 공통 모드 신호를 생성하는 단계를 포함한다.

일부 실시예들에서, 위상간 비교를 생성하는 단계는 에지 트리거 하프 레이트 클록들을 배타적 OR(XOR)시키는 단계를 포함한다. 이러한 일부 실시예들에서, 본 방법은 에지 트리거 하프 레이트 클록들 사이의 위상간 비교를 저역 통과 필터링하는 단계를 더 포함한다. 이러한 저역 통과 필터들은 XOR 논리 게이트의 출력들에 대해 직접 동작하는 로컬 저역 통과 필터들일 수 있다.

일부 실시예들에서, 클록 버퍼들의 세트들에서 코아스 인버터 스테이지는 파인 인버터 스테이지에 선행한다. 일부 실시예들에서, 코아스 인버터 스테이지에서의 병렬로 연결된 다수의 인버터들에 소정의 다중 비트 제어 신호들의 세트의 코아스 성분의 각 비트가 제공된다. 일부 실시예들에서, 소정의 클록 버퍼들의 세트의 각 인버터 스테이지는 소정의 클록 신호의 상승 에지를 제어하기 위한 적어도 하나의 트랜지스터 및 소정의 클록 신호의 하강 에지를 제어하기 위한 적어도 하나의 트랜지스터를 포함한다. 일부 실시예들에서, 소정의 클록 신호의 상승 에지를 제어하기 위한 적어도 하나의 트랜지스터 및 소정의 클록 신호의 하강 에지를 제어하기 위한 적어도 하나의 트랜지스터는 코아스 및 파인 인버터 스테이지들에서 서로에 대해 인버트된다.

일부 실시예들에서, 클록 버퍼들의 세트의 각각의 코아스 및 파인 인버터 스테이지들을 조정하는 단계는 개시 동작 모드 동안 대응하는 듀티 사이클 보정에 응답하여 제1 기준 신호 및 제2 기준 신호의 상승 에지들 및 하강 에지들을 동시에 조정하는 단계를 포함한다.

일부 실시예들에서, 클록 버퍼들의 세트의 각각의 코아스 및 파인 인버터 스테이지들을 조정하는 단계는 미션 동작 모드 동안 대응하는 듀티 사이클 보정에 응답하여 제1 기준 신호 및 제2 기준 신호의 하강 에지들을 조정하는 단계를 포함한다. 뿐만 아니라, 클록 버퍼들의 세트의 각각의 코아스 및 파인 인버터 스테이지들을 조정하는 단계는 에지 트리거 하프 레이트 클록들을 생성하는데 어느 에지가 사용되었는지에 따라, 미션 동작 모드 동안 각 지연 보정에 응답하여 제1 기준 신호 및 제2 기준 신호의 상승 에지들 및 하강 에지들을 동시에 조정하는 단계를 포함할 수 있다.

일부 실시예들에서, 메인 클록 경로 또는 위상간 클록 경로로부터 제1 클록 신호 및 제2 클록 신호를 선택하는 단계를 포함한다.

Claims

방법으로서,
제1 클록 신호의 에지들에 응답하여 동작하는 제1 분배기 및 제2 클록 신호의 에지들에 응답하여 동작하는 제2 분배기로부터 에지 트리거(edge-triggered) 하프 레이트 클록들(half-rate clocks)을 생성하는 단계;
다중 비트 제어 신호들의 세트를 생성하는 단계 - 각 다중 비트 제어 신호는 상기 제1 클록 신호 및 상기 제2 클록 신호의 각 클록 신호의 상승 에지 및 하강 에지를 조정하기 위한 코아스(coarse) 및 파인(fine) 성분들을 갖고, 각 다중 비트 제어 신호는 다음의 선택에 응답하여 점진적으로 업데이트됨:
상기 각 클록 신호와 연관된 공통 모드 신호와 기준 전압의 비교에 응답하여 생성되는, 상기 각 클록 신호의 듀티 사이클 보정; 및
상기 에지 트리거 하프 레이트 클록들 사이의 위상간 비교에 응답하여 생성되는, 상기 제1 클록 신호와 상기 제2 클록 신호 사이의 지연 보정들 -; 및
상기 다중 비트 제어 신호들의 세트의 상기 코아스 및 파인 성분들에 따라 상기 제1 클록 신호 및 상기 제2 클록 신호를 각각 생성하는 클록 버퍼들의 세트의 각 코아스 및 파인 인버터 스테이지들을 조정하는 단계를 포함하는, 방법.
제1항에 있어서, 상기 에지 트리거 하프 레이트 클록들을 생성하는 단계는:
상기 제1 클록 신호 및 상기 제2 클록 신호로부터 하프 레이트 단일 종단(singled-ended) 클록들을 생성하는 단계;
인버터들을 사용하여 상기 하프 레이트 단일 종단 클록들의 보완체들(complements)을 생성하는 단계; 및
대응하는 상기 제1 클록 신호 및 상기 제2 클록 신호에 따라 상기 보완체들 및 상기 하프 레이트 단일 종단 신호들을 리타이밍(retiming)하는 단계를 포함하는 것인, 방법.
제1항에 있어서, 상기 에지 트리거 하프 레이트 클록들은 상기 제1 클록 신호의 상승 에지들 및 하강 에지들에 응답하여 동작하는 상기 제1 분배기로부터의 제1 상승 에지(rising-edge, RE) 트리거 하프 레이트 클록 및 제1 하강 에지(falling-edge, FE) 트리거 하프 레이트 클록 및 상기 제2 클록 신호의 상승 에지들 및 하강 에지들에 응답하여 동작하는 상기 제2 분배기로부터의 제2 RE 트리거 하프 레이트 클록 및 제2 FE 트리거 하프 레이트 클록을 포함하는 것인, 방법.
제3항에 있어서, (ⅰ) 상기 제1 RE 트리거 하프 레이트 클록과 상기 제2 RE 트리거 하프 레이트 클록, 그리고 (ⅱ) 상기 제1 FE 트리거 하프 레이트 클록과 상기 제2 FE 트리거 하프 레이트 클록 사이의 위상간 비교에 응답하여 상기 제1 클록 신호와 상기 제2 클록 신호 사이의 지연 보정들을 생성하는 단계를 더 포함하는, 방법.
제1항에 있어서, 상기 에지 트리거 하프 레이트 클록들을 생성하는 단계는 상기 제1 분배기 및 상기 제2 분배기를 미리 결정된 순서로 인에이블하는 단계를 포함하는 것인, 방법.
제1항에 있어서, 플래그 신호에 따라 상기 다중 비트 제어 신호의 상기 코아스 및 파인 성분들을 래칭함으로써 상기 다중 비트 제어 신호의 상기 코아스 및 파인 성분들을 동기화하는 단계를 더 포함하는, 방법.
제1항에 있어서, 상기 듀티 사이클 보정들 및 상기 지연 보정들은 선택 회로를 통해 선택되고, 상기 방법은:
상기 선택 회로에 의한 선택에 응답하여 공유 저역 통과 필터를 사용하여 각 듀티 사이클 보정 및 각 지연 보정을 저역 통과 필터링하는 단계를 더 포함하는, 방법.
제1항에 있어서, 로컬 저역 통과 필터들을 사용하여 상기 에지 트리거 하프 레이트 클록들 사이의 상기 위상간 비교를 저역 통과 필터링하는 단계를 더 포함하는, 방법.
제1항에 있어서, 소정의 클록 버퍼들의 세트의 각 인버터 스테이지는 소정의 클록 신호의 상기 상승 에지를 제어하기 위한 적어도 하나의 트랜지스터 및 상기 소정의 클록 신호의 상기 하강 에지를 제어하기 위한 적어도 하나의 트랜지스터를 포함하는 것인, 방법.
제9항에 있어서, 상기 소정의 클록 신호의 상기 상승 에지를 제어하기 위한 적어도 하나의 트랜지스터 및 상기 소정의 클록 신호의 상기 하강 에지를 제어하기 위한 적어도 하나의 트랜지스터는 상기 코아스 및 파인 인버터 스테이지들에서 서로에 대해 인버트되는 것인, 방법.
장치로서,
제1 클록 신호 및 제2 클록 신호를 생성하도록 구성된 클록 버퍼들의 세트 - 상기 클록 버퍼들의 세트의 각 클록 버퍼는 코아스 및 파인 성분들을 갖는 각 다중 비트 제어 신호들에 응답하여 상기 제1 클록 신호 및 상기 제2 클록 신호의 각 클록 신호의 상승 에지(RE) 및 하강 에지(FE)를 조정하기 위한 코아스 및 파인 인버터 스테이지들을 포함함 -;
상기 제1 클록 신호 및 상기 제2 클록 신호의 상승 에지들에 응답하여 RE 트리거 하프 레이트 클록들을 생성하도록 구성된 주파수 분배기 회로;
상기 각 다중 비트 제어 신호들을 생성하도록 구성된 지연 및 듀티 사이클 검출(delay and duty cycle detection, DDCD) 회로 - 각 다중 비트 제어 신호는 다음의 선택에 응답하여 점진적으로 업데이트됨:
상기 각 클록 신호와 연관된 공통 모드 신호와 기준 전압의 비교에 응답하여 생성되는, 상기 각 클록 신호의 듀티 사이클 보정; 및
RE 트리거 하프 레이트 클록들 사이의 위상간 비교에 응답하여 생성되는, 상기 제1 클록 신호와 상기 제2 클록 신호 사이의 지연 보정들 - 를 포함하는, 장치.
제11항에 있어서, 상기 주파수 분배기 회로는:
상기 제1 클록 신호 및 상기 제2 클록 신호로부터 하프 레이트 단일 종단 클록들을 생성하도록 구성된 트루 단상 클록(true single-phase clock, TSPC) 분배기들;
상기 하프 레이트 단일 종단 클록들의 보완체들을 생성하도록 구성된 인버터들; 및
대응하는 상기 제1 클록 신호 및 상기 제2 클록 신호에 따라 상기 보완체들 및 상기 하프 레이트 단일 종단 신호들을 리타이밍하도록 구성된 리타이밍 회로를 포함하는 것인, 장치.
제11항에 있어서,
상기 주파수 분배기 회로는 제1 분배기 및 제2 분배기를 포함하고,
상기 에지 트리거 하프 레이트 클록들은 상기 제1 클록 신호의 상승 에지들 및 하강 에지들에 응답하여 동작하는 상기 제1 분배기로부터의 제1 상승 에지(RE) 트리거 하프 레이트 클록 및 제1 하강 에지(FE) 트리거 하프 레이트 클록 및 상기 제2 클록 신호의 상승 에지들 및 하강 에지들에 각각 응답하여 동작하는 상기 제2 분배기로부터의 제2 RE 트리거 하프 레이트 클록 및 제2 FE 트리거 하프 레이트 클록을 포함하는 것인, 장치.
제13항에 있어서, 상기 DDCD 회로는 (ⅰ) 상기 제1 RE 트리거 하프 레이트 클록과 상기 제2 RE 트리거 하프 레이트 클록, 그리고 (ⅱ) 상기 제1 FE 트리거 하프 레이트 클록과 상기 제2 FE 트리거 하프 레이트 클록 사이의 위상간 비교에 응답하여 상기 제1 클록 신호와 상기 제2 클록 신호 사이의 지연 보정들을 생성하도록 구성되는 것인, 장치.
제11항에 있어서, 상기 주파수 분배기 회로는 제1 분배기 및 제2 분배기를 포함하고,
상기 제1 분배기 및 상기 제2 분배기는 상기 에지 트리거 하프 레이트 클록들을 생성하기 위해 미리 결정된 순서로 인에이블되는 것인, 장치.
제11항에 있어서, 상기 DDCD 회로는 플래그 신호에 따라 상기 다중 비트 제어 신호의 상기 코아스 및 파인 성분들을 래칭함으로써 상기 다중 비트 제어 신호의 상기 코아스 및 파인 성분들을 동기화하도록 구성되는 것인, 장치.
제11항에 있어서, 점진적으로, 상기 다중 비트 제어 회로를 업데이트하기 위해 상기 듀티 사이클 보정들과 지연 보정들 중 하나를 선택하도록 그리고 각 선택된 듀티 사이클 보정 및 각 선택된 지연 보정을 공유 저역 통과 필터에 제공하도록 구성된 선택 회로를 더 포함하는, 장치.
제11항에 있어서, 상기 에지 트리거 하프 레이트 클록들 사이의 상기 위상간 비교를 필터링하도록 구성된 저역 통과 필터들을 더 포함하는, 장치.
제11항에 있어서, 소정의 클록 버퍼들의 세트의 각 인버터 스테이지는 소정의 클록 신호의 상기 상승 에지를 제어하기 위한 적어도 하나의 트랜지스터 및 상기 소정의 클록 신호의 상기 하강 에지를 제어하기 위한 적어도 하나의 트랜지스터를 포함하는 것인, 장치.
제19항에 있어서, 상기 소정의 클록 신호의 상기 상승 에지를 제어하기 위한 적어도 하나의 트랜지스터 및 상기 소정의 클록 신호의 상기 하강 에지를 제어하기 위한 적어도 하나의 트랜지스터는 상기 코아스 및 파인 인버터 스테이지들에서 서로에 대해 인버트되는 것인, 장치.