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KR20230052554A - 딜레이 회로 및 이를 포함하는 클록 에러 보정 장치 - Google Patents

딜레이 회로 및 이를 포함하는 클록 에러 보정 장치 Download PDF

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KR20230052554A
KR20230052554A KR1020210135742A KR20210135742A KR20230052554A KR 20230052554 A KR20230052554 A KR 20230052554A KR 1020210135742 A KR1020210135742 A KR 1020210135742A KR 20210135742 A KR20210135742 A KR 20210135742A KR 20230052554 A KR20230052554 A KR 20230052554A
Authority
KR
South Korea
Prior art keywords
clock signal
clock
code
duty
edge
Prior art date
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Pending
Application number
KR1020210135742A
Other languages
English (en)
Inventor
이현섭
신은석
최영돈
박준용
조현윤
최정환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US17/806,827 priority patent/US11791811B2/en
Priority to CN202211222707.8A priority patent/CN115967380A/zh
Publication of KR20230052554A publication Critical patent/KR20230052554A/ko
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Abstract

클록 신호에 대한 딜레이 회로는 딜레이 코드에 기초하여 복수의 제1 스위칭 신호들을 생성하는 제1 신호 생성기, 상기 복수의 제1 스위칭 신호들에 응답하여 선택적으로 턴-온되는 복수의 제1 인버터들을 포함하고, 상기 클록 신호의 제1 에지 및 제2 에지의 모두에 대한 제1 딜레이 시간을 조절하는 제1 인버팅 회로, 듀티 코드에 기초하여 복수의 제2 스위칭 신호들을 생성하는 제2 신호 생성기, 및 상기 복수의 제2 스위칭 신호들에 응답하여 선택적으로 턴-온되는 복수의 제2 풀-업부들 또는 복수의 제2 풀-다운부들을 가지는 복수의 제2 인버터들을 포함하고, 상기 클록 신호의 상기 제1 에지 및 상기 제2 에지 중 하나에 대한 제2 딜레이 시간을 조절하는 제2 인버팅 회로를 포함한다.

Description

딜레이 회로 및 이를 포함하는 클록 에러 보정 장치{DELAY CIRCUIT AND CLOCK ERROR CORRECTION DEVICE INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 클록 신호에 대한 딜레이 회로 및 상기 딜레이 회로를 포함하는 클록 에러 보정 장치에 관한 것이다.
반도체 회로 또는 전자 장치는 클록 신호에 기초하여 동작할 수 있다. 또한, 다양한 반도체 회로들에서, 서로 다른 위상들을 가지는 복수의 클록 신호들을 포함하는 다중 위상 클록 신호가 이용되고 있다. 한편, 상기 복수의 클록 신호들이 원하는 위상 차이를 가지지 않는 위상 에러(예를 들어, 직교 에러(Quadrature Error) 또는 스큐(Skew)), 및 각 클록 신호가 원하는 듀티 사이클을 가지지 않는 듀티 에러(Duty Error)가 발생될 수 있다. 이러한 위상 에러를 보정하도록 위상 에러 보정 장치(예를 들어, 직교 에러 보정 장치(Quadrature Error Corrector))가 이용되고, 또한 이러한 듀티 에러를 보정하도록 듀티 사이클 보정 장치(Duty Cycle Corrector)가 이용될 수 있다. 그러나, 상기 위상 에러 보정 장치가 다중 위상 클록 신호의 위상 에러를 보정하면 상기 다중 위상 클록 신호의 듀티 에러가 발생될 수 있고, 상기 듀티 사이클 보정 장치가 다중 위상 클록 신호의 듀티 에러를 보정하면 상기 다중 위상 클록 신호의 위상 에러가 발생될 수 있다.
본 발명의 일 목적은 위상 에러 및 듀티 에러 모두를 보정하는 데에 적합한 딜레이 회로를 제공하는 데 있다.
본 발명의 다른 목적은 위상 에러 및 듀티 에러 모두를 보정하는 클록 에러 보정 장치를 제공하는 데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 클록 신호에 대한 딜레이 회로는 딜레이 코드에 기초하여 복수의 제1 스위칭 신호들을 생성하는 제1 신호 생성기, 상기 복수의 제1 스위칭 신호들에 응답하여 선택적으로 턴-온되는 복수의 제1 인버터들을 포함하고, 상기 클록 신호의 제1 에지 및 제2 에지의 모두에 대한 제1 딜레이 시간을 조절하는 제1 인버팅 회로, 듀티 코드에 기초하여 복수의 제2 스위칭 신호들을 생성하는 제2 신호 생성기, 및 상기 복수의 제2 스위칭 신호들에 응답하여 선택적으로 턴-온되는 복수의 제2 풀-업부들 또는 복수의 제2 풀-다운부들을 가지는 복수의 제2 인버터들을 포함하고, 상기 클록 신호의 상기 제1 에지 및 상기 제2 에지 중 하나에 대한 제2 딜레이 시간을 조절하는 제2 인버팅 회로를 포함한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 서로 다른 위상들을 가지는 복수의 클록 신호들에 대한 클록 에러 보정 장치는 상기 복수의 클록 신호들의 경로들에 각각 배치된 복수의 딜레이 회로들, 위상 보정 구간에서 상기 복수의 딜레이 회로들로부터 출력된 상기 복수의 클록 신호들 중 인접한 두 개의 클록 신호들을 선택하고, 상기 인접한 두 개의 클록 신호들 중 하나를 클록 간격만큼 지연시키며, 듀티 보정 구간에서 상기 복수의 딜레이 회로들로부터 출력된 상기 복수의 클록 신호들 중 반대되는 두 개의 클록 신호들을 선택하고, 상기 반대되는 두 개의 클록 신호들 중 하나를 반전시키는 다중 경로 선택 회로, 상기 위상 보정 구간에서 상기 다중 경로 선택 회로로부터 출력된 상기 인접한 두 개의 클록 신호들의 위상들을 비교하고, 상기 듀티 보정 구간에서 상기 다중 경로 선택 회로로부터 출력된 상기 반대되는 두 개의 클록 신호들의 위상들을 비교하는 위상 검출기, 및 상기 클록 간격에 대한 간격 코드, 복수의 딜레이 코드들 및 복수의 듀티 코드들을 저장하고, 상기 위상 보정 구간에서 상기 위상 검출기의 출력 신호에 응답하여 상기 간격 코드 및 상기 복수의 딜레이 코드들을 조절하고, 상기 듀티 보정 구간에서 상기 위상 검출기의 상기 출력 신호에 응답하여 상기 복수의 듀티 코드들을 조절하는 코드 제어 회로를 포함한다. 상기 복수의 딜레이 회로들 각각은 상기 복수의 딜레이 코드들 중 상응하는 딜레이 코드에 응답하여 상기 복수의 클록 신호들 중 상응하는 클록 신호의 제1 에지 및 제2 에지의 모두에 대한 제1 딜레이 시간을 조절하고, 상기 복수의 듀티 코드들 중 상응하는 듀티 코드에 응답하여 상기 상응하는 클록 신호의 상기 제1 에지 및 상기 제2 에지 중 하나에 대한 제2 딜레이 시간을 조절한다.
상기와 같은 본 발명의 실시예들에 따른 딜레이 회로는 딜레이 코드에 기초하여 클록 신호의 제1 에지 및 제2 에지의 모두에 대한 제1 딜레이 시간을 조절하고, 듀티 코드에 기초하여 상기 클록 신호의 상기 제1 에지 및 상기 제2 에지 중 하나에 대한 제2 딜레이 시간을 조절할 수 있다. 이에 따라, 상기 딜레이 회로는 다중 위상 클록 신호의 위상 에러 및 듀티 에러 모두를 보정하는 데에 이용될 수 있다.
또한, 본 발명의 실시예들에 따른 클록 에러 보정 장치는 서로 다른 위상들을 가지는 복수의 클록 신호들 중 인접한 두 개의 클록 신호들의 제1 에지들을 비교하여 상기 복수의 클록 신호들의 위상 에러를 보정하고, 각 클록 신호의 제2 에지와 상기 클록 신호에 반대되는 클록 신호의 제1 에지를 비교하여 상기 클록 신호의 상기 제2 에지를 조절함으로써 상기 복수의 클록 신호들의 듀티 에러를 보정할 수 있다. 이에 따라, 상기 클록 에러 보정 장치는 상기 복수의 클록 신호들의 상기 위상 에러 및 상기 듀티 에러 모두를 보정할 수 있다.
도 1은 본 발명의 실시예들에 따른 딜레이 회로를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 딜레이 회로에 포함된 제1 신호 생성기의 일 예를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 딜레이 회로에 포함된 제2 신호 생성기의 일 예를 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 딜레이 회로의 일 예를 나타내는 도면이다.
도 5는 본 발명의 다른 실시예들에 따른 딜레이 회로를 나타내는 블록도이다.
도 6은 본 발명의 다른 실시예들에 따른 딜레이 회로의 일 예를 나타내는 도면이다.
도 7은 본 발명의 실시예들에 따른 클록 에러 보정 장치를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 클록 에러 보정 장치의 동작의 일 예를 설명하기 위한 도면이다.
도 9는 본 발명의 실시예들에 따른 클록 에러 보정 장치에 포함된 다중 경로 선택 회로의 일 예를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 클록 에러 보정 장치에 포함된 위상 검출기의 일 예를 나타내는 도면이다.
도 11은 본 발명의 실시예들에 따른 클록 에러 보정 장치에 포함된 코드 제어 회로의 일 예를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 클록 에러 보정 장치의 보정 루프의 일 예를 설명하기 위한 도면이다.
도 13은 본 발명의 실시예들에 따른 클록 에러 보정 장치의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 14는 본 발명의 실시예들에 따른 클록 에러 보정 장치의 보정 루프의 다른 예를 설명하기 위한 도면이다.
도 15는 본 발명의 실시예들에 따른 클록 에러 보정 장치를 포함하는 전자 장치를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 클록 에러 보정 장치를 포함하는 메모리 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 딜레이 회로를 나타내는 블록도이다.
도 1을 참조하면, 클록 신호(CLK)에 대한 딜레이 회로(100)는 제1 신호 생성기(120), 제1 인버팅 회로(140), 제2 신호 생성기(160) 및 제2 인버팅 회로(180)를 포함할 수 있다.
제1 신호 생성기(120)는 딜레이 코드(DLY_CODE)에 기초하여 복수의 제1 스위칭 신호들(SWS1)을 생성할 수 있다. 일 실시예에서, 딜레이 코드(DLY_CODE)가 N개의 비트들(N은 1 이상의 정수)을 가지는 경우, 제1 신호 생성기(120)는 2^N개의 제1 스위칭 신호들(SWS1)을 생성할 수 있다. 또한, 제1 신호 생성기(120)는 복수의 제1 스위칭 신호들(SWS1)을 반전시켜 복수의 제1 반전 스위칭 신호들(/SWS1)을 생성할 수 있다.
제1 인버팅 회로(140)는 클록 신호(CLK)를 반전시킬 수 있다. 제1 인버팅 회로(140)는 서로 병렬로 연결된 복수의 제1 인버터들(INV1)을 포함할 수 있다. 일 실시예에서, 제1 인버팅 회로(140)는 복수의 제1 인버터들(INV1)과 병렬로 연결된 제3 인버터(INV3)를 더 포함할 수 있다.
복수의 제1 인버터들(INV1)은 복수의 제1 스위칭 신호들(SWS1)에 응답하여 선택적으로 턴-온될 수 있다. 일 실시예에서, 복수의 제1 인버터들(INV1)은 제1 전원 전압 라인(예를 들어, 고 전원 전압 라인)과 제1 인버팅 회로(140)의 출력 노드 사이에 병렬로 연결된 복수의 제1 풀-업부들(PU1), 및 상기 출력 노드와 제2 전원 전압 라인(예를 들어, 저 전원 전압 라인) 사이에 병렬로 연결된 복수의 제1 풀-다운부들(PD1)을 포함할 수 있다. 복수의 제1 풀-다운부들(PD1)은 복수의 제1 스위칭 신호들(SWS1)에 응답하여 선택적으로 턴-온되고, 복수의 제1 풀-업부들(PU1)은 복수의 제1 반전 스위칭 신호들(/SWS1)에 응답하여 선택적으로 턴-온될 수 있다.
턴-온된 제1 인버터들(INV1)의 개수가 증가할수록 클록 신호(CLK)의 제1 에지 및 제2 에지의 모두에 대한 제1 인버팅 회로(140)에 의한 제1 딜레이 시간이 감소되고, 턴-온된 제1 인버터들(INV1)의 개수가 감소할수록 클록 신호(CLK)의 상기 제1 에지 및 상기 제2 에지의 모두에 대한 상기 제1 딜레이 시간이 증가될 수 있다. 즉, 제1 인버팅 회로(140)는 클록 신호(CLK)의 상기 제1 에지(예를 들어, 상승 에지) 및 상기 제2 에지(예를 들어, 하강 에지)의 모두에 대한 상기 제1 딜레이 시간을 조절할 수 있다.
일 실시예에서, 딜레이 회로(100)는 다중 위상 클록 신호의 각 클록 신호(CLK)의 경로에 배치될 수 있다. 이 경우, 제1 인버팅 회로(140)가 각 클록 신호(CLK)에 대한 상기 제1 딜레이 시간을 조절함으로써, 딜레이 회로(100)는 상기 다중 위상 클록 신호의 클록 신호들(CLK)이 원하는 위상 차이를 가지지 않는 위상 에러(예를 들어, 직교 에러(Quadrature Error) 또는 스큐(Skew))를 보정할 수 있다.
제2 신호 생성기(160)는 듀티 코드(DUTY_CODE)에 기초하여 복수의 제2 스위칭 신호들(SWS2)을 생성할 수 있다. 일 실시예에서, 듀티 코드(DUTY_CODE)가 M개의 비트들(M은 1 이상의 정수)을 가지는 경우, 제2 신호 생성기(160)는 2^M개의 제2 스위칭 신호들(SWS2)을 생성할 수 있다.
제2 인버팅 회로(180)는 제1 인버팅 회로(140)로부터 출력된 클록 신호(CLK)를 반전시킬 수 있다. 제2 인버팅 회로(180)는 서로 병렬로 연결된 복수의 제2 인버터들(INV2)을 포함할 수 있다. 일 실시예에서, 제2 인버팅 회로(180)는 복수의 제2 인버터들(INV2)과 병렬로 연결된 제4 인버터(INV4)를 더 포함할 수 있다.
복수의 제2 인버터들(INV2)은 상기 제1 전원 전압 라인과 제2 인버팅 회로(180)의 출력 노드 사이에 병렬로 연결된 복수의 제2 풀-업부들(PU2), 및 상기 출력 노드와 상기 제2 전원 전압 라인 사이에 병렬로 연결된 복수의 제2 풀-다운부들(PD2)을 포함할 수 있다. 복수의 제2 풀-업부들(PU2) 또는 복수의 제2 풀-다운부들(PD2)은 복수의 제2 스위칭 신호들(SWS2)에 응답하여 선택적으로 턴-온될 수 있다. 복수의 제2 풀-업부들(PU2) 또는 복수의 제2 풀-다운부들(PD2)이 선택적으로 턴-온되므로, 제2 인버팅 회로(180)는 클록 신호(CLK)의 상기 제1 에지 및 상기 제2 에지 중 하나에 대한 제2 딜레이 시간을 조절할 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 복수의 제2 인버터들(INV2)의 복수의 제2 풀-다운부들(PD2)이 복수의 제2 스위칭 신호들(SWS2)에 응답하여 선택적으로 턴-온되고, 제2 인버팅 회로(180)는 클록 신호(CLK)의 상기 제2 에지(예를 들어, 상기 하강 에지)에 대한 상기 제2 딜레이 시간을 조절할 수 있다. 예를 들어, 턴-온된 제2 풀-다운부들(PD2)의 개수가 증가할수록 클록 신호(CLK)의 상기 제2 에지에 대한 상기 제2 딜레이 시간이 감소되고, 턴-온된 제2 풀-다운부들(PD2)의 개수가 감소할수록 클록 신호(CLK)의 상기 제2 에지에 대한 상기 제2 딜레이 시간이 증가될 수 있다.
일 실시예에서, 딜레이 회로(100)가 상기 다중 위상 클록 신호의 각 클록 신호(CLK)의 경로에 배치된 경우, 제2 인버팅 회로(180)가 각 클록 신호(CLK)의 상기 제1 및 제2 에지들 중 하나에 대한 상기 제2 딜레이 시간을 조절함으로써, 즉 각 클록 신호(CLK)의 듀티 사이클(또는 펄스 폭)을 조절함으로써, 딜레이 회로(100)는 상기 다중 위상 클록 신호의 각 클록 신호(CLK)가 원하는 듀티 사이클을 가지지 않는 듀티 에러(Duty Error)를 보정할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 딜레이 회로(100)는 딜레이 코드(DLY_CODE)에 기초하여 클록 신호(CLK)의 상기 제1 에지 및 상기 제2 에지의 모두에 대한 상기 제1 딜레이 시간을 조절하고, 듀티 코드(DUTY_CODE)에 기초하여 클록 신호(CLK)의 상기 제1 에지 및 상기 제2 에지 중 하나에 대한 상기 제2 딜레이 시간을 조절할 수 있다. 이에 따라, 딜레이 회로(100)는 상기 다중 위상 클록 신호의 상기 위상 에러 및 상기 듀티 에러 모두를 보정하는 데에 이용될 수 있다.
한편, 도 1에는 제1 인버팅 회로(140)가 딜레이 회로(100)에 입력된 클록 신호(CLK)를 반전시키고, 제2 인버팅 회로(180)가 제1 인버팅 회로(140)로부터 출력된 클록 신호(CLK)를 반전시키는 예가 도시되어 있으나, 다른 실시예에서, 제2 인버팅 회로(180)가 딜레이 회로(100)에 입력된 클록 신호(CLK)를 반전시키고, 제1 인버팅 회로(140)가 제2 인버팅 회로(180)로부터 출력된 클록 신호(CLK)를 반전시킬 수 있다. 이 경우, 제2 인버팅 회로(180)의 복수의 제2 풀-업부들(PU2)이 복수의 제2 스위칭 신호들(SWS2)에 응답하여 선택적으로 턴-온될 수 있다.
도 2는 본 발명의 실시예들에 따른 딜레이 회로에 포함된 제1 신호 생성기의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 제1 신호 생성기(120)는 제1 이진-온도계 코드 변환기(122) 및 제1 스위칭 신호 생성 회로(124)를 포함할 수 있다.
제1 이진-온도계 코드 변환기(122)는 이진 코드인 딜레이 코드(DLY_CODE)를 제1 온도계 코드(THERM_CODE)로 변환할 수 있다. 일 실시예에서, 딜레이 코드(DLY_CODE)가 N개의 비트들을 가지는 경우, 제1 이진-온도계 코드 변환기(122)는 2^N개의 비트들을 가지는 제1 온도계 코드(THERM_CODE)를 생성할 수 있다. 예를 들어, 딜레이 코드(DLY_CODE)가 6개의 비트들을 가지고 '100000'의 값을 가지는 경우, 제1 이진-온도계 코드 변환기(122)는 '1'의 값을 가지는 32개의 비트들 및 '0'의 값을 가지는 32개의 비트들을 가지는 제1 온도계 코드(THERM_CODE)를 생성할 수 있다.
제1 스위칭 신호 생성 회로(124)는 제1 온도계 코드(THERM_CODE)에 상응하는 복수의 제1 스위칭 신호들(SWS1-1 내지 SWS1-64)을 생성할 수 있다. 예를 들어, 제1 온도계 코드(THERM_CODE)가 '1'의 값을 가지는 32개의 비트들 및 '0'의 값을 가지는 32개의 비트들을 가지는 경우, 제1 스위칭 신호 생성 회로(124)는 활성화 레벨(예를 들어, 하이 레벨)을 가지는 32개의 제1 스위칭 신호들(SWS1-1, SWS1-2, …, SWS1-32) 및 비활성화 레벨(예를 들어, 로우 레벨)을 가지는 32개의 제1 스위칭 신호들(SWS1-33, SWS1-34, …, SWS1-64)을 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 딜레이 회로에 포함된 제2 신호 생성기의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 제2 신호 생성기(160)는 제2 이진-온도계 코드 변환기(162) 및 제2 스위칭 신호 생성 회로(164)를 포함할 수 있다.
제2 이진-온도계 코드 변환기(162)는 이진 코드인 듀티 코드(DUTY_CODE)를 제2 온도계 코드(THERM_CODE)로 변환할 수 있다. 일 실시예에서, 듀티 코드(DUTY_CODE)가 M개의 비트들을 가지는 경우, 제2 이진-온도계 코드 변환기(162)는 2^M개의 비트들을 가지는 제2 온도계 코드(THERM_CODE)를 생성할 수 있다. 예를 들어, 듀티 코드(DUTY_CODE)가 4개의 비트들을 가지고 '1000'의 값을 가지는 경우, 제2 이진-온도계 코드 변환기(162)는 '1'의 값을 가지는 8개의 비트들 및 '0'의 값을 가지는 8개의 비트들을 가지는 제2 온도계 코드(THERM_CODE)를 생성할 수 있다.
제2 스위칭 신호 생성 회로(164)는 제2 온도계 코드(THERM_CODE)에 상응하는 복수의 제2 스위칭 신호들(SWS2-1 내지 SWS2-16)을 생성할 수 있다. 예를 들어, 제2 온도계 코드(THERM_CODE)가 '1'의 값을 가지는 8개의 비트들 및 '0'의 값을 가지는 8개의 비트들을 가지는 경우, 제2 스위칭 신호 생성 회로(164)는 활성화 레벨(예를 들어, 하이 레벨)을 가지는 8개의 제2 스위칭 신호들(SWS2-1, SWS2-2, …, SWS2-8) 및 비활성화 레벨(예를 들어, 로우 레벨)을 가지는 8개의 제2 스위칭 신호들(SWS2-9, SWS2-10, …, SWS2-16)을 생성할 수 있다.
도 4는 본 발명의 실시예들에 따른 딜레이 회로의 일 예를 나타내는 도면이다.
도 4를 참조하면, 딜레이 회로(100)의 제1 인버팅 회로는 서로 병렬로 연결된 복수의 제1 인버터들(INV1) 및 제3 인버터(INV3)를 포함하고, 딜레이 회로(100)의 제2 인버팅 회로는 서로 병렬로 연결된 복수의 제2 인버터들(INV2) 및 제4 인버터(INV4)를 포함할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 딜레이 코드(DLY_CODE)가 6개의 비트들을 가지고, 듀티 코드(DUTY_CODE)가 4개의 비트들을 가지는 경우, 딜레이 회로(100)는 64개의 제1 인버터들(INV1) 및 16개의 제2 인버터들(INV2)을 포함할 수 있다.
각 제1 인버터(INV1)는 제1 풀-업부 및 제1 풀-다운부를 포함하고, 상기 제1 풀-업부는 클록 신호(CLK)를 수신하는 제1 PMOS(P-type Metal-Oxide-Semiconductor) 트랜지스터(P1), 및 제1 반전 스위칭 신호(/SWS1)를 수신하는 제2 PMOS 트랜지스터(P2)를 포함할 수 있다. 제2 PMOS 트랜지스터(P2)가 제1 반전 스위칭 신호(/SWS1)에 응답하여 선택적으로 턴-온 또는 턴-오프됨으로써, 상기 제1 풀-업부가 선택적으로 턴-온될 수 있다. 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)는 제1 전원 전압(VDD)을 전송하는 제1 전원 전압 라인(VDDL)과 상기 제1 인버팅 회로의 제1 출력 노드(NO1) 사이에서 직렬로 연결될 수 있다. 일 실시예에서, 제1 PMOS 트랜지스터(P1)는 클록 신호(CLK)를 수신하는 게이트, 제1 전원 전압 라인(VDDL)에 연결된 소스, 및 제2 PMOS 트랜지스터(P2)에 연결된 드레인을 포함하고, 제2 PMOS 트랜지스터(P2)는 제1 반전 스위칭 신호(/SWS1)를 수신하는 게이트, 제1 PMOS 트랜지스터(P1)에 연결된 소스, 및 제1 출력 노드(NO1)에 연결된 드레인을 포함할 수 있다.
또한, 상기 제1 풀-다운부는 클록 신호(CLK)를 수신하는 제1 NMOS 트랜지스터(N1), 및 제1 스위칭 신호(SWS1)를 수신하는 제2 NMOS 트랜지스터(N2)를 포함할 수 있다. 제2 NMOS 트랜지스터(N2)가 제1 스위칭 신호(SWS1)에 응답하여 선택적으로 턴-온 또는 턴-오프됨으로써, 상기 제1 풀-다운부가 선택적으로 턴-온될 수 있다. 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)는 제1 출력 노드(NO1)와 제2 전원 전압(VSS)을 전송하는 제2 전원 전압 라인(VSSL) 사이에서 직렬로 연결될 수 있다. 일 실시예에서, 제1 NMOS 트랜지스터(N1)는 클록 신호(CLK)를 수신하는 게이트, 제2 전원 전압 라인(VSSL)에 연결된 소스, 및 제2 NMOS 트랜지스터(N2)에 연결된 드레인을 포함하고, 제2 NMOS 트랜지스터(N2)는 제1 스위칭 신호(SWS1)를 수신하는 게이트, 제1 NMOS 트랜지스터(N1)에 연결된 소스, 및 제1 출력 노드(NO1)에 연결된 드레인을 포함할 수 있다.
제3 인버터(INV3)는 제1 전원 전압 라인(VDDL)과 제1 출력 노드(NO1) 사이에 연결되고, 클록 신호(CLK)를 수신하는 제5 PMOS 트랜지스터(P5), 및 제1 출력 노드(NO1)와 제2 전원 전압 라인(VSSL) 사이에 연결되고, 클록 신호(CLK)를 수신하는 제5 NMOS 트랜지스터(N5)를 포함할 수 있다. 일 실시예에서, 제5 PMOS 트랜지스터(P5)는 클록 신호(CLK)를 수신하는 게이트, 제1 전원 전압 라인(VDDL)에 연결된 소스, 및 제1 출력 노드(NO1)에 연결된 드레인을 포함하고, 제5 NMOS 트랜지스터(N5)는 클록 신호(CLK)를 수신하는 게이트, 제2 전원 전압 라인(VSSL)에 연결된 소스, 및 제1 출력 노드(NO1)에 연결된 드레인을 포함할 수 있다.
64개의 제1 인버터들(INV1)가 딜레이 코드(DLY_CODE)에 기초하여 생성된 제1 스위칭 신호들(SWS1)에 의해 선택적으로 턴-온됨으로써, 클록 신호(CLK)의 상승 에지 및 하강 에지의 모두에 대한 상기 제1 인버팅 회로에 의한 제1 딜레이 시간이 조절될 수 있다. 예를 들어, 딜레이 코드(DLY_CODE)가 '000000'의 값을 가지는 경우, 64개의 제1 인버터들(INV1)이 모두 턴-오프되고, 상기 제1 인버팅 회로는 제3 인버터(INV3)만으로 클록 신호(CLK)를 반전시키고, 클록 신호(CLK)에 대한 상기 제1 딜레이 시간이 상기 제1 인버팅 회로에 의한 최대 딜레이 시간이 될 수 있다. 다른 예에서, 딜레이 코드(DLY_CODE)가 '111111'의 값을 가지는 경우, 64개의 제1 인버터들(INV1)이 모두 턴-온되고, 상기 제1 인버팅 회로는 서로 병렬 연결된 64개의 제1 인버터들(INV1) 및 제3 인버터(INV3)로 클록 신호(CLK)를 반전시키고, 클록 신호(CLK)에 대한 상기 제1 딜레이 시간이 상기 제1 인버팅 회로에 의한 최소 딜레이 시간이 될 수 있다. 즉, 딜레이 코드(DLY_CODE)가 증가될수록, 턴-온되는 제1 인버터들(INV1)의 개수가 증가되고, 클록 신호(CLK)에 대한 상기 제1 딜레이 시간이 감소될 수 있다.
각 제2 인버터(INV2)는 제2 풀-업부 및 제2 풀-다운부를 포함하고, 상기 제2 풀-업부는 클록 신호(CLK)를 수신하는 제3 PMOS 트랜지스터(P3), 및 제2 전원 전압(VSS)(또는 제1 전원 전압(VDD))을 수신하는 제4 PMOS 트랜지스터(P4)를 포함할 수 있다. 제3 PMOS 트랜지스터(P3) 및 제4 PMOS 트랜지스터(P4)는 제1 전원 전압 라인(VDDL)과 상기 제2 인버팅 회로의 제2 출력 노드(NO2) 사이에서 직렬로 연결될 수 있다. 일 실시예에서, 제3 PMOS 트랜지스터(P3)는 클록 신호(CLK)를 수신하는 게이트, 제1 전원 전압 라인(VDDL)에 연결된 소스, 및 제4 PMOS 트랜지스터(P4)에 연결된 드레인을 포함하고, 제4 PMOS 트랜지스터(P4)는 제2 전원 전압(VSS)(또는 제1 전원 전압(VDD))을 수신하는 게이트, 제3 PMOS 트랜지스터(P3)에 연결된 소스, 및 제2 출력 노드(NO2)에 연결된 드레인을 포함할 수 있다.
제2 전원 전압(VSS)을 수신하는 제4 PMOS 트랜지스터(P4)는 턴-온 상태를 유지하고, 제1 전원 전압(VDD)을 수신하는 제4 PMOS 트랜지스터(P4)는 턴-오프 상태를 유지할 수 있다. 일 실시예에서, 16개의 제2 인버터들(INV2) 중, 8개의 제2 인버터들(INV2)에 포함된 제4 PMOS 트랜지스터들(P4)은 제2 전원 전압(VSS)을 수신하고, 다른 8개의 제2 인버터들(INV2)에 포함된 제4 PMOS 트랜지스터들(P4)은 제1 전원 전압(VDD)을 수신할 수 있다. 이 경우, 16개의 제2 인버터들(INV2)의 16개의 제2 풀-업부들 중, 8개의 제2 풀-업부들은 턴-온 상태를 유지하고, 다른 8개의 제2 풀-업부들은 턴-오프 상태를 유지할 수 있다.
또한, 상기 제2 풀-다운부는 클록 신호(CLK)를 수신하는 제3 NMOS 트랜지스터(N3), 및 제2 스위칭 신호(SWS2)를 수신하는 제4 NMOS 트랜지스터(N4)를 포함할 수 있다. 제4 NMOS 트랜지스터(N4)가 제2 스위칭 신호(SWS2)에 응답하여 선택적으로 턴-온 또는 턴-오프됨으로써, 상기 제2 풀-다운부가 선택적으로 턴-온될 수 있다. 제3 NMOS 트랜지스터(N3) 및 제4 NMOS 트랜지스터(N4)는 제2 출력 노드(NO2)와 제2 전원 전압 라인(VSSL) 사이에서 직렬로 연결될 수 있다. 일 실시예에서, 제3 NMOS 트랜지스터(N3)는 클록 신호(CLK)를 수신하는 게이트, 제2 전원 전압 라인(VSSL)에 연결된 소스, 및 제4 NMOS 트랜지스터(N4)에 연결된 드레인을 포함하고, 제4 NMOS 트랜지스터(N4)는 제2 스위칭 신호(SWS2)를 수신하는 게이트, 제3 NMOS 트랜지스터(N3)에 연결된 소스, 및 제2 출력 노드(NO2)에 연결된 드레인을 포함할 수 있다.
제4 인버터(INV4)는 제1 전원 전압 라인(VDDL)과 제2 출력 노드(NO2) 사이에 연결되고, 클록 신호(CLK)를 수신하는 제6 PMOS 트랜지스터(P6), 및 제2 출력 노드(NO2)와 제2 전원 전압 라인(VSSL) 사이에 연결되고, 클록 신호(CLK)를 수신하는 제6 NMOS 트랜지스터(N6)를 포함할 수 있다. 일 실시예에서, 제6 PMOS 트랜지스터(P6)는 클록 신호(CLK)를 수신하는 게이트, 제1 전원 전압 라인(VDDL)에 연결된 소스, 및 제2 출력 노드(NO2)에 연결된 드레인을 포함하고, 제6 NMOS 트랜지스터(N6)는 클록 신호(CLK)를 수신하는 게이트, 제2 전원 전압 라인(VSSL)에 연결된 소스, 및 제2 출력 노드(NO2)에 연결된 드레인을 포함할 수 있다.
16개의 제2 인버터들(INV2)의 16개의 제2 풀-다운부들이 듀티 코드(DUTY_CODE)에 기초하여 생성된 제2 스위칭 신호들(SWS2)에 의해 선택적으로 턴-온됨으로써, 클록 신호(CLK)의 상기 하강 에지에 대한 상기 제2 인버팅 회로에 의한 제2 딜레이 시간이 조절될 수 있다. 듀티 코드(DUTY_CODE)가 변경되는 경우, 상기 제2 인버팅 회로는 클록 신호(CLK)의 상기 상승 에지를 일정한 딜레이 시간만큼 지연시키고, 클록 신호(CLK)의 상기 하강 에지를 변경된 듀티 코드(DUTY_CODE)에 상응하는 상기 제2 딜레이 시간만큼 지연시킬 수 있다. 이에 따라, 듀티 코드(DUTY_CODE)에 기초하여 클록 신호(CLK)의 듀티 사이클(또는 펄스 폭)이 조절될 수 있다. 예를 들어, 듀티 코드(DUTY_CODE)가 '0000'의 값을 가지는 경우, 상기 16개의 제2 풀-다운부들이 모두 턴-오프되고, 상기 제2 인버팅 회로는 제4 인버터(INV4)의 제6 NMOS 트랜지스터(N6)만으로 클록 신호(CLK)의 상기 하강 에지를 출력할 수 있다. 이 경우, 클록 신호(CLK)의 상기 하강 에지에 대한 상기 제2 딜레이 시간이 상기 제2 인버팅 회로에 의한 최대 딜레이 시간이 되고, 클록 신호(CLK)의 듀티 사이클(또는 펄스 폭)이 최대 듀티 사이클이 될 수 있다. 다른 예에서, 듀티 코드(DUTY_CODE)가 '1111'의 값을 가지는 경우, 상기 16개의 제2 풀-다운부들이 모두 턴-온되고, 상기 제2 인버팅 회로는 서로 병렬 연결된 상기 16개의 제2 풀-다운부들 및 제6 NMOS 트랜지스터(N6)로 클록 신호(CLK)의 상기 하강 에지를 출력할 수 있다. 이 경우, 클록 신호(CLK)의 상기 하강 에지에 대한 상기 제2 딜레이 시간이 상기 제2 인버팅 회로에 의한 최소 딜레이 시간이 되고, 클록 신호(CLK)의 상기 듀티 사이클(또는 상기 펄스 폭)이 최소 듀티 사이클이 될 수 있다. 즉, 듀티 코드(DUTY_CODE)가 증가될수록, 턴-온되는 제2 풀-다운부들의 개수가 증가되고, 클록 신호(CLK)의 상기 하강 에지에 대한 상기 제2 딜레이 시간이 감소되며, 클록 신호(CLK)의 상기 듀티 사이클이 감소될 수 있다.
도 5는 본 발명의 다른 실시예들에 따른 딜레이 회로를 나타내는 블록도이다.
도 5를 참조하면, 딜레이 회로(200)는 제1 신호 생성기(220), 제1 인버팅 회로(240), 제5 인버터(INV5), 제2 신호 생성기(260), 제2 인버팅 회로(280) 및 제6 인버터(INV6)를 포함할 수 있다. 도 5의 딜레이 회로(200)는, 제5 인버터(INV5) 및 제6 인버터(INV6)를 더 포함하고, 제2 인버팅 회로(280)의 복수의 제2 인버터들(INV2)의 복수의 제2 풀-업부들(PU2')이 복수의 제2 스위칭 신호들(SWS2)에 응답하여 선택적으로 턴-온되는 것을 제외하고, 도 1의 딜레이 회로(100)와 유사한 구성 및 유사한 동작을 가질 수 있다.
제1 인버팅 회로(240)는 딜레이 회로(200)에 입력되는 클록 신호(CLK)를 반전시키고, 제5 인버터(INV5)는 제1 인버팅 회로(240)로부터 출력된 클록 신호(CLK)을 반전시키고, 제2 인버팅 회로(280)는 제5 인버터(INV5)로부터 출력된 클록 신호(CLK)을 반전시키고, 제6 인버터(INV6)는 제2 인버팅 회로(280)로부터 출력된 클록 신호(CLK)을 반전시킬 수 있다.
제2 인버팅 회로(280)의 복수의 제2 인버터들(INV2)은 복수의 제2 풀-업부들(PU2') 및 복수의 제2 풀-다운부들(PD2')을 포함할 수 있다. 복수의 제2 풀-업부들(PU2')이 복수의 제2 스위칭 신호들(SWS2)에 응답하여 선택적으로 턴-온됨으로써, 제2 인버팅 회로(280)에서 출력되는 클록 신호(CLK)의 상승 에지에 대한 딜레이 시간이 조절될 수 있다. 다만, 제2 인버팅 회로(280)에서 출력되는 클록 신호(CLK)가 제6 인버터(INV6)에 의해 반전되므로, 상기 복수의 제2 풀-업부들이 선택적으로 턴-온됨으로써, 딜레이 회로(200)에 의해 출력되는 클록 신호(CLK)의 하강 에지에 대한 딜레이 시간이 조절될 수 있다.
도 6은 본 발명의 다른 실시예들에 따른 딜레이 회로의 일 예를 나타내는 도면이다.
도 6을 참조하면, 딜레이 회로(200)는, 도 1 및 도 4에 도시된 딜레이 회로(100)에 비하여, 제5 인버터(INV5) 및 제6 인버터(INV6)를 더 포함할 수 있다.
제5 인버터(INV5)는 제1 인버팅 회로로부터 출력된 클록 신호(CLK)를 반전시킬 수 있다. 제5 인버터(INV5)는 제7 PMOS 트랜지스터(P7) 및 제7 NMOS 트랜지스터(N7)를 포함할 수 있다. 일 실시예에서, 제7 PMOS 트랜지스터(P7)는 상기 제1 인버팅 회로로부터 출력된 클록 신호(CLK)를 수신하는 게이트, 제1 전원 전압 라인(VDDL)에 연결된 소스, 및 제5 인버터(INV5)의 출력 노드에 연결된 드레인을 포함하고, 제7 NMOS 트랜지스터(N7)는 상기 제1 인버팅 회로로부터 출력된 클록 신호(CLK)를 수신하는 게이트, 제2 전원 전압 라인(VSSL)에 연결된 소스, 및 상기 출력 노드에 연결된 드레인을 포함할 수 있다.
제6 인버터(INV6)는 제2 인버팅 회로로부터 출력된 클록 신호(CLK)를 반전시킬 수 있다. 제6 인버터(INV6)는 제8 PMOS 트랜지스터(P8) 및 제8 NMOS 트랜지스터(N8)를 포함할 수 있다. 일 실시예에서, 제8 PMOS 트랜지스터(P8)는 상기 제2 인버팅 회로로부터 출력된 클록 신호(CLK)를 수신하는 게이트, 제1 전원 전압 라인(VDDL)에 연결된 소스, 및 딜레이 회로(200)의 출력 노드에 연결된 드레인을 포함하고, 제8 NMOS 트랜지스터(N8)는 상기 제2 인버팅 회로로부터 출력된 클록 신호(CLK)를 수신하는 게이트, 제2 전원 전압 라인(VSSL)에 연결된 소스, 및 상기 출력 노드에 연결된 드레인을 포함할 수 있다.
복수의 제2 인버터들(INV2)의 제4 NMOS 트랜지스터들(N4')의 적어도 일부는 제1 전원 전압(VDD)을 수신하고, 복수의 제2 인버터들(INV2)의 제4 NMOS 트랜지스터들(N4')의 다른 일부는 제2 전원 전압(VSS)을 수신할 수 있다. 예를 들어, 16개의 제2 인버터들(INV2)의 16개의 제4 NMOS 트랜지스터들(N4') 중, 8개의 제4 NMOS 트랜지스터들(N4')은 제1 전원 전압(VDD)을 수신하고, 턴-온 상태를 유지할 수 있다. 또한, 다른 8개의 제4 NMOS 트랜지스터들(N4')은 제2 전원 전압(VSS)을 수신하고, 턴-오프 상태를 유지할 수 있다.
복수의 제2 인버터들(INV2)의 제4 PMOS 트랜지스터들(P4')은 복수의 제2 스위칭 신호들(SWS2)을 수신할 수 있다. 따라서, 제4 PMOS 트랜지스터들(P4')은 듀티 코드(DUTY_CODE)에 기초하여 생성된 복수의 제2 스위칭 신호들(SWS2)에 응답하여 선택적으로 턴-온될 수 있다. 이에 따라, 상기 제2 인버팅 회로로부터 출력된 클록 신호(CLK)의 상승 에지에 대한 딜레이 시간이 조절될 수 있다. 또한, 상기 제2 인버팅 회로로부터 출력된 클록 신호(CLK)가 제6 인버터(INV6)에 의해 반전되므로, 선택적으로 턴-온되는 제4 PMOS 트랜지스터들(P4')의 개수에 따라 딜레이 회로(200)로부터 출력되는 클록 신호(CLK)의 하강 에지에 대한 딜레이 시간이 조절될 수 있다.
도 7은 본 발명의 실시예들에 따른 클록 에러 보정 장치를 나타내는 블록도이고, 도 8은 본 발명의 실시예들에 따른 클록 에러 보정 장치의 동작의 일 예를 설명하기 위한 도면이다.
도 7을 참조하면, 클록 에러 보정 장치(300)는 서로 다른 위상들을 가지는 복수의 클록 신호들(CLK1, CLK2, CLK3, CLK4)에 대한 위상 보정 및 듀티 보정을 수행할 수 있다. 일 실시예에서, 클록 에러 보정 장치(300)는 소정의 위상 차를 가지는 제1, 제2, 제3 및 제4 클록 신호들(CLK1, CLK2, CLK3, CLK4), 즉 4-위상 클록 신호에 대한 위상 보정 및 듀티 보정을 수행할 수 있다. 예를 들어, 제1, 제2, 제3 및 제4 클록 신호들(CLK1, CLK2, CLK3, CLK4)은 약 90도의 위상 차를 가지도록 설계된 상기 4-위상 클록 신호이고, 제1 클록 신호(CLK1)는 약 0도의 위상에 상응하는 정-위상 클록(In-phase Clock) 신호이고, 제2 클록 신호(CLK2)는 약 90도의 위상에 상응하는 직교 위상 클록(Quadrature Clock) 신호이며, 제3 클록 신호(CLK3)는 약 180도 위상에 상응하고 상기 정-위상 클록 신호에 반대되는 클록 신호이고, 제4 클록 신호(CLK4)는 약 270도 위상에 상응하고 상기 직교 위상 클록 신호에 반대되는 클록 신호일 수 있다. 클록 에러 보정 장치(300)는 복수의 딜레이 회로들(322, 324, 326, 328), 다중 경로 선택 회로(340), 위상 검출기(360) 및 코드 제어 회로(380)를 포함할 수 있다.
복수의 딜레이 회로들(322, 324, 326, 328)은 복수의 클록 신호들(CLK1, CLK2, CLK3, CLK4)의 경로들에 각각 배치될 수 있다. 일 실시예에서, 도 7에 도시된 바와 같이, 제1 클록 신호(CLK1)의 경로에 제1 딜레이 회로(322)가 배치되고, 제2 클록 신호(CLK2)의 경로에 제2 딜레이 회로(324)가 배치되고, 제3 클록 신호(CLK3)의 경로에 제3 딜레이 회로(326)가 배치되고, 제4 클록 신호(CLK4)의 경로에 제4 딜레이 회로(328)가 배치될 수 있다. 제1, 제2, 제3 및 제4 딜레이 회로들(322, 324, 326, 328) 각각은 도 1의 딜레이 회로(100), 도 5의 딜레이 회로(200), 또는 이와 유사한 딜레이 회로로 구현될 수 있다.
다중 경로 선택 회로(340)는 복수의 클록 신호들(CLK1, CLK2, CLK3, CLK4) 중 선택된 두 개의 출력 신호들을 출력할 수 있다. 클록 에러 보정 장치(300)가 상기 위상 보정을 수행하는 위상 보정 구간에서, 다중 경로 선택 회로(340)는 복수의 딜레이 회로들(322, 324, 326, 328)로부터 출력된 복수의 클록 신호들(CLK1, CLK2, CLK3, CLK4) 중 인접한 두 개의 클록 신호들을 선택하고, 상기 인접한 두 개의 클록 신호들 중 하나를 클록 간격만큼 지연시킬 수 있다. 또한, 클록 에러 보정 장치(300)가 상기 듀티 보정을 수행하는 듀티 보정 구간에서, 다중 경로 선택 회로(340)는 복수의 딜레이 회로들(322, 324, 326, 328)로부터 출력된 복수의 클록 신호들(CLK1, CLK2, CLK3, CLK4) 중 서로 반대되는 두 개의 클록 신호들을 선택하고, 상기 반대되는 두 개의 클록 신호들 중 하나를 반전시킬 수 있다.
일 실시예에서, 상기 위상 보정 구간은 제1 서브-구간, 제2 서브-구간, 제3 서브-구간 및 제4 서브-구간을 포함하고, 클록 에러 보정 장치(300)의 보정 주기는 상기 위상 보정 구간의 상기 제1 서브-구간, 상기 위상 보정 구간의 상기 제2 서브-구간, 상기 위상 보정 구간의 상기 제3 서브-구간, 상기 위상 보정 구간의 상기 제4 서브-구간 및 상기 듀티 보정 구간을 포함할 수 있다. 상기 위상 보정 구간의 상기 제1 서브-구간에서, 다중 경로 선택 회로(340)는 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)를 선택하고, 제1 클록 신호(CLK1)를 상기 클록 간격만큼 지연시킬 수 있다. 또한, 상기 위상 보정 구간의 상기 제2 서브-구간에서, 다중 경로 선택 회로(340)는 제2 클록 신호(CLK2) 및 제3 클록 신호(CLK3)를 선택하고, 제2 클록 신호(CLK2)를 상기 클록 간격만큼 지연시킬 수 있다. 또한, 상기 위상 보정 구간의 상기 제3 서브-구간에서, 다중 경로 선택 회로(340)는 제3 클록 신호(CLK3) 및 제4 클록 신호(CLK4)를 선택하고, 제3 클록 신호(CLK3)를 상기 클록 간격만큼 지연시킬 수 있다. 또한, 상기 위상 보정 구간의 상기 제4 서브-구간에서, 다중 경로 선택 회로(340)는 제4 클록 신호(CLK4) 및 제1 클록 신호(CLK1)를 선택하고, 제4 클록 신호(CLK4)를 상기 클록 간격만큼 지연시킬 수 있다. 또한, 상기 듀티 보정 구간에서 선택되는 두 개의 클록 신호들은 매 보정 주기마다 변경될 수 있다. 예를 들어, 제1 보정 주기의 상기 듀티 보정 구간에서, 다중 경로 선택 회로(340)는 제1 클록 신호(CLK1) 및 제3 클록 신호(CLK3)를 선택하고, 제1 클록 신호(CLK1)를 반전시켜 제1 반전 클록 신호 및 제3 클록 신호(CLK3)를 출력할 수 있다. 또한, 제2 보정 주기의 상기 듀티 보정 구간에서, 다중 경로 선택 회로(340)는 제2 클록 신호(CLK2) 및 제4 클록 신호(CLK4)를 선택하고, 제2 클록 신호(CLK2)를 반전시켜 제2 반전 클록 신호 및 제4 클록 신호(CLK4)를 출력할 수 있다. 또한, 제3 보정 주기의 상기 듀티 보정 구간에서, 다중 경로 선택 회로(340)는 제3 클록 신호(CLK3) 및 제1 클록 신호(CLK1)를 선택하고, 제3 클록 신호(CLK3)를 반전시켜 제3 반전 클록 신호 및 제1 클록 신호(CLK1)를 출력할 수 있다. 또한, 제4 보정 주기의 상기 듀티 보정 구간에서, 다중 경로 선택 회로(340)는 제4 클록 신호(CLK4) 및 제2 클록 신호(CLK2)를 선택하고, 제4 클록 신호(CLK4)를 반전시켜 제4 반전 클록 신호 및 제2 클록 신호(CLK2)를 출력할 수 있다.
위상 검출기(360)는 다중 경로 선택 회로(340)로부터 출력된 두 개의 클록 신호들의 위상들을 비교할 수 있다. 일 실시예에서, 위상 검출기(360)는 뱅뱅(Bang-Bang) 위상 검출기일 수 있다. 위상 검출기(360)는 상기 위상 보정 구간에서 다중 경로 선택 회로(340)로부터 출력된 상기 인접한 두 개의 클록 신호들의 위상들을 비교하고, 상기 듀티 보정 구간에서 다중 경로 선택 회로(340)로부터 출력된 상기 반대되는 두 개의 클록 신호들의 위상들을 비교할 수 있다. 일 실시예에서, 위상 검출기(360)는 수신되는 두 개의 클록 신호들의 제1 에지들(예를 들어, 상승 에지들)을 비교할 수 있다.
예를 들어, 위상 검출기(360)는 상기 위상 보정 구간의 상기 제1 서브-구간에서 제2 클록 신호(CLK2)의 제1 에지와 상기 클록 간격만큼 지연된 제1 클록 신호(CLK1)의 제1 에지를 비교하고, 상기 위상 보정 구간의 상기 제2 서브-구간에서 제3 클록 신호(CLK3)의 제1 에지와 상기 클록 간격만큼 지연된 제2 클록 신호(CLK2)의 제1 에지를 비교하고, 상기 위상 보정 구간의 상기 제3 서브-구간에서 제4 클록 신호(CLK4)의 제1 에지와 상기 클록 간격만큼 지연된 제3 클록 신호(CLK3)의 제1 에지를 비교하고, 상기 위상 보정 구간의 상기 제4 서브-구간에서 제1 클록 신호(CLK1)의 제1 에지와 상기 클록 간격만큼 지연된 제4 클록 신호(CLK4)의 제1 에지를 비교할 수 있다. 또한, 위상 검출기(360)는 상기 제1 보정 주기의 상기 듀티 보정 구간에서 상기 제1 반전 클록 신호의 제1 에지와 제3 클록 신호(CLK3)의 제1 에지를 비교하고, 상기 제2 보정 주기의 상기 듀티 보정 구간에서 상기 제2 반전 클록 신호의 제1 에지와 제4 클록 신호(CLK4)의 제1 에지를 비교하고, 상기 제3 보정 주기의 상기 듀티 보정 구간에서 상기 제3 반전 클록 신호의 제1 에지와 제1 클록 신호(CLK1)의 제1 에지를 비교하고, 상기 제4 보정 주기의 상기 듀티 보정 구간에서 상기 제4 반전 클록 신호의 제1 에지와 제2 클록 신호(CLK2)의 제1 에지를 비교할 수 있다.
코드 제어 회로(380)는 상기 클록 간격에 대한 간격 코드(INTV_CODE), 복수의 딜레이 코드들(DLY_CODE2, DLY_CODE3, DLY_CODE4) 및 복수의 듀티 코드들(DUTY_CODE1, DUTY_CODE2, DUTY_CODE3, DUTY_CODE4)을 저장할 수 있다. 간격 코드(INTV_CODE)는 상기 위상 보정 시에 이용되는 상기 클록 간격을 조절하기 위한 코드일 수 있다. 일 실시예에서, 코드 제어 회로(380)는, 복수의 딜레이 코드들(DLY_CODE2, DLY_CODE3, DLY_CODE4)로서, 제2 클록 신호(CLK2)에 대한 제2 딜레이 코드(DLY_CODE2), 제3 클록 신호(CLK3)에 대한 제3 딜레이 코드(DLY_CODE3) 및 제4 클록 신호(CLK4)에 대한 제4 딜레이 코드(DLY_CODE4)를 저장할 수 있다. 또한, 코드 제어 회로(380)는 제1 클록 신호(CLK1)에 대한 제1 딜레이 코드를 더욱 저장하고, 상기 제1 딜레이 코드는 기본 딜레이 코드로 설정될 수 있다. 또한, 일 실시예에서, 코드 제어 회로(380)는, 복수의 듀티 코드들(DUTY_CODE1, DUTY_CODE2, DUTY_CODE3, DUTY_CODE4)로서, 제1 클록 신호(CLK1)에 대한 제1 듀티 코드(DUTY_CODE1), 제2 클록 신호(CLK2)에 대한 제2 듀티 코드(DUTY_CODE2), 제3 클록 신호(CLK3)에 대한 제3 듀티 코드(DUTY_CODE3) 및 제4 클록 신호(CLK4)에 대한 제4 듀티 코드(DUTY_CODE4)를 저장할 수 있다.
코드 제어 회로(380)는 상기 위상 보정 구간에서 위상 검출기(360)의 출력 신호에 응답하여 간격 코드(INTV_CODE) 및 복수의 딜레이 코드들(DLY_CODE2, DLY_CODE3, DLY_CODE4)을 조절하고, 상기 듀티 보정 구간에서 위상 검출기(360)의 상기 출력 신호에 응답하여 복수의 듀티 코드들(DUTY_CODE1, DUTY_CODE2, DUTY_CODE3, DUTY_CODE4)을 조절할 수 있다. 예를 들어, 코드 제어 회로(380)는 상기 위상 보정 구간의 상기 제1 서브-구간에서 위상 검출기(360)의 상기 출력 신호에 응답하여 제2 딜레이 코드(DLY_CODE2)를 조절하고, 상기 위상 보정 구간의 상기 제2 서브-구간에서 위상 검출기(360)의 상기 출력 신호에 응답하여 제3 딜레이 코드(DLY_CODE3)를 조절하고, 상기 위상 보정 구간의 상기 제3 서브-구간에서 위상 검출기(360)의 상기 출력 신호에 응답하여 제4 딜레이 코드(DLY_CODE4)를 조절하고, 상기 위상 보정 구간의 상기 제4 서브-구간에서 위상 검출기(360)의 상기 출력 신호에 응답하여 간격 코드(INTV_CODE)를 조절할 수 있다. 또한, 코드 제어 회로(380)는 상기 제1 보정 주기의 상기 듀티 보정 구간에서 위상 검출기(360)의 상기 출력 신호에 응답하여 제1 듀티 코드(DUTY_CODE1)를 조절하고, 상기 제2 보정 주기의 상기 듀티 보정 구간에서 위상 검출기(360)의 상기 출력 신호에 응답하여 제2 듀티 코드(DUTY_CODE2)를 조절하고, 상기 제3 보정 주기의 상기 듀티 보정 구간에서 위상 검출기(360)의 상기 출력 신호에 응답하여 제3 듀티 코드(DUTY_CODE3)를 조절하고, 상기 제4 보정 주기의 상기 듀티 보정 구간에서 위상 검출기(360)의 상기 출력 신호에 응답하여 제4 듀티 코드(DUTY_CODE4)를 조절할 수 있다.
복수의 딜레이 회로들(322, 324, 326, 328) 각각은 복수의 딜레이 코드들(DLY_CODE2, DLY_CODE3, DLY_CODE4) 중 상응하는 딜레이 코드에 응답하여 복수의 클록 신호들(CLK1, CLK2, CLK3, CLK4) 중 상응하는 클록 신호의 제1 에지 및 제2 에지의 모두에 대한 제1 딜레이 시간을 조절하고, 복수의 듀티 코드들(DUTY_CODE1, DUTY_CODE2, DUTY_CODE3, DUTY_CODE4) 중 상응하는 듀티 코드에 응답하여 상기 상응하는 클록 신호의 상기 제1 에지 및 상기 제2 에지 중 하나에 대한 제2 딜레이 시간을 조절할 수 있다. 예를 들어, 제1 딜레이 회로(322)는 상기 기본 딜레이 코드로 설정된 상기 제1 딜레이 코드에 응답하여 제1 클록 신호(CLK1)에 대한 상기 제1 딜레이 시간을 기본 딜레이 시간으로 유지하고, 제1 듀티 코드(DUTY_CODE1)에 응답하여 제1 클록 신호(CLK1)의 하강 에지에 대한 상기 제2 딜레이 시간을 조절할 수 있다. 또한, 제2 딜레이 회로(324)는 제2 딜레이 코드(DLY_CODE2)에 응답하여 제2 클록 신호(CLK2)에 대한 상기 제1 딜레이 시간을 조절하고, 제2 듀티 코드(DUTY_CODE2)에 응답하여 제2 클록 신호(CLK2)의 하강 에지에 대한 상기 제2 딜레이 시간을 조절할 수 있다. 또한, 제3 딜레이 회로(326)는 제3 딜레이 코드(DLY_CODE3)에 응답하여 제3 클록 신호(CLK3)에 대한 상기 제1 딜레이 시간을 조절하고, 제3 듀티 코드(DUTY_CODE3)에 응답하여 제3 클록 신호(CLK2)의 하강 에지에 대한 상기 제2 딜레이 시간을 조절할 수 있다. 또한, 제4 딜레이 회로(328)는 제4 딜레이 코드(DLY_CODE4)에 응답하여 제4 클록 신호(CLK4)에 대한 상기 제1 딜레이 시간을 조절하고, 제4 듀티 코드(DUTY_CODE4)에 응답하여 제4 클록 신호(CLK4)의 하강 에지에 대한 상기 제2 딜레이 시간을 조절할 수 있다.
또한, 다중 경로 선택 회로(380)는 간격 코드(INTV_CODE)에 응답하여 상기 클록 간격을 조절할 수 있다. 예를 들어, 다중 경로 선택 회로(380)는 간격 코드(INTV_CODE)가 증가할수록 상기 클록 간격을 감소시키고, 간격 코드(INTV_CODE)가 감소할수록 상기 클록 간격을 증가시킬 수 있다.
상술한 동작들에 의해 복수의 클록 신호들(CLK1, CLK2, CLK3, CLK4)의 위상 에러 및 듀티 에러가 보정될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 상기 위상 보정 구간의 상기 제1 서브-구간에서 제1 클록 신호(CLK1)의 상승 에지(RE1)와 제2 클록 신호(CLK2)의 상승 에지(RE2)가 상기 클록 간격을 가지도록 제2 클록 신호(CLK2)에 대한 상기 제1 딜레이 시간이 조절되고, 상기 위상 보정 구간의 상기 제2 서브-구간에서 제2 클록 신호(CLK2)의 상승 에지(RE2)와 제3 클록 신호(CLK3)의 상승 에지(RE3)가 상기 클록 간격을 가지도록 제3 클록 신호(CLK3)에 대한 상기 제1 딜레이 시간이 조절되고, 상기 위상 보정 구간의 상기 제3 서브-구간에서 제3 클록 신호(CLK3)의 상승 에지(RE3)와 제4 클록 신호(CLK4)의 상승 에지(RE4)가 상기 클록 간격을 가지도록 제4 클록 신호(CLK4)에 대한 상기 제1 딜레이 시간이 조절되고, 상기 위상 보정 구간의 상기 제4 서브-구간에서 제4 클록 신호(CLK4)의 상승 에지(RE4)와 제1 클록 신호(CLK1)의 상승 에지(RE1)가 상기 클록 간격을 가지도록 상기 클록 간격이 조절될 수 있다. 이러한 위상 보정 구간에서의 위상 보정에 의해 제1, 제2, 제3 및 제4 클록 신호들(CLK1, CLK2, CLK3, CLK4)가 원하는 위상 차이(예를 들어, 약 90도의 위상 차이)를 가질 수 있고, 제1, 제2, 제3 및 제4 클록 신호들(CLK1, CLK2, CLK3, CLK4) 사이의 상기 위상 에러가 보정될 수 있다. 또한, 각 듀티 보정 구간에서 하나의 클록 신호(예를 들어, CLK1)의 하강 에지(예를 들어, FE1)와 상기 하나의 클록 신호에 대하여 반대되는 클록 신호(예를 들어, CLK3)의 상승 에지(예를 들어, RE3)를 비교하여 하나의 클록 신호(예를 들어, CLK1)의 하강 에지(예를 들어, FE1)에 대한 상기 제2 딜레이 시간이 조절되고, 이에 따라 하나의 클록 신호(예를 들어, CLK1)의 듀티 사이클이 조절될 수 있다. 따라서, 네 개의 보정 주기들에서의 네 개의 듀티 보정 구간들에서 제1, 제2, 제3 및 제4 클록 신호들(CLK1, CLK2, CLK3, CLK4)의 하강 에지들에 대한 제2 딜레이 시간들이 조절되고, 이에 따라 제1, 제2, 제3 및 제4 클록 신호들(CLK1, CLK2, CLK3, CLK4)의 듀티 사이클들이 조절될 수 있다. 이러한 듀티 보정 구간들에서의 듀티 보정에 의해 제1, 제2, 제3 및 제4 클록 신호들(CLK1, CLK2, CLK3, CLK4) 각각이 원하는 듀티 사이클을 가질 수 있고, 제1, 제2, 제3 및 제4 클록 신호들(CLK1, CLK2, CLK3, CLK4) 각각의 상기 듀티 에러가 보정될 수 있다.
도 9는 본 발명의 실시예들에 따른 클록 에러 보정 장치에 포함된 다중 경로 선택 회로의 일 예를 나타내는 블록도이다.
도 9를 참조하면, 다중 경로 선택 회로(340)는 제1 경로(PATH1), 제2 경로(PATH2), 제3 경로(PATH3), 제4 경로(PATH4), 제1 멀티플렉서(MUX1), (MUX1), 제2 멀티플렉서(MUX2), 제3 멀티플렉서(MUX3) 및 제4 멀티플렉서(MUX4)를 포함할 수 있다.
제1 경로(PATH1)는 다른 구성요소를 가지지 않을 수 있다. 제2 경로(PATH2)는 제1 인버터(341)을 가질 수 있다. 제1 인버터(341)는 입력 신호를 반전시키고, 제3 딜레이 시간을 가질 수 있다. 제3 경로(PATH3)는 딜레이 회로(345)를 가질 수 있다. 딜레이 회로(345)는 간격 코드(INTV_CODE)에 응답하여 입력 신호를 클록 간격만큼 지연시키는 지연 동작을 수행할 수 있다. 제4 경로(PATH4)는 직렬 연결된 제2 및 제3 인버터들(342, 343)을 가질 수 있다. 제2 및 제3 인버터들(342, 343)의 합은 제1 인버터(341)의 딜레이 시간과 실질적으로 동일한 상기 제3 딜레이 시간을 가질 수 있다.
제1 멀티플렉서(MUX1)는 위상 보정 구간에서 제1 내지 제4 클록 신호들(CLK1 내지 CLK4) 중 하나를 제1 경로(PATH1)에 제공하고, 듀티 보정 구간에서 제1 내지 제4 클록 신호들(CLK1 내지 CLK4) 중 하나를 제2 경로(PATH2)에 제공할 수 있다. 예를 들어, 제1 멀티플렉서(MUX1)는 상기 위상 보정 구간의 제1 서브-구간에서 제1 경로(PATH1)에 제2 클록 신호(CLK2)를 제공하고, 상기 위상 보정 구간의 제2 서브-구간에서 제1 경로(PATH1)에 제3 클록 신호(CLK3)를 제공하고, 상기 위상 보정 구간의 제3 서브-구간에서 제1 경로(PATH1)에 제4 클록 신호(CLK4)를 제공하고, 상기 위상 보정 구간의 제4 서브-구간에서 제1 경로(PATH1)에 제1 클록 신호(CLK1)를 제공할 수 있다. 또한, 제1 멀티플렉서(MUX1)는 제1 보정 주기의 상기 듀티 보정 구간에서 제2 경로(PATH2)에 제1 클록 신호(CLK1)를 제공하고, 제2 보정 주기의 상기 듀티 보정 구간에서 제2 경로(PATH2)에 제2 클록 신호(CLK2)를 제공하고, 제3 보정 주기의 상기 듀티 보정 구간에서 제2 경로(PATH2)에 제3 클록 신호(CLK3)를 제공하고, 제4 보정 주기의 상기 듀티 보정 구간에서 제2 경로(PATH2)에 제4 클록 신호(CLK4)를 제공할 수 있다.
제2 멀티플렉서(MUX2)는 상기 위상 보정 구간에서 제1 내지 제4 클록 신호들(CLK1 내지 CLK4) 중 하나를 제3 경로(PATH3)에 제공하고, 상기 듀티 보정 구간에서 제1 내지 제4 클록 신호들(CLK1 내지 CLK4) 중 하나를 제4 경로(PATH4)에 제공할 수 있다. 예를 들어, 제2 멀티플렉서(MUX2)는 상기 위상 보정 구간의 상기 제1 서브-구간에서 제3 경로(PATH3)에 제1 클록 신호(CLK1)를 제공하고, 상기 위상 보정 구간의 상기 제2 서브-구간에서 제3 경로(PATH3)에 제2 클록 신호(CLK2)를 제공하고, 상기 위상 보정 구간의 상기 제3 서브-구간에서 제3 경로(PATH3)에 제3 클록 신호(CLK3)를 제공하고, 상기 위상 보정 구간의 상기 제4 서브-구간에서 제3 경로(PATH3)에 제4 클록 신호(CLK4)를 제공할 수 있다. 또한, 제2 멀티플렉서(MUX2)는 상기 제1 보정 주기의 상기 듀티 보정 구간에서 제4 경로(PATH4)에 제3 클록 신호(CLK3)를 제공하고, 상기 제2 보정 주기의 상기 듀티 보정 구간에서 제4 경로(PATH4)에 제4 클록 신호(CLK4)를 제공하고, 상기 제3 보정 주기의 상기 듀티 보정 구간에서 제4 경로(PATH4)에 제1 클록 신호(CLK1)를 제공하고, 상기 제4 보정 주기의 상기 듀티 보정 구간에서 제4 경로(PATH4)에 제2 클록 신호(CLK2)를 제공할 수 있다.
제3 멀티플렉서(MUX3)는 상기 위상 보정 구간에서 제1 경로(PATH1)로부터 출력된 신호를 위상 검출기의 제1 입력 신호(IN1)로서 출력하고, 상기 듀티 보정 구간에서 제2 경로(PATH2)로부터 출력된 신호를 상기 위상 검출기의 제1 입력 신호(IN1)로서 출력할 수 있다. 또한, 제4 멀티플렉서(MUX4)는 상기 위상 보정 구간에서 제3 경로(PATH3)로부터 출력된 신호를 상기 위상 검출기의 제2 입력 신호(IN2)로서 출력하고, 상기 듀티 보정 구간에서 제4 경로(PATH4)로부터 출력된 신호를 상기 위상 검출기의 제2 입력 신호(IN2)로서 출력할 수 있다.
도 10은 본 발명의 실시예들에 따른 클록 에러 보정 장치에 포함된 위상 검출기의 일 예를 나타내는 도면이다.
도 10을 참조하면, 위상 검출기(360)는 비교 회로(362) 및 플립-플롭(364)을 포함할 수 있다.
비교 회로(362)는 다중 경로 선택 회로로부터 수신된 제1 입력 신호(IN1)의 상승 에지와 상기 다중 경로 선택 회로로부터 수신된 제2 입력 신호(IN2)의 상승 에지를 비교하여 출력 신호(OUT)를 생성할 수 있다. 일 실시예에서, 비교 회로(362)는 제1 내지 제14 트랜지스터들(T1 내지 T14)을 포함할 수 있다. 제1 입력 신호(IN1)의 상기 상승 에지가 제2 입력 신호(IN2)의 상기 상승 에지보다 앞서는 경우, 제1 및 제2 트랜지스터들(T1, T2)가 턴-온되어 제1 노드(N1)가 로우 레벨이 되고, 제7 및 제8 트랜지스터들(T7, T8)이 턴-온되어 제2 노드(N2)가 하이 레벨이 될 수 있다. 또한, 제9, 제10 및 제14 트랜지스터들(T9, T10, T14)이 턴-온되어 출력 신호(OUT)가 하이 레벨이 되고, 반전 출력 신호(OUTB)는 로우 레벨이 될 수 있다. 또한, 제2 입력 신호(IN2)의 상기 상승 에지가 제1 입력 신호(IN1)의 상기 상승 에지보다 앞서는 경우, 제5 및 제6 트랜지스터들(T5, T6)가 턴-온되어 제2 노드(N2)가 로우 레벨이 되고, 제3 및 제4 트랜지스터들(T3, T4)이 턴-온되어 제1 노드(N1)가 하이 레벨이 될 수 있다. 또한, 제11, 제12 및 제13 트랜지스터들(T11, T12, T13)이 턴-온되어 출력 신호(OUT)가 로우 레벨이 되고, 반전 출력 신호(OUTB)는 하이 레벨이 될 수 있다.
플립-플롭(364)은 제2 입력 신호(IN2)의 하강 에지에서 비교 회로(362)의 출력 신호(OUT)를 캡처 및 출력할 수 있다. 이에 따라, 제1 입력 신호(IN1)의 상기 상승 에지가 제2 입력 신호(IN2)의 상기 상승 에지보다 앞서는 경우, 위상 검출기(360)는 제2 입력 신호(IN2)의 상기 하강 에지에서 하이 레벨의 출력 신호(OUT)를 출력할 수 있다. 또한, 제1 입력 신호(IN1)의 상기 상승 에지가 제2 입력 신호(IN2)의 상기 상승 에지보다 늦은 경우, 위상 검출기(360)는 제2 입력 신호(IN2)의 상기 하강 에지에서 로우 레벨의 출력 신호(OUT)를 출력할 수 있다. 일 실시예에서, 플립-플롭(364)은 D 플립-플롭(DFF)일 수 있다.
도 11은 본 발명의 실시예들에 따른 클록 에러 보정 장치에 포함된 코드 제어 회로의 일 예를 나타내는 블록도이다.
도 11을 참조하면, 코드 제어 회로(380)는 제1 쉬프트 레지스터(382), 제1 가산기(384), 제2 쉬프트 레지스터(386) 및 제2 가산기(388)를 포함할 수 있다.
제1 쉬프트 레지스터(382)는 복수의 딜레이 코드들(DLY_CODE2, DLY_CODE3, DLY_CODE4) 및 간격 코드(INTV_CODE)를 저장하고, 위상 보정 클록 신호(PC_CLK)에 응답하여 복수의 딜레이 코드들(DLY_CODE2, DLY_CODE3, DLY_CODE4) 및 간격 코드(INTV_CODE)를 쉬프트할 수 있다. 제1 쉬프트 레지스터(382)는 복수의 레지스터들(REG)을 포함할 수 있다. 제1 가산기(384)는 제1 쉬프트 레지스터(382)로부터 출력된 코드에 위상 검출기의 출력 신호(OUT)를 가산할 수 있다.
제2 쉬프트 레지스터(386)는 복수의 듀티 코드들(DUTY_CODE1, DUTY_CODE2, DUTY_CODE3, DUTY_CODE4)을 저장하고, 듀티 보정 클록 신호(DC_CLK)에 응답하여 복수의 듀티 코드들(DUTY_CODE1, DUTY_CODE2, DUTY_CODE3, DUTY_CODE4)을 쉬프트할 수 있다. 제2 쉬프트 레지스터(386)는 복수의 레지스터들(REG)을 포함할 수 있다. 제2 가산기(388)는 제2 쉬프트 레지스터(386)로부터 출력된 코드에 상기 위상 검출기의 출력 신호(OUT)를 가산할 수 있다.
도 12는 본 발명의 실시예들에 따른 클록 에러 보정 장치의 보정 루프의 일 예를 설명하기 위한 도면이고, 도 13은 본 발명의 실시예들에 따른 클록 에러 보정 장치의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 7, 도 9, 도 12 및 도 13을 참조하면, 클록 에러 보정 장치(100)의 보정 주기(CP)는 위상 보정 구간(PCP)의 제1 서브-구간(PCP_SUB1), 위상 보정 구간(PCP)의 제2 서브-구간(PCP_SUB2), 위상 보정 구간(PCP)의 제3 서브-구간(PCP_SUB3), 위상 보정 구간(PCP)의 제4 서브-구간(PCP_SUB4) 및 듀티 보정 구간(DCP)을 포함할 수 있다. 또한, 보정 주기(CP)에 상응하는 보정 루프는 위상 보정 구간(PCP)의 제1 서브-구간(PCP_SUB1)에서의 제2 클록 신호(CLK2)에 대한 제1 위상 보정(PC1), 위상 보정 구간(PCP)의 제2 서브-구간(PCP_SUB2)에서의 제3 클록 신호(CLK3)에 대한 제2 위상 보정(PC2), 위상 보정 구간(PCP)의 제3 서브-구간(PCP_SUB3)에서의 제4 클록 신호(CLK4)에 대한 제3 위상 보정(PC3), 위상 보정 구간(PCP)의 제4 서브-구간(PCP_SUB4)에서의 클록 간격(INTV)에 대한 제4 위상 보정(PC4), 및 듀티 보정 구간(DCP)에서의 하나의 클록 신호의 하강 에지(CLK1_FE, CLK2_FE, CLK3_FE, CLK4_FE)에 대한 듀티 보정(DC)을 포함할 수 있다. 듀티 보정 구간(DCP)에서 듀티 보정(DC)이 수행되는 클록 신호는 매 보정 주기(CP)마다 변경될 수 있다.
위상 보정 구간(PCP)의 제1 서브-구간(PCP_SUB1)에서, 제1 멀티플렉서(MUX1)는 제1 경로(PATH1)에 제2 클록 신호(CLK2)를 출력하고, 제2 멀티플렉서(MUX2)는 제3 경로(PATH3)에 제1 클록 신호(CLK1)를 출력할 수 있다. 제3 경로(PATH3)는 제1 클록 신호(CLK1)를 클록 간격(INTV)만큼 지연시킬 수 있다. 제3 멀티플렉서(MUX)는 위상 검출기(360)에 제1 경로(PATH1)의 제2 클록 신호(CLK2)를 출력하고, 제4 멀티플렉서(MUX4)는 제3 경로(PATH3)의 클록 간격(INTV)만큼 지연된 제1 클록 신호(CLK1)를 출력할 수 있다. 위상 검출기(360)는 제2 클록 신호(CLK2)의 상승 에지와 클록 간격(INTV)만큼 지연된 제1 클록 신호(CLK1)의 상승 에지를 비교하고, 클록 간격(INTV)만큼 지연된 제1 클록 신호(CLK1)의 하강 에지에서 로우 레벨의 출력 신호를 출력할 수 있다. 코드 제어 회로(380)는 상기 로우 레벨의 출력 신호 및 위상 보정 클록 신호(PC_CLK)에 응답하여 제2 딜레이 코드(DLY_CODE2)를 1만큼 감소시킬 수 있다. 제2 딜레이 회로(324)는 1만큼 감소된 제2 딜레이 코드(DLY_CODE2)에 응답하여 제2 클록 신호(CLK2)에 대한 제1 딜레이 시간을 증가시킬 수 있다. 이에 따라, 제2 클록 신호(CLK2)에 대한 위상 에러를 보정하는 제1 위상 보정(PC1)이 수행될 수 있다. 이러한 방식들로, 위상 보정 구간(PCP)의 제2 서브-구간(PCP_SUB2)에서 제3 클록 신호(CLK3)에 대한 위상 에러를 보정하는 제2 위상 보정(PC2)이 수행되고, 위상 보정 구간(PCP)의 제3 서브-구간(PCP_SUB3)에서 제4 클록 신호(CLK4)에 대한 위상 에러를 보정하는 제3 위상 보정(PC3)이 수행될 수 있다.
위상 보정 구간(PCP)의 제4 서브-구간(PCP_SUB4)에서, 위상 검출기(360)는 제1 클록 신호(CLK1)의 상승 에지와 클록 간격(INTV)만큼 지연된 제4 클록 신호(CLK4)의 상승 에지를 비교하고, 클록 간격(INTV)만큼 지연된 제4 클록 신호(CLK4)의 하강 에지에서 로우 레벨의 출력 신호를 출력할 수 있다. 코드 제어 회로(380)는 상기 로우 레벨의 출력 신호 및 위상 보정 클록 신호(PC_CLK)에 응답하여 간격 코드(INTV_CODE)를 1만큼 증가시킬 수 있다. 제3 경로(PATH3)의 딜레이 회로(345)는 1만큼 증가된 간격 코드(INTV_CODE)에 응답하여 클록 간격(INTV)을 감소시킬 수 있다. 이에 따라, 클록 간격(INTV)에 대한 제4 위상 보정(PC4)이 수행될 수 있다. 이러한 제1 내지 제4 위상 보정들(PC1 내지 PC4)이 반복될 수 있고, 이에 따라 제1 내지 제4 클록 신호들(PC1 내지 PC4)이 제1 클록 신호(CLK1)의 주기의 약 1/4에 상응하는 클록 간격(INTV)을 가지고, 원하는 위상 차이를 가질 수 있다.
현재 위상 보정 구간(PCP)과 다음 위상 보정 구간 사이에 듀티 보정 구간(DCP)이 배치될 수 있다. 도 13의 예에서, 듀티 보정 구간(DCP)에서, 제1 멀티플렉서(MUX1)는 제2 경로(PATH2)에 제3 클록 신호(CLK3)를 출력하고, 제2 멀티플렉서(MUX2)는 제4 경로(PATH4)에 제1 클록 신호(CLK1)를 출력할 수 있다. 제2 경로(PATH2)의 제1 인버터(341)는 제3 클록 신호(CLK3)를 반전시켜 제3 반전 클록 신호(/CLK3)를 생성하고, 제3 반전 클록 신호(/CLK3)를 제3 지연 시간(DT3)만큼 지연시킬 수 있다. 제4 경로(PATH4)의 제2 및 제3 인버터들(342, 343)은 제1 클록 신호(CLK1)를 제3 지연 시간(DT3)만큼 지연시킬 수 있다. 제3 멀티플렉서(MUX)는 위상 검출기(360)에 제2 경로(PATH2)의 제3 반전 클록 신호(/CLK3)를 출력하고, 제4 멀티플렉서(MUX4)는 제4 경로(PATH4)의 제1 클록 신호(CLK1)를 출력할 수 있다. 위상 검출기(360)는 제3 반전 클록 신호(/CLK3)의 상승 에지와 제1 클록 신호(CLK1)의 상승 에지를 비교하고, 제1 클록 신호(CLK1)의 하강 에지에서 하이 레벨의 출력 신호를 출력할 수 있다. 코드 제어 회로(380)는 상기 하이 레벨의 출력 신호 및 듀티 보정 클록 신호(DC_CLK)에 응답하여 제3 듀티 코드(DUTY_CODE3)를 1만큼 증가시킬 수 있다. 제3 딜레이 회로(326)는 1만큼 증가된 제3 듀티 코드(DUTY_CODE3)에 응답하여 제3 클록 신호(CLK3)의 하강 에지에 대한 제2 딜레이 시간을 감소시킬 수 있다. 이에 따라, 제3 클록 신호(CLK3)의 듀티 사이클이 감소되고, 제3 클록 신호(CLK3)에 대한 듀티 에러를 보정하는 듀티 보정(DC)이 수행될 수 있다. 한편, 4개의 보정 주기들(CP)의 4개의 위상 보정 구간들(PCP)에서 제1 내지 제4 클록 신호(CLK1, CLK2, CLK3, CLK4)의 듀티 에러들이 각각 보정될 수 있다.
도 14는 본 발명의 실시예들에 따른 클록 에러 보정 장치의 보정 루프의 다른 예를 설명하기 위한 도면이다.
도 7 및 도 14를 참조하면, 클록 에러 보정 장치(100)의 보정 주기는 위상 보정 구간(PCP)의 제1 서브-구간(PCP_SUB1), 듀티 보정 구간(DCP)의 제1 서브-구간(DCP_SUB1), 위상 보정 구간(PCP)의 제2 서브-구간(PCP_SUB2), 듀티 보정 구간(DCP)의 제2 서브-구간(DCP_SUB2), 위상 보정 구간(PCP)의 제3 서브-구간(PCP_SUB3), 듀티 보정 구간(DCP)의 제3 서브-구간(DCP_SUB3), 위상 보정 구간(PCP)의 제4 서브-구간(PCP_SUB4) 및 듀티 보정 구간(DCP)의 제4 서브-구간(DCP_SUB4)을 포함할 수 있다.
또한, 보정 주기(CP)에 상응하는 보정 루프는 위상 보정 구간(PCP)의 제1 서브-구간(PCP_SUB1)에서의 제1 위상 보정(PC1), 듀티 보정 구간(DCP)의 제1 서브-구간(DCP_SUB1)에서의 제1 듀티 보정(DC1), 위상 보정 구간(PCP)의 제2 서브-구간(PCP_SUB2)에서의 제2 위상 보정(PC2), 듀티 보정 구간(DCP)의 제2 서브-구간(DCP_SUB2)에서의 제2 듀티 보정(DC2), 위상 보정 구간(PCP)의 제3 서브-구간(PCP_SUB3)에서의 제3 위상 보정(PC3), 듀티 보정 구간(DCP)의 제3 서브-구간(DCP_SUB3)에서의 제3 듀티 보정(DC3), 위상 보정 구간(PCP)의 제4 서브-구간(PCP_SUB4)에서의 제4 위상 보정(PC4), 및 듀티 보정 구간(DCP)의 제4 서브-구간(DCP_SUB4)에서의 제4 듀티 보정(DC4)을 포함할 수 있다.
예를 들어, 위상 보정 구간(PCP)의 제1 서브-구간(PCP_SUB1)에서의 제1 위상 보정(PC1)은 제1 클록 신호(CLK1)의 상승 에지와 제2 클록 신호(CLK2)의 상승 에지가 클록 간격(INTV)을 가지도록 제2 클록 신호(CLK2)에 대한 제1 딜레이 시간을 조절할 수 있다. 듀티 보정 구간(DCP)의 제1 서브-구간(DCP_SUB1)에서의 제1 듀티 보정(DC1)은 제1 클록 신호(CLK1)의 하강 에지(CLK1_FE)와 제3 클록 신호(CLK3)의 상승 에지를 비교하여 제1 클록 신호(CLK1)의 하강 에지(CLK1_FE)에 대한 제2 딜레이 시간을 조절할 수 있다. 위상 보정 구간(PCP)의 제2 서브-구간(PCP_SUB2)에서의 제1 위상 보정(PC2)은 제2 클록 신호(CLK2)의 상승 에지와 제3 클록 신호(CLK3)의 상승 에지가 클록 간격(INTV)을 가지도록 제3 클록 신호(CLK3)에 대한 제1 딜레이 시간을 조절할 수 있다. 듀티 보정 구간(DCP)의 제2 서브-구간(DCP_SUB2)에서의 제2 듀티 보정(DC2)은 제2 클록 신호(CLK2)의 하강 에지(CLK1_FE)와 제4 클록 신호(CLK4)의 상승 에지를 비교하여 제2 클록 신호(CLK2)의 하강 에지(CLK1_FE)에 대한 제2 딜레이 시간을 조절할 수 있다. 위상 보정 구간(PCP)의 제3 서브-구간(PCP_SUB3)에서의 제3 위상 보정(PC3)은 제3 클록 신호(CLK3)의 상승 에지와 제4 클록 신호(CLK4)의 상승 에지가 클록 간격(INTV)을 가지도록 제4 클록 신호(CLK4)에 대한 제1 딜레이 시간을 조절할 수 있다. 듀티 보정 구간(DCP)의 제3 서브-구간(DCP_SUB3)에서의 제3 듀티 보정(DC3)은 제3 클록 신호(CLK3)의 하강 에지(CLK3_FE)와 제1 클록 신호(CLK1)의 상승 에지를 비교하여 제3 클록 신호(CLK3)의 하강 에지(CLK3_FE)에 대한 제2 딜레이 시간을 조절할 수 있다. 위상 보정 구간(PCP)의 제4 서브-구간(PCP_SUB4)에서의 제4 위상 보정(PC4)은 제4 클록 신호(CLK4)의 상승 에지와 제1 클록 신호(CLK1)의 상승 에지가 클록 간격(INTV)을 가지도록 클록 간격(INTV)을 조절할 수 있다. 듀티 보정 구간(DCP)의 제4 서브-구간(DCP_SUB4)에서의 제4 듀티 보정(DC4)은 제4 클록 신호(CLK4)의 하강 에지(CLK4_FE)와 제2 클록 신호(CLK2)의 상승 에지를 비교하여 제4 클록 신호(CLK4)의 하강 에지(CLK4_FE)에 대한 제2 딜레이 시간을 조절할 수 있다.
도 15는 본 발명의 실시예들에 따른 클록 에러 보정 장치를 포함하는 전자 장치를 나타내는 블록도이다.
도 15를 참조하면, 전자 장치(400)는 다중 위상 클록 신호(MP_CLK)를 생성하는 클록 생성기(420), 다중 위상 클록 신호(MP_CLK)에 대한 보정 동작을 수행하는 클록 에러 보정 장치(440) 및 클록 에러 보정 장치(440)에 의해 출력된 다중 위상 클록 신호(MP_CLK)에 동기되어 동작하는 내부 회로(460)를 포함할 수 있다. 클록 에러 보정 장치(440)는 다중 위상 클록 신호(MP_CLK)의 위상 에러 및 듀티 에러의 모두를 보정할 수 있고, 내부 회로(460)는 클록 에러 보정 장치(440)에 의해 출력된 다중 위상 클록 신호(MP_CLK)에 기초하여 에러 없이 정상적으로 동작할 수 있다.
도 16은 본 발명의 실시예들에 따른 클록 에러 보정 장치를 포함하는 메모리 장치를 나타내는 블록도이다.
도 16을 참조하면, 메모리 장치(500)는 데이터를 저장하는 메모리 코어(520), 다중 위상 클록 신호(MP_CLK)에 대한 보정 동작을 수행하는 클록 에러 보정 장치(540), 및 클록 에러 보정 장치(540)에 의해 출력된 다중 위상 클록 신호(MP_CLK)에 응답하여 메모리 컨트롤러에 출력 데이터(DQ)를 전송하는 데이터 송신기(560)를 포함할 수 있다. 클록 에러 보정 장치(540)는 다중 위상 클록 신호(MP_CLK)의 위상 에러 및 듀티 에러의 모두를 보정할 수 있고, 데이터 송신기(560)는 클록 에러 보정 장치(540)에 의해 출력된 다중 위상 클록 신호(MP_CLK)에 기초하여 출력 데이터(DQ)를 에러 없이 정상적으로 전송할 수 있다.
본 발명은 클록 신호를 이용하는 반도체 회로 또는 전자 장치에 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 내비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 전자 장치에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 클록 신호에 대한 딜레이 회로에 있어서,
    딜레이 코드에 기초하여 복수의 제1 스위칭 신호들을 생성하는 제1 신호 생성기;
    상기 복수의 제1 스위칭 신호들에 응답하여 선택적으로 턴-온되는 복수의 제1 인버터들을 포함하고, 상기 클록 신호의 제1 에지 및 제2 에지의 모두에 대한 제1 딜레이 시간을 조절하는 제1 인버팅 회로;
    듀티 코드에 기초하여 복수의 제2 스위칭 신호들을 생성하는 제2 신호 생성기; 및
    상기 복수의 제2 스위칭 신호들에 응답하여 선택적으로 턴-온되는 복수의 제2 풀-업부들 또는 복수의 제2 풀-다운부들을 가지는 복수의 제2 인버터들을 포함하고, 상기 클록 신호의 상기 제1 에지 및 상기 제2 에지 중 하나에 대한 제2 딜레이 시간을 조절하는 제2 인버팅 회로를 포함하는 딜레이 회로.
  2. 제1 항에 있어서, 상기 복수의 제1 인버터들은,
    제1 전원 전압 라인과 출력 노드 사이에 병렬로 연결된 복수의 제1 풀-업부들; 및
    상기 출력 노드와 제2 전원 전압 라인 사이에 병렬로 연결된 복수의 제1 풀-다운부들을 포함하고,
    상기 복수의 제1 풀-다운부들 각각은,
    상기 클록 신호를 수신하는 제1 NMOS 트랜지스터; 및
    상기 복수의 제1 스위칭 신호들 중 상응하는 스위칭 신호를 수신하는 제2 NMOS 트랜지스터를 포함하고,
    상기 복수의 제1 풀-업부들 각각은,
    상기 클록 신호를 수신하는 제1 PMOS 트랜지스터; 및
    상기 상응하는 스위칭 신호의 반전 신호를 수신하는 제2 PMOS 트랜지스터를 포함하는 딜레이 회로.
  3. 제2 항에 있어서, 상기 제1 인버팅 회로는,
    상기 복수의 제1 인버터들과 병렬로 연결된 제3 인버터를 더 포함하고,
    상기 제3 인버터는,
    상기 제1 전원 전압 라인과 상기 출력 노드 사이에 연결되고, 상기 클록 신호를 수신하는 PMOS 트랜지스터; 및
    상기 출력 노드와 상기 제2 전원 전압 라인 사이에 연결되고, 상기 클록 신호를 수신하는 NMOS 트랜지스터를 포함하는 딜레이 회로.
  4. 제1 항에 있어서, 상기 복수의 제2 인버터들은,
    제1 전원 전압 라인과 출력 노드 사이에 병렬로 연결된 상기 복수의 제2 풀-업부들; 및
    상기 출력 노드와 제2 전원 전압 라인 사이에 병렬로 연결되고, 상기 복수의 제2 스위칭 신호들에 응답하여 선택적으로 턴-온되는 상기 복수의 제2 풀-다운부들을 포함하고,
    상기 복수의 제2 풀-다운부들 각각은,
    상기 클록 신호를 수신하는 제3 NMOS 트랜지스터; 및
    상기 복수의 제2 스위칭 신호들 중 상응하는 스위칭 신호를 수신하는 제4 NMOS 트랜지스터를 포함하고,
    상기 복수의 제2 풀-업부들 중 적어도 하나는,
    상기 클록 신호를 수신하는 제3 PMOS 트랜지스터; 및
    제2 전원 전압을 수신하는 제4 PMOS 트랜지스터를 포함하는 딜레이 회로.
  5. 서로 다른 위상들을 가지는 복수의 클록 신호들에 대한 클록 에러 보정 장치에 있어서,
    상기 복수의 클록 신호들의 경로들에 각각 배치된 복수의 딜레이 회로들;
    위상 보정 구간에서 상기 복수의 딜레이 회로들로부터 출력된 상기 복수의 클록 신호들 중 인접한 두 개의 클록 신호들을 선택하고, 상기 인접한 두 개의 클록 신호들 중 하나를 클록 간격만큼 지연시키며, 듀티 보정 구간에서 상기 복수의 딜레이 회로들로부터 출력된 상기 복수의 클록 신호들 중 반대되는 두 개의 클록 신호들을 선택하고, 상기 반대되는 두 개의 클록 신호들 중 하나를 반전시키는 다중 경로 선택 회로;
    상기 위상 보정 구간에서 상기 다중 경로 선택 회로로부터 출력된 상기 인접한 두 개의 클록 신호들의 위상들을 비교하고, 상기 듀티 보정 구간에서 상기 다중 경로 선택 회로로부터 출력된 상기 반대되는 두 개의 클록 신호들의 위상들을 비교하는 위상 검출기; 및
    상기 클록 간격에 대한 간격 코드, 복수의 딜레이 코드들 및 복수의 듀티 코드들을 저장하고, 상기 위상 보정 구간에서 상기 위상 검출기의 출력 신호에 응답하여 상기 간격 코드 및 상기 복수의 딜레이 코드들을 조절하고, 상기 듀티 보정 구간에서 상기 위상 검출기의 상기 출력 신호에 응답하여 상기 복수의 듀티 코드들을 조절하는 코드 제어 회로를 포함하고,
    상기 복수의 딜레이 회로들 각각은 상기 복수의 딜레이 코드들 중 상응하는 딜레이 코드에 응답하여 상기 복수의 클록 신호들 중 상응하는 클록 신호의 제1 에지 및 제2 에지의 모두에 대한 제1 딜레이 시간을 조절하고, 상기 복수의 듀티 코드들 중 상응하는 듀티 코드에 응답하여 상기 상응하는 클록 신호의 상기 제1 에지 및 상기 제2 에지 중 하나에 대한 제2 딜레이 시간을 조절하는 클록 에러 보정 장치.
  6. 제5 항에 있어서, 상기 복수의 클록 신호들은 제1, 제2, 제3 및 제4 클록 신호들을 포함하고,
    상기 클록 에러 보정 장치의 보정 주기는,
    상기 제1 클록 신호의 상기 제1 에지와 상기 제2 클록 신호의 상기 제1 에지가 상기 클록 간격을 가지도록 상기 제2 클록 신호에 대한 상기 제1 딜레이 시간이 조절되는 상기 위상 보정 구간의 제1 서브-구간,
    상기 제2 클록 신호의 상기 제1 에지와 상기 제3 클록 신호의 상기 제1 에지가 상기 클록 간격을 가지도록 상기 제3 클록 신호에 대한 상기 제1 딜레이 시간이 조절되는 상기 위상 보정 구간의 제2 서브-구간,
    상기 제3 클록 신호의 상기 제1 에지와 상기 제4 클록 신호의 상기 제1 에지가 상기 클록 간격을 가지도록 상기 제4 클록 신호에 대한 상기 제1 딜레이 시간이 조절되는 상기 위상 보정 구간의 제3 서브-구간,
    상기 제4 클록 신호의 상기 제1 에지와 상기 제1 클록 신호의 상기 제1 에지가 상기 클록 간격을 가지도록 상기 클록 간격이 조절되는 상기 위상 보정 구간의 제4 서브-구간, 및
    상기 제1, 제2, 제3 및 제4 클록 신호들 중 하나의 클록 신호의 상기 제2 에지와 상기 제1, 제2, 제3 및 제4 클록 신호들 중 상기 하나의 클록 신호에 대하여 반대되는 클록 신호의 상기 제1 에지를 비교하여 상기 하나의 클록 신호의 상기 제2 에지에 대한 상기 제2 딜레이 시간이 조절되는 상기 듀티 보정 구간을 포함하는 클록 에러 보정 장치.
  7. 제5 항에 있어서, 상기 복수의 클록 신호들은 제1, 제2, 제3 및 제4 클록 신호들을 포함하고, 상기 제1 클록 신호에 대한 제1 딜레이 코드는 기본 딜레이 코드로 설정되고, 상기 복수의 딜레이 코드들은 상기 제2 클록 신호에 대한 제2 딜레이 코드, 상기 제3 클록 신호에 대한 제3 딜레이 코드, 및 상기 제4 클록 신호에 대한 제4 딜레이 코드를 포함하고,
    상기 위상 보정 구간의 제1 서브-구간에서, 상기 다중 경로 선택 회로는 상기 제2 클록 신호 및 상기 클록 간격만큼 지연된 상기 제1 클록 신호를 출력하고, 상기 위상 검출기는 상기 제2 클록 신호의 상기 제1 에지와 상기 클록 간격만큼 지연된 상기 제1 클록 신호의 상기 제1 에지를 비교하고, 상기 코드 제어 회로는 상기 위상 검출기의 상기 출력 신호에 응답하여 상기 제2 딜레이 코드를 조절하고,
    상기 위상 보정 구간의 제2 서브-구간에서, 상기 다중 경로 선택 회로는 상기 제3 클록 신호 및 상기 클록 간격만큼 지연된 상기 제2 클록 신호를 출력하고, 상기 위상 검출기는 상기 제3 클록 신호의 상기 제1 에지와 상기 클록 간격만큼 지연된 상기 제2 클록 신호의 상기 제1 에지를 비교하고, 상기 코드 제어 회로는 상기 위상 검출기의 상기 출력 신호에 응답하여 상기 제3 딜레이 코드를 조절하고,
    상기 위상 보정 구간의 제3 서브-구간에서, 상기 다중 경로 선택 회로는 상기 제4 클록 신호 및 상기 클록 간격만큼 지연된 상기 제3 클록 신호를 출력하고, 상기 위상 검출기는 상기 제4 클록 신호의 상기 제1 에지와 상기 클록 간격만큼 지연된 상기 제3 클록 신호의 상기 제1 에지를 비교하고, 상기 코드 제어 회로는 상기 위상 검출기의 상기 출력 신호에 응답하여 상기 제4 딜레이 코드를 조절하고,
    상기 위상 보정 구간의 제4 서브-구간에서, 상기 다중 경로 선택 회로는 상기 제1 클록 신호 및 상기 클록 간격만큼 지연된 상기 제4 클록 신호를 출력하고, 상기 위상 검출기는 상기 제1 클록 신호의 상기 제1 에지와 상기 클록 간격만큼 지연된 상기 제4 클록 신호의 상기 제1 에지를 비교하고, 상기 코드 제어 회로는 상기 위상 검출기의 상기 출력 신호에 응답하여 상기 간격 코드를 조절하는 클록 에러 보정 장치.
  8. 제5 항에 있어서, 상기 복수의 클록 신호들은 제1, 제2, 제3 및 제4 클록 신호들을 포함하고, 상기 복수의 듀티 코드들은 상기 제1 클록 신호에 대한 제1 듀티 코드, 상기 제2 클록 신호에 대한 제2 듀티 코드, 상기 제3 클록 신호에 대한 제3 듀티 코드, 및 상기 제4 클록 신호에 대한 제4 듀티 코드를 포함하고,
    제1 보정 주기의 상기 듀티 보정 구간에서, 상기 다중 경로 선택 회로는 상기 제1 클록 신호를 반전시켜 제1 반전 클록 신호 및 상기 제3 클록 신호를 출력하고, 상기 위상 검출기는 상기 제1 반전 클록 신호의 상기 제1 에지와 상기 제3 클록 신호의 상기 제1 에지를 비교하고, 상기 코드 제어 회로는 상기 위상 검출기의 상기 출력 신호에 응답하여 상기 제1 듀티 코드를 조절하고,
    제2 보정 주기의 상기 듀티 보정 구간에서, 상기 다중 경로 선택 회로는 상기 제2 클록 신호를 반전시켜 제2 반전 클록 신호 및 상기 제4 클록 신호를 출력하고, 상기 위상 검출기는 상기 제2 반전 클록 신호의 상기 제1 에지와 상기 제4 클록 신호의 상기 제1 에지를 비교하고, 상기 코드 제어 회로는 상기 위상 검출기의 상기 출력 신호에 응답하여 상기 제2 듀티 코드를 조절하고,
    제3 보정 주기의 상기 듀티 보정 구간에서, 상기 다중 경로 선택 회로는 상기 제3 클록 신호를 반전시켜 제3 반전 클록 신호 및 상기 제1 클록 신호를 출력하고, 상기 위상 검출기는 상기 제3 반전 클록 신호의 상기 제1 에지와 상기 제1 클록 신호의 상기 제1 에지를 비교하고, 상기 코드 제어 회로는 상기 위상 검출기의 상기 출력 신호에 응답하여 상기 제3 듀티 코드를 조절하고,
    제4 보정 주기의 상기 듀티 보정 구간에서, 상기 다중 경로 선택 회로는 상기 제4 클록 신호를 반전시켜 제4 반전 클록 신호 및 상기 제2 클록 신호를 출력하고, 상기 위상 검출기는 상기 제4 반전 클록 신호의 상기 제1 에지와 상기 제2 클록 신호의 상기 제1 에지를 비교하고, 상기 코드 제어 회로는 상기 위상 검출기의 상기 출력 신호에 응답하여 상기 제4 듀티 코드를 조절하는 클록 에러 보정 장치.
  9. 제5 항에 있어서, 상기 다중 경로 선택 회로는,
    제1 경로;
    제3 딜레이 시간을 가지는 제1 인버터를 가지는 제2 경로;
    상기 간격 코드에 응답하여 상기 클록 간격으로 지연 동작을 수행하는 딜레이 회로를 가지는 제3 경로;
    직렬 연결되고, 상기 제3 딜레이 시간을 가지는 제2 및 제3 인버터들을 가지는 제4 경로;
    상기 위상 보정 구간에서 상기 복수의 클록 신호들 중 하나를 상기 제1 경로에 제공하고, 상기 듀티 보정 구간에서 상기 복수의 클록 신호들 중 하나를 제2 경로에 제공하는 제1 멀티플렉서;
    상기 위상 보정 구간에서 상기 복수의 클록 신호들 중 하나를 상기 제3 경로에 제공하고, 상기 듀티 보정 구간에서 상기 복수의 클록 신호들 중 하나를 제4 경로에 제공하는 제2 멀티플렉서;
    상기 위상 보정 구간에서 상기 위상 검출기에 상기 제1 경로로부터 출력된 신호를 제공하고, 상기 듀티 보정 구간에서 상기 위상 검출기에 상기 제2 경로로부터 출력된 신호를 제공하는 제3 멀티플렉서; 및
    상기 위상 보정 구간에서 상기 위상 검출기에 상기 제3 경로로부터 출력된 신호를 제공하고, 상기 듀티 보정 구간에서 상기 위상 검출기에 상기 제4 경로로부터 출력된 신호를 제공하는 제4 멀티플렉서를 포함하는 클록 에러 보정 장치.
  10. 제5 항에 있어서, 상기 코드 제어 회로는,
    상기 복수의 딜레이 코드들 및 상기 간격 코드를 저장하고, 위상 보정 클록 신호에 응답하여 상기 복수의 딜레이 코드들 및 상기 간격 코드를 쉬프트하는 제1 쉬프트 레지스터;
    상기 제1 쉬프트 레지스터로부터 출력된 코드에 상기 위상 검출기의 상기 출력 신호를 가산하는 제1 가산기;
    상기 복수의 듀티 코드들을 저장하고, 듀티 보정 클록 신호에 응답하여 상기 복수의 듀티 코드들을 쉬프트하는 제2 쉬프트 레지스터; 및
    상기 제2 쉬프트 레지스터로부터 출력된 코드에 상기 위상 검출기의 상기 출력 신호를 가산하는 제2 가산기를 포함하는 클록 에러 보정 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
KR100763849B1 (ko) 2006-08-10 2007-10-05 삼성전자주식회사 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치
WO2009107173A1 (ja) * 2008-02-25 2009-09-03 パナソニック株式会社 位相制御装置及びそれを用いたデータ通信システム
KR101016555B1 (ko) 2008-12-09 2011-02-24 숭실대학교산학협력단 듀티 사이클 및 위상 에러 보정 회로장치와 그 방법
US9412428B2 (en) 2011-04-22 2016-08-09 Rambus Inc. Memory components and controllers that calibrate multiphase synchronous timing references
JP5900171B2 (ja) 2012-06-07 2016-04-06 富士通株式会社 デューティ比補正回路、ダブルエッジ装置及びデューティ比補正方法
US9602082B2 (en) 2015-07-30 2017-03-21 Xilinx, Inc. Offset insensitive quadrature clock error correction and duty cycle calibration for high-speed clocking
US10784845B2 (en) 2018-09-27 2020-09-22 Macom Technology Solutions Holdings, Inc. Error detection and compensation for a multiplexing transmitter
US10630272B1 (en) 2019-04-08 2020-04-21 Kandou Labs, S.A. Measurement and correction of multiphase clock duty cycle and skew
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