[go: up one dir, main page]

KR20220144481A - 직교 에러 정정 회로 및 이를 포함하는 반도체 메모리 장치 - Google Patents

직교 에러 정정 회로 및 이를 포함하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20220144481A
KR20220144481A KR1020210050830A KR20210050830A KR20220144481A KR 20220144481 A KR20220144481 A KR 20220144481A KR 1020210050830 A KR1020210050830 A KR 1020210050830A KR 20210050830 A KR20210050830 A KR 20210050830A KR 20220144481 A KR20220144481 A KR 20220144481A
Authority
KR
South Korea
Prior art keywords
clock signal
delay
signal
clock
adjusted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020210050830A
Other languages
English (en)
Inventor
윤호준
정원주
박재우
조영철
최영돈
최정환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210050830A priority Critical patent/KR20220144481A/ko
Priority to US17/508,598 priority patent/US11742016B2/en
Priority to TW110141869A priority patent/TWI792669B/zh
Priority to CN202111559801.8A priority patent/CN115223607A/zh
Priority to EP22150624.9A priority patent/EP4080509B1/en
Publication of KR20220144481A publication Critical patent/KR20220144481A/ko
Priority to US18/218,243 priority patent/US12057156B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B27/00—Generation of oscillations providing a plurality of outputs of the same frequency but differing in phase, other than merely two anti-phase outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/12—Shaping pulses by steepening leading or trailing edges
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

직교 에러 정정 회로는 듀티 사이클 조절 회로, 제1 위상 분리기, 제2 위상 분리기, 위상 보간기, 위상 검출기 및 지연 제어 회로를 포함한다. 상기 듀티 사이클 조절 회로는 데이터 클럭 신호를 기초로 생성된, 90도의 위상 차이를 가지는 제1 클럭 신호 및 제2 클럭 신호를 수신하고, 제1 내지 제3 제어 코드 세트들에 기초하여, 상기 제1 클럭 신호의 상승 에지를 기준으로 상기 제2 클럭 신호의 상승 에지를 지연을 조절하고, 상기 제2 클럭 신호의 조절된 상승 에지를 기준으로 상기 제1 클럭 신호의 하강 에지의 지연을 조절하고, 상기 제1 클럭 신호의 조절된 하강 에지를 기준으로 상기 제2 클럭 신호의 하강 에지의 지연을 조절하여 스큐와 듀티 에러가 동시에 조절된, 90도의 위상 차이를 가지는 제1 교정 클럭 신호 및 제2 교정 클럭 신호를 생성한다. 상기 제1 위상 분리기는 상기 제1 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제1 조정 클럭 신호와 제3 조정 클럭 신호를 출력한다. 상기 제2 위상 분리기는 상기 제2 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제2 조정 클럭 신호와 제4 조정 클럭 신호를 출력한다. 상기 위상 보간기는 제4 제어 코드 세트에 기초하여, 상기 제1 내지 제4 조정 클럭 신호들 중에서 선택된, 제1 선택 클럭 신호와 90도의 위상 차이를 가지를 제2 선택 클럭 신호의 위상을 지연시켜 제2 지연 선택 클럭 신호를 제공한다. 상기 위상 검출기는 상기 제1 선택 클럭 신호와 상기 제2 지연 선택 클럭 신호의 위상 차이를 검출하여 업/다운 신호를 생성한다. 상기 지연 제어 회로는 상기 업/다운 신호에 기초하여 상기 제1 내지 제4 제어 코드 세트들을 생성한다.

Description

직교 에러 정정 회로 및 이를 포함하는 반도체 메모리 장치{Quadrature error correction circuit and semiconductor memory device including the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 직교 에러 정정 회로 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치 중 동적 랜덤 엑세스 메모리(DRAM; dynamic random access memory)는 모바일 시스템, 서버, 그래픽 장치 등 다양한 분야에서 사용되고 있다.
반도체 메모리 장치는 외부로부터 인가되는 클럭(clock)에 동기화되어 동작할 수 있다. 외부로부터 인가되는 클럭이 메모리 장치 내부에서 사용될 때, 내부 회로들에 의해 시간 지연(클럭 스큐; Clock Skew) 및 듀티 에러가 발생될 수 있다. 이러한 시간 지연을 보상하고 듀티 에러를 정정하기 위한 보상하기 위한 회로가 반도체 메모리 장치에서 사용될 수 있다.
본 발명의 일 목적은 스큐와 듀티 에러를 동시에 정정할 수 있는 직교 에러 정정 회로를 제공하는 데 있다.
본 발명의 일 목적은 스큐와 듀티 에러를 동시에 정정할 수 있는 직교 에러 정정 회로를 포함하는 반도체 메모리 장치를 제공하는 데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 직교 에러 정정 회로는 듀티 사이클 조절 회로, 제1 위상 분리기, 제2 위상 분리기, 위상 보간기, 위상 검출기 및 지연 제어 회로를 포함한다. 상기 듀티 사이클 조절 회로는 데이터 클럭 신호를 기초로 생성된, 90도의 위상 차이를 가지는 제1 클럭 신호 및 제2 클럭 신호를 수신하고, 제1 내지 제3 제어 코드 세트들 및 고정 제어 코드 세트에 기초하여, 상기 제1 클럭 신호의 상승 에지를 기준으로 상기 제2 클럭 신호의 상승 에지를 지연을 조절하고, 상기 제2 클럭 신호의 조절된 상승 에지를 기준으로 상기 제1 클럭 신호의 하강 에지의 지연을 조절하고, 상기 제1 클럭 신호의 조절된 하강 에지를 기준으로 상기 제2 클럭 신호의 하강 에지의 지연을 조절하여 스큐와 듀티 에러가 동시에 조절된, 90도의 위상 차이를 가지는 제1 교정 클럭 신호 및 제2 교정 클럭 신호를 생성한다. 상기 제1 위상 분리기는 상기 제1 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제1 조정 클럭 신호와 제3 조정 클럭 신호를 출력한다. 상기 제2 위상 분리기는 상기 제2 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제2 조정 클럭 신호와 제4 조정 클럭 신호를 출력한다. 상기 위상 보간기는 제4 제어 코드 세트에 기초하여, 상기 제1 내지 제4 조정 클럭 신호들 중에서 선택된, 제1 선택 클럭 신호와 90도의 위상 차이를 가지를 제2 선택 클럭 신호의 위상을 지연시켜 제2 지연 선택 클럭 신호를 제공한다. 상기 위상 검출기는 상기 제1 선택 클럭 신호와 상기 제2 지연 선택 클럭 신호의 위상 차이를 검출하여 업/다운 신호를 생성한다. 상기 지연 제어 회로는 상기 업/다운 신호에 기초하여 상기 제1 내지 제4 제어 코드 세트들을 생성한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 데이터 클럭 버퍼, 직교 에러 정정 회로, 클럭 생성기 및 데이터 입출력 버퍼를 포함한다. 상기 데이터 클럭 버퍼는 메모리 컨트롤러로부터 제공되는 데이터 클럭 신호를 기초로 90도의 위상 차이를 가지는 제1 클럭 신호 및 제2 클럭 신호를 생성한다. 상기 직교 에러 정정 회로는 상기 제1 클럭 신호와 상기 제2 클럭 신호의 스큐와 듀티 에러를 동시에 조절하여 90도의 위상 차이를 가지는 제1 교정 클럭 신호 및 제2 교정 클럭 신호를 생성한다. 상기 클럭 생성 회로는 상기 제1 교정 클럭 신호 및 상기 제2 교정 클럭 신호에 기초하여 출력 클럭 신호와 스트로브 신호를 생성한다. 상기 데이터 입출력 버퍼는 상기 출력 클럭 신호에 기초하여 메모리 셀 어레이로부터 제공되는 데이터를 샘플링하여 데이터 신호를 생성하고, 상기 데이터 신호와 상기 스트로브 신호를 상기 메모리 컨트롤러에 제공한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 직교 에러 정정 회로는 듀티 사이클 조절 회로, 제1 위상 분리기, 제2 위상 분리기, 제1 멀티플렉서, 제2 멀티플렉서, 위상 보간기, 위상 검출기 및 지연 제어 회로를 포함한다. 상기 듀티 사이클 조절 회로는 데이터 클럭 신호를 기초로 생성된, 90도의 위상 차이를 가지는 제1 클럭 신호 및 제2 클럭 신호를 수신하고, 제1 내지 제3 제어 코드 세트들 및 고정 제어 코드 세트에 기초하여, 상기 제1 클럭 신호의 상승 에지를 기준으로 상기 제2 클럭 신호의 상승 에지를 지연을 조절하고, 상기 제2 클럭 신호의 조절된 상승 에지를 기준으로 상기 제1 클럭 신호의 하강 에지의 지연을 조절하고, 상기 제1 클럭 신호의 조절된 하강 에지를 기준으로 상기 제2 클럭 신호의 하강 에지의 지연을 조절하여 스큐와 듀티 에러가 동시에 조절된, 90도의 위상 차이를 가지는 제1 교정 클럭 신호 및 제2 교정 클럭 신호를 생성한다. 상기 제1 위상 분리기는 상기 제1 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제1 조정 클럭 신호와 제3 조정 클럭 신호를 출력한다. 상기 제2 위상 분리기는 상기 제2 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제2 조정 클럭 신호와 제4 조정 클럭 신호를 출력한다. 상기 제1 멀티플렉서는 제1 선택 신호에 기초하여 상기 제1 내지 제4 조정 클럭 신호들 중 하나를 제1 선택 클럭 신호로 제공한다. 상기 제2 멀티플렉서는 제2 선택 신호에 기초하여 상기 제1 내지 제4 조정 클럭 신호들 중 상기 제1 선택 클럭 신호와 90도의 위상 차이를 갖는 하나를 제2 선택 클럭 신호로 제공한다. 상기 위상 보간기는 제4 제어 코드 세트에 기초하여, 상기 제2 선택 클럭 신호의 위상을 지연시켜 제2 지연 선택 클럭 신호를 제공한다. 상기 위상 검출기는 상기 제1 선택 클럭 신호와 상기 제2 지연 선택 클럭 신호의 위상 차이를 검출하여 업/다운 신호를 생성한다. 상기 지연 제어 회로는 상기 업/다운 신호에 기초하여 상기 제1 내지 제4 제어 코드 세트들을 생성한다.
본 발명의 실시예들에 따르면, 직교 에러 정정 회로가 데이터 클럭 신호를 기초로 생성된 제1 클럭 신호와 제2 클럭 신호 사이의 스큐와 듀티 에러를 동시에 정정하여 제1 교정 클럭 신호와 제2 교정 클럭 신호를 생성하고, 클럭 생성 회로는 제1 교정 클럭 신호와 제2 교정 클럭 신호에 기초하여 4위상 클럭 신호를 생성하고 데이터 입출력 버퍼는 4위상 클럭 신호에 기초하여 데이터를 출력함으로써 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 데이터 클럭 버퍼의 구성을 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 데이터 입출력 버퍼를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 4의 데이터 입출력 버퍼에서 출력 드라이버의 구성을 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 직교 에러 정정 회로의 구성을 나타내는 블록도이다.
도 8a는 본 발명의 실시예들데 따른 도 7의 직교 에러 정정 회로에서 제1 듀티 사이클 조절기를 나타내는 회로도이다.
도 8b는 본 발명의 실시예들데 따른 도 7의 직교 에러 정정 회로에서 제2 듀티 사이클 조절기를 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 도 7의 직교 에러 정정 회로의 동작을 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 7의 직교 에러 정정 회로에서 제1 위상 천이기를 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 도 7의 직교 에러 정정 회로에서 제1 멀티플렉서의 구성을 나타내는 회로도이다.
도 12는 본 발명의 실시예들에 따른 도 7의 직교 에러 정정 회로에서 위상 검출기를 나타내는 회로도이다.
도 13은 도 7의 직교 에러 정정 회로에서 제1 내지 제4 조정 클럭 신호들 각각의 듀티와 1 내지 제4 조정 클럭 신호들 중 90도의 위상 차이를 가지는 두 개의 클럭 신호들 사이의 스큐를 나타낸다.
도 14는 본 발명의 실시예들에 따른 도 7의 직교 에러 정정 회로에서 위상 보간기를 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 도 14의 위상 보간기에서 제1 지연 회로의 구성을 나타내는 블록도이다.
도 16은 도 15의 복수의 지연 셀들 중 제1 지연 셀의 구성을 나타내는 회로도이다.
도 17은 본 발명의 실시예들에 따른 도 14의 위상 보간기에서 제2 지연 회로를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 도 17의 제2 지연 회로에서 지연 클럭 생성기를 나타내는 회로도이다.
도 19는 본 발명의 실시예들에 따른 도 17의 제2 지연 회로에서 위상 보간기 블록을 나타내는 회로도이다.
도 20은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 클럭 생성 회로의 구성을 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 도 20의 클럭 생성 회로에서 제1 클럭 멀티플렉서의 예를 나타내는 회로도이다.
도 22는 본 발명의 실시예들에 따른 도 20의 클럭 생성 회로에서 제1 클럭 멀티플렉서의 다른 예를 나타내는 회로도이다.
도 23은 도 20의 제1 내지 제4 클럭 멀티플렉서들 각각이 도 21의 제1 클럭 멀티플렉서와 같이 구성되는 경우에 제1 내지 제4 출력 클럭 신호 쌍들을 나타낸다.
도 24는 도 20의 제1 내지 제4 클럭 멀티플렉서들 각각이 도 22의 제1 클럭 멀티플렉서와 같이 구성되는 경우에 제1 내지 제4 출력 클럭 신호 쌍들을 나타낸다.
도 25는 도 3의 데이터 입출력 회로에서 출력 클럭 신호에 기초하여 출력되는 데이터 신호를 나타낸다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 27 및 28은 본 발명의 실시예들에 따른 도 26의 메모리 시스템의 예를 나타내는 블록도들이다.
도 29는 본 발명의 실시예들에 따른 도 26의 메모리 시스템에서 반도체 메모리 장치를 나타낸다.
도 30은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 31은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나 데이터를 독출한다.
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다. 실시예에 따라, 반도체 메모리 장치(200)는 휘발성 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM), LPDDR4(low power DDR4) SDRAM 또는 LPDDR5 SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CK, 또는, 커맨드 클럭 신호)와 커맨드(CMD) 및 어드레스(ADDR)를 전송할 수 있다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 데이터 신호(DQ)를 기입하거나 반도체 메모리 장치(200)로부터 데이터 신호(DQ)를 독출할 때, 데이터 클럭 신호(WCK)를 반도체 메모리 장치(200)에 제공할 수 있다. 반도체 메모리 장치(200)는 데이터 신호(DQ)를 메모리 컨트롤러(100)로 전송할 때 스트로브 신호(DQS)를 데이터 신호(DQ)와 함께 메모리 컨트롤러(100)로 제공할 수 있다.
반도체 메모리 장치(200)는 데이터 신호(DQ)가 저장되는 메모리 셀 어레이(300), 제어 로직 회로(210), 직교 에러 정정 회로(quadrature error correction circuit, QEC, 400) 및 클럭 생성 회로(CGC, 600)를 포함할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 직교 에러 정정 회로(400)는 데이터 클럭 신호(WCK)에 기초하여 생성된, 90도의 위상 차이를 가지는 제1 클럭 신호 및 제2 클럭 신호의 스큐와 듀티 에러를 동시에 조절하여 90도의 위상 차이를 가지는 제1 교정 클럭 신호 및 제2 교정 클럭 신호를 생성할 수 있다. 클럭 생성기(600)는 제1 교정 클럭 신호 및 제2 교정 클럭 신호에 기초하여 출력 클럭 신호와 스트로브 신호(DQS)를 생성할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레시 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(310), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 엔진(390), 클럭 버퍼(225), 데이터 클럭 버퍼(235), 직교 에러 정정 회로(400), 클럭 생성 회로(600) 및 데이터 입출력 버퍼(320)를 포함할 수 있다.
상기 메모리 셀 어레이(310)는 제1 내지 제8 뱅크 어레이들(310a~310h)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310a~310h)에 각각 연결된 제1 내지 제8 로우 디코더들(260a~260h)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310a~310h)에 각각 연결된 제1 내지 제8 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310a~310h)에 각각 연결된 제1 내지 제8 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310a~310h), 제1 내지 제8 센스 앰프들(285a~285h), 제1 내지 제8 칼럼 디코더들(270a~270h) 및 제1 내지 제8 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310a~310h) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 로우 디코더가 활성화되고, 제1 내지 제8 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 디코더들(260a~260h)에 각각 인가될 수 있다.
리프레쉬 카운터(245)는 제어 로직 회로(210)의 제어에 따라 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 증가 또는 감소시킬 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제8 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 칼럼 디코더는 상응하는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310a~310h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310a~310h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310a~310h) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 엔진(390)에 의하여 ECC 디코딩이 수행되어 데이터(DTA)로서 데이터 입출력 버퍼(320)에 제공되고, 데이터 입출력 버퍼(320)는 데이터(DTA)를 출력 클럭 신호(DQS)에 기초하여 데이터 신호(DQS)로 변환하고 스트로브 신호(DQS)와 함께 메모리 컨트롤러(100)로 제공할 수 있다.
제1 내지 제8 뱅크 어레이들(310a~310h) 중 하나의 뱅크 어레이에 기입될 데이터 신호(DQ)는 데이터 입출력 버퍼(320)에 의하여 데이터(DTA)로 변환되어 ECC 엔진(390)에 제공되고, ECC 엔진(390)은 데이터(DTA)에 기초하여 패리티 비트들을 생성하고, 상기 데이터(DTA)와 상기 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 코드워드(CW)를 상기 하나의 뱅크 어레이의 타겟 페이지에 기입할 수 있다.
데이터 입출력 버퍼(320)는 기입 동작에서는 데이터 신호(DQ)를 데이터(DTA)로 변환하여 ECC 엔진(390)에 제공하고, 독출 동작에서는 클럭 생성 회로(600)에서 제공되는 출력 클럭 신호(OCLK)에 기초하여 ECC 엔진(390)으로부터 제공되는 데이터(DTA)를 데이터 신호(DQ)로 변환하고, 데이터 신호(DQ)와 스트로브 신호(DQS)를 메모리 컨트롤러(100)에 제공할 수 있다. 즉, 데이터 입출력 버퍼(320)는 독출 동작에서는 출력 클럭 신호(OCLK)에 기초하여 데이터 신호(DQ)를 외부로 출력할 수 있다.
ECC 엔진(390)은 제어 로직 회로(210)로부터의 제1 제어 신호(CTL1)에 기초하여 데이터 신호(DQ)에 대한 ECC 인코딩과 ECC 디코딩을 수행할 수 있다.
클럭 버퍼(225)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)를 버퍼링하여 내부 클럭 신호(ICK)를 생성하고, 내부 클럭 신호(ICK)는 커맨드(CMD)와 어드레스(ADDR)를 처리하는 구성 요소들에 제공할 수 있다.
데이터 클럭 버퍼(235)는 차동 클럭 신호 쌍(WCK_t, WCK_t)을 포함하는 데이터 클럭 신호(WCK)를 수신하고, 데이터 클럭 신호(WCK)를 기초로 90도의 위상 차이를 가지는 제1 클럭 신호(CLKI, 동위상 클럭 신호) 및 제2 클럭 신호(CLKQ, 직교 위상 클럭 신호)를 생성하고, 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ)를 직교 에러 정정 회로(400)에 제공할 수 있다.
직교 에러 정정 회로(400)는 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ) 사이의 스큐와 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ)의 듀티 에러를 동시에 정정하여 90도의 위상 차이를 가지는 제1 교정 클럭 신호(CCLKI) 및 제2 교정 클럭 신호(CCLKQ)를 생성하고, 제1 교정 클럭 신호(CCLKI) 및 제2 교정 클럭 신호(CCLKQ)를 클럭 생성 회로(600)에 제공할 수 있다.
클럭 생성 회로(600)는 제1 교정 클럭 신호(CCLKI) 및 제2 교정 클럭 신호(CCLKQ)에 기초하여 출력 클럭 신호(OCLK)와 스트로브 신호(DQS)를 생성하고, 출력 클럭 신호(OCLK)와 스트로브 신호(DQS)를 데이터 입출력 버퍼(320)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 ECC 엔진(390)을 제어하는 제1 제어 신호(CTL1), 직교 에러 정정 회로(400)를 제어하는 제2 제어 신호(CTL2) 및 클럭 생성 회로(600)를 제어하는 제3 제어 신호(CTL3)를 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 3을 참조하면, 제1 뱅크 어레이(310a)는 복수개의 워드라인들(WL1~WL2m, m은 2이상의 정수), 복수개의 비트라인들(BL1~BL2n, n은 2이상의 정수), 그리고 워드라인들(WL1~WL2m)과 비트라인들(BL1~BL2n) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 메모리 셀들(MCs) 각각은 워드라인들(WL1~WL2m) 각각과 비트라인들(BL1~BL2n) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
메모리 셀들(MCs)이 연결되는 워드라인들(WL1~WL2m)을 제1 뱅크 어레이(310)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BL1~BL2n)을 제1 뱅크 어레이(310)의 칼럼들(columns)이라고 정할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 데이터 클럭 버퍼의 구성을 나타내는 블록도이다.
도 4를 참조하면, 데이터 클럭 버퍼(235)는 전류 모드 로직(current mode logic, CML) 드라이버(237) 및 전류 모드 로직-CMOS 레벨 변환기(C2C converter, 239)를 포함할 수 있다.
CML 드라이버(237)는 차동 클럭 신호 쌍(WCK_t, WCK_t)을 포함하며 CML 레벨을 가지는 데이터 클럭 신호(WCK)를 구동하여 각각이 90도의 위상차이를 가지는 내부 클럭 신호들(CKI, CKQ, CKI, CQB)를 생성하고, C2C 변환기(239)는 내부 클럭 신호들(CKI, CKQ, CKI, CQB)에 기초하여 서로 90도의 위상 차이와 CMOS 레벨을 가지는 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ)를 생성할 수 있다. C2C 변환기(239)는 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ)를 도 2의 직교 에러 정정 회로(400)에 제공할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 데이터 입출력 버퍼를 나타낸다.
도 5를 참조하면, 데이터 입출력 버퍼(320)는 데이터 입력 회로(330) 및 데이터 출력 회로(340)를 포함할 수 있다. 데이터 출력 회로(340)는 밸런스드(balanced) 멀티플렉서(350), 출력 드라이버(360) 및 스트로브 드라이버(DQS driver, 370)를 포함할 수 있다.
데이터 입력 회로(330)는 메모리 컨트롤러(30)부터 데이터 신호(DQ)를 수신하고, 데이터 신호(DQ)를 데이터(DTA)로 변환하고, 데이터(DTA)를 ECC 엔진(390)에 제공할 수 있다. 데이터 출력 회로(340)는 ECC 엔진(390)으로부터의 데이터(DTA)를 데이터 신호(DQ)로 변환하고, 데이터 신호(DQ)를 메모리 컨트롤러(30)에 전송할 수 있다.
밸런스드 멀티플렉서(350)는 데이터(DTA)와 출력 클럭 신호(OCLK)를 수신하고, 데이터(DTA)와 출력 클럭 신호(OCLK)에 기초하여 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 생성하고, 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 출력 드라이버(360)에 제공할 수 있다. 밸런스드 멀티플렉서(350)는 출력 클럭 신호(OCLK)에 기초하여 데이터(DTA)를 샘플링하여 풀업 구동 신호(PUDS)와 풀다운 구동 신호(PDDS)를 생성할 수 있다. 출력 클럭 신호(OCLK)는 180도의 위상 차이를 가지는 제1 내지 제4 출력 클럭 신호 쌍들(OCLK1 및 OCLKB1, OCLK2 및 OCLKB2, OCLK3 및 OCLKB3, OCLK4 및 OCLKB4)를 포함할 수 있다.
예를 들어, 데이터(DTA)가 로직 하이 레벨인 경우, 프리-드라이버(330)는 풀업 구동 신호(PUDS)와 출력 드라이버(340)의 풀다운 드라이버(도 6의 363)에 포함되는 트랜지스터들을 모두 턴-오프시키는 풀다운 구동 신호(PDDS)를 생성할 수 있다. 예를 들어, 데이터(DTA)가 로직 로우 레벨인 경우, 프리-드라이버(350)는 풀다운 구동 신호(PDDS)와 출력 드라이버(360)의 풀업 드라이버(도 6의 361)에 포함되는 트랜지스터들을 모두 턴-오프시키는 풀업 구동 신호(PUDS)를 생성할 수 있다.
도 6은 본 발명의 실시예들에 따른 도 4의 데이터 입출력 버퍼에서 출력 드라이버의 구성을 나타낸다.
도 6을 참조하면, 출력 드라이버(360)는 풀업 드라이버(361) 및 풀다운 드라이버(363)를 포함할 수 있다.
풀업 드라이버(361)는 전원 전압(VDDQ)과 출력 노드(ON1) 사이에 연결되는 제1 내지 제r(r은 2 이상의 자연수) 풀업 트랜지스터들(NU1~NUr)을 포함할 수 있다. 제1 내지 제r 풀업 트랜지스터들(NU1~NUr) 각각은 엔모스 트랜지스터로 구현될 수 있다. 풀다운 드라이버(363)는 출력 노드(ON1)와 접지 전압(VSS) 사이에 연결되는 제1 내지 제r 풀다운 트랜지스터들(ND1~NDr)을 포함할 수 있다. 제1 내지 제r 풀다운 트랜지스터들(ND1~NDr) 각각도 엔모스 트랜지스터로 구현될 수 있다.
데이터(DTA)가 로직 하이 레벨인 경우, 풀업 드라이버(361)는 풀업 구동 신호(PUDS)를 수신하여 풀업 구동 신호(PUDS)에 따라 결정되는 전류를 생성할 수 있다. 풀다운 드라이버(363)에 포함되는 제1 내지 제r 풀다운 트랜지스터들(ND1~NDr)은 풀다운 구동 신호(PDDS)에 응답하여 모두 턴-오프될 수 있다.
이 때, 풀업 드라이버(361)가 생성하는 전류는 데이터 입출력 패드(또는 DQ 패드, 301)를 통하여 메모리 컨트롤러(30) 측의 온-다이 터미네이션 저항(즉, 오디티 저항, RODT_MC)으로 전송될 수 있다. 오디티 저항(RODT_MC)이 수신하는 데이터 신호(DQ)는 풀업 드라이버(361)가 생성하는 전류와 오디티 저항(RODT_MC)에 의하여 결정될 수 있다.
데이터(DTA)가 로직 로우 레벨일 때, 풀업 드라이버(361)에 포함되는 제1 내지 제r 풀업 트랜지스터들(NU1~NUr)은 풀업 구동 신호(PUDS)에 응답하여 모두 턴-오프될 수 있다. 풀다운 드라이버(363)는 풀다운 구동 신호(PDDS)를 수신하여 풀다운 구동 신호(PDDS)에 따라 결정되는 저항값을 가질 수 있다.
이 때, 풀업 드라이버(361)가 생성하는 전류가 존재하지 않으므로, 오디티 저항(RODT_MC)이 수신하는 데이터 신호(DQ)는 접지 전압(VSS)과 동일한 출력 로우 레벨을 갖게 된다.
실시예에 따라, 특정한 풀업 구동 신호(PUDS)또는 특정한 풀다운 구동 신호(PDDS)에서 풀업 드라이버(361) 또는 풀다운 드라이버(363)가 갖는 전체의 저항값 즉, 터미네이션 저항값(RTT)은 변동될 수 있다.
도 7은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 직교 에러 정정 회로의 구성을 나타내는 블록도이다.
도 7을 참조하면, 직교 에러 정정 회로(400)는 듀티 사이클 조절 회로(410), 제1 위상 천이기(450a), 제2 위상 천이기(450b), 제1 멀티플렉서(470a), 제2 멀티플렉서(470b), 위상 보간기(500), 위상 검출기(480), 디지털 루프 필터(DLF, 490) 및 지연 제어 회로(491)를 포함할 수 있다.
지연 제어 회로(491)는 제1 내지 제4 지연 제어기들(493, 494, 495, 496)을 포함할 수 있다.
듀티 사이클 조절 회로(410)는 90도의 위상 차이를 갖는 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ)를 수신하고, 제1 내지 제3 제어 코드 세트들(RECC, FECC1, FECC2) 및 고정 제어 코드 세트(FXCC)에 기초하여 제1 클럭 신호(CLKI)의 상승 에지를 기준으로 제2 클럭 신호(CLKQ)의 상승 에지의 지연을 조절하고, 제2 클럭 신호(CLKQ)의 조절된 상승 에지를 기준으로 제1 클럭 신호(CLKI)의 하강 에지의 지연을 조절하고, 제1 클럭 신호(CLKI)의 조절된 하강 에지를 기준으로 제2 클럭 신호(CLKQ)의 하강 에지의 지연을 조절하여 스큐와 듀티 에러가 동시에 조절된, 90도의 위상 차이를 가지는 제1 교정 클럭 신호(CCLKI) 및 제2 교정 클럭 신호(CCLKQ)를 생성할 수 있다.
듀티 사이클 조절 회로(410)는 제1 듀티 사이클 조절기(410a) 및 제2 듀티 사이클 조절(410b)를 포함할 수 있다.
제1 듀티 사이클 조절기(410a)는 제1 제어 코드 세트(RECC1)에 기초하여 제2 클럭 신호(CLKQ)의 상승 에지의 지연을 조절하고, 제3 제어 코드 세트(FECC2)에 기초하여 제2 클럭 신호(CLKQ)의 하강 에지의 지연을 조절하여 제2 교정 클럭 신호(CCLKQ)를 제2 위상 천이기(450b)에 제공할 수 있다. 제2 듀티 사이클 조절기(410b)는 고정 제어 코드 세트(FXCC1) 및 제2 제어 코드 세트(FECC1)에 기초하여 제1 클럭 신호(CLKI)의 하강 에지의 지연을 조절하여 제1 교정 클럭 신호(CCLKI)를 제1 위상 천이기(450a)에 제공할 수 있다.
제1 위상 천이기(450a)는 제1 교정 클럭 신호(CCLKI)의 위상을 분리하여 180도의 위상 차이를 가지는 제1 조정 클럭 신호(ACLKI)와 제3 조정 클럭 신호(ACLKIB)를 제1 멀티플렉서(470a)에 출력할 수 있다. 제2 위상 천이기(450b)는 제2 교정 클럭 신호(CCLKQ)의 위상을 분리하여 180도의 위상 차이를 가지는 제2 조정 클럭 신호(ACLKQ)와 제4 조정 클럭 신호(ACLKQB)를 제2 멀티플렉서(470b)에 출력할 수 있다.
제1 멀티플렉서(470a)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)를 수신하고, 제1 선택 신호(SS1)에 응답하여 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB) 중 하나를 제1 선택 클럭 신호(SCLK1)로 출력할 수 있다. 제2 멀티플렉서(470b)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)를 수신하고, 제2 선택 신호(SS2)에 응답하여 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB) 중 제1 선택 클럭 신호(SCLK1)보다 90도 빠른 위상을 갖는 하나를 제2 선택 클럭 신호(SCLK2)로 출력할 수 있다.
예를 들어, 제1 멀티플렉서(470a)가 제2 조정 클럭 신호(ACLKQ)를 제1 선택 클럭 신호(SCLK1)로서 선택하는 경우에, 제2 멀티플렉서(470b)는 제1 조정 클럭 신호(ACLKI)를 제2 선택 클럭 신호(SCLK2)로서 선택할 수 있다.
위상 보간기(500)는 제4 제어 코드 세트(CDCC, FDCC)에 응답하여 제2 선택 클럭 신호(SCLK2)의 위상을 지연시켜 제2 지연 선택 클럭 신호(SCLKD2)로서 출력할 수 있다. 위상 보간기(500)는 제2 선택 클럭 신호(SCLK2)의 위상을 90도만큼 지연시켜 제2 지연 선택 클럭 신호(SCLKD2)를 출력할 수 있다. 제4 제어 코드 세트(CDCC, FDCC)는 제1 서브 제어 코드 세트(CDCC) 및 제2 서브 제어 코드 세트(FDCC)를 포함할 수 있다.
위상 검출기(480)는 제1 선택 클럭 신호(SCLK1)와 제2 지연 선택 클럭 신호(SCLKD2)를 수신하고, 제1 선택 클럭 신호(SCLK1)와 제2 제2 지연 선택 클럭 신호(SCLKD2) 사이의 위상 차이를 검출하고, 검출된 위상 차이에 기초하여 업/다운 신호(UP/DN)를 생성하고, 업/다운 신호(UP/DN)를 디지털 루프 필터(490)에 제공할 수 있다.
예를 들어, 제1 멀티플렉서(470a)가 제2 조정 클럭 신호(ACLKQ)를 제1 선택 클럭 신호(SCLK1)로서 선택하고, 제2 멀티플렉서(470b)는 제1 조정 클럭 신호(ACLKI)를 제2 선택 클럭 신호(SCLK2)로서 선택하는 경우에, 스큐와 듀티 에러가 발생하지 않은 경우에는 제2 지연 선택 클럭 신호(SCLKD2)의 위상은 제2 조정 클럭 신호(ACLKQ)와 동일할 수 있다. 제2 지연 선택 클럭 신호(SCLKD2)의 위상이 제2 조정 클럭 신호(ACLKQ)의 위상과 동일하지 않은 경우에는 제1 교정 클럭 신호(CCLKI)와 제2 교정 클럭 신호(CCLKQ)에는 스큐와 듀티 에러 중 적어도 하나가 발생하였음을 나타낸다.
디지털 루프 필터(490)는 업/다운 신호(UP/DN)를 필터링하고, 제3 선택 신호(SS13)에 응답하여 필터링된 업/다운 신호를 제1 내지 제3 지연 제어기들(493, 494, 495) 중 제1 선택 클럭 신호(SCLK1)와 관련된 하나(여기서는 제1 지연 제어기(493))와 제4 지연 제어기(496)에 제공할 수 있다.
제1 지연 제어기(493)는 필터링된 업/다운 신호에 기초하여 제1 제어 코드 세트(RECC1)의 코드값을 조절하여 제1 제어 코드 세트(RECC1)를 제1 듀티 사이클 제어기(410a)에 제공할 수 있다. 제1 듀티 사이클 제어기(410a)는 제1 제어 코드 세트(RECC1)에 응답하여 제2 클럭 신호(CLKQ)의 상승 에지의 지연을 조절하여 제2 교정 클럭 신호(CCLKQ)를 출력한다. 제2 클럭 신호(CLKQ)의 상승 에지의 지연이 조절되면, 제2 조정 클럭 신호(ACLKQ)의 상승 에지의 지연과 제4 조정 클럭 신호(ACLKQB)의 하강 에지의 지연이 조절된다.
제1 멀티플렉서(470a)와 제2 멀티플렉서(470b)는 제1 선택 신호(SS11)와 제2 선택 신호(SS12)에 각각 응답하여 제1 조정 클럭 신호(ACLKI)와 제4 조정 클럭 신호(ACLKQB)를 선택하고, 필터링된 업/다운 신호에 기초하여 제2 지연 제어기(494)는 제2 제어 코드 세트(FECC1)의 코드 값을 조절하고, 제2 제어 코드 세트(FECC1)와 고정 제어 코드 세트(FXCC1)를 제2 듀티 사이클 조절기(410b)에 제공한다. 제2 듀티 사이클 조절기(410b)는 고정 제어 코드 세트(FXCC1)에 기초하여 제1 클럭 신호(CLKI)의 상승 에지를 고정시키고(고정된 지연을 갖도록), 제2 제어 코드 세트(FECC1)에 기초하여 제1 클럭 신호(CLKI)의 하강 에지의 지연을 조절하여 제1 교정 클럭 신호(CCLKI)를 출력한다. 제1 클럭 신호(CLKI)의 하강 에지의 지연이 조절되면, 제1 조정 클럭 신호(ACLKI)의 하강 에지의 지연과 제3 조정 클럭 신호(ACLKIB)의 상승 에지의 지연이 조절된다.
이러한 루프가 반복되면서, 듀티 사이클 조절 회로(410)는 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ) 사이의 스큐와 듀티 에러를 동시에 조절하여 제1 교정 클럭 신호(CCLKI)와 제2 교정 클럭 신호(CCLKQ)를 제공할 수 있다.
실시예에 있어서, 지연 제어 회로(491)와 듀티 사이클 조절 회로(410) 사이에 이진-온도계 코드 변환기(binary to thermometer code converter (BTC))가 배치될 수 있으며, 이진-온도계 코드 변환기는 제1 내지 제3 제어 코드 세트들(RECC, FECC1, FECC2) 및 고정 제어 코드 세트(FXCC1) 각각을 온도계 코드로 변환하여 제1 듀티 사이클 조절기(410a) 및 제2 듀티 사이클 조절기(410b)에 제공할 수 있다.
또한 제1 내지 제3 선택 신호(SS1, SS2, SS3)는 도 2의 제2 제어 신호(CTL2)에 포함될 수 있다.
도 8a는 본 발명의 실시예들데 따른 도 7의 직교 에러 정정 회로에서 제1 듀티 사이클 조절기를 나타내는 회로도이다.
도 8a를 참조하면, 제1 듀티 사이클 조절기(410a)는 제1 스테이지(STG11) 및 제2 스테이지(STG12)를 포함할 수 있다.
제1 스테이지(STG11)는 제1 제어 코드 세트(RECC1)에 기초하여 제2 클럭 신호(CLKQ)의 상승 에지의 지연을 조절하여 제1 중간 클럭 신호(MCLKQ)를 제공할 수 있다. 제2 스테이지(STG12)는 제3 제어 코드 세트(FECC2)에 기초하여 제1 중간 클럭 신호(MCLKQ)의 하강 에지의 지연을 조절하여 제2 교정 클럭 신호(CCLKQ)를 제공할 수 있다.
제1 스테이지(STG11)는 캐스케이드 연결되는 복수의 제1 단위 셀들(UC11, UC12, UC13, UC14)을 포함할 수 있다. 단위 셀(UC11)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(411), 제2 피모스 트랜지스터(412), 제1 엔모스 트랜지스터(413) 및 제2 엔모스 트랜지스터(414)를 포함할 수 있다. 단위 셀(UC12)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(415), 제2 피모스 트랜지스터(416), 제1 엔모스 트랜지스터(417) 및 제2 엔모스 트랜지스터(418)를 포함할 수 있다. 단위 셀(UC13)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(421), 제2 피모스 트랜지스터(422), 제1 엔모스 트랜지스터(423) 및 제2 엔모스 트랜지스터(424)를 포함할 수 있다. 단위 셀(UC14)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(425), 제2 피모스 트랜지스터(426), 제1 엔모스 트랜지스터(427) 및 제2 엔모스 트랜지스터(428)를 포함할 수 있다.
제2 피모스 트랜지스터들(412, 416, 422, 426) 각각의 게이트와 제1 엔모스 트랜지스터들(413, 417, 423, 427) 각각의 게이트는 클럭 신호(CLKQ)를 수신할 수 있다. 제1 피모스 트랜지스터들(411, 415) 각각의 게이트는 전원 전압(VDD)에 연결되고, 제2 피모스 트랜지스터들(421,425) 각각의 게이트는 접지 전압(VSS)에 연결될 수 있다. 제2 엔모스 트랜지스터들(414, 418, 424, 428) 각각의 게이트는 제1 제어 코드 세트(RECC1)의 비트들(RECC14, RECC13, RECC12, RECC11)을 각각 수신할 수 있다.
제2 스테이지(STG12)는 캐스케이드 연결되는 복수의 제2 단위 셀들(UC21, UC22, UC23, UC24)을 포함할 수 있다. 단위 셀(UC21)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(431), 제2 피모스 트랜지스터(432), 제1 엔모스 트랜지스터(433) 및 제2 엔모스 트랜지스터(434)를 포함할 수 있다. 단위 셀(UC22)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(435), 제2 피모스 트랜지스터(436), 제1 엔모스 트랜지스터(437) 및 제2 엔모스 트랜지스터(438)를 포함할 수 있다. 단위 셀(UC23)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(441), 제2 피모스 트랜지스터(442), 제1 엔모스 트랜지스터(443) 및 제2 엔모스 트랜지스터(444)를 포함할 수 있다. 단위 셀(UC24)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(445), 제2 피모스 트랜지스터(446), 제1 엔모스 트랜지스터(447) 및 제2 엔모스 트랜지스터(448)를 포함할 수 있다.
제2 피모스 트랜지스터들(432, 436, 442, 446) 각각의 게이트와 제1 엔모스 트랜지스터들(433, 437, 443, 447) 각각의 게이트는 중간 클럭 신호(MCLKQ)를 수신할 수 있다. 제1 피모스 트랜지스터들(431, 435) 각각의 게이트는 전원 전압(VDD)에 연결되고, 제1 피모스 트랜지스터들(441,445) 각각의 게이트는 접지 전압(VSS)에 연결될 수 있다. 제2 엔모스 트랜지스터들(434, 438, 444, 448) 각각의 게이트는 제3 제어 코드 세트(FECC2)의 비트들(FECC24, FECC23, FECC22, FECC21)을 각각 수신할 수 있다.
따라서, 제1 스테이지(STG11)의 제1 단위 셀들(UC11, UC12, UC13, UC14)은 제1 제어 코드 세트(RECC1)의 비트들(RECC14, RECC13, RECC12, RECC11)에 응답하여 제2 클럭 신호(CLKQ)의 상승 에지의 지연을 조절하여 제1 중간 클럭 신호(MCLKQ)를 제공하고, 제2 스테이지(STG12)의 제2 단위 셀들(UC21, UC22, UC23, UC24)은 제2 제어 코드 세트(FECC2)의 비트들(FECC24, FECC23, FECC22, FECC21)에 응답하여 제1 중간 클럭 신호(MCLKQ)의 하강 에지의 지연을 조절하여 제2 교정 클럭 신호(CCLKQ)를 제공할 수 있다.
도 8b는 본 발명의 실시예들데 따른 도 7의 직교 에러 정정 회로에서 제2 듀티 사이클 조절기를 나타내는 회로도이다.
도 8b를 참조하면, 제2 듀티 사이클 조절기(410b)는 제1 스테이지(STG21) 및 제2 스테이지(STG22)를 포함할 수 있다.
제1 스테이지(STG21)는 고정 제어 코드 세트(FXCC1)에 기초하여 제2 클럭 신호(CLKQ)의 상승 에지를 고정하여(상승 에지가 고정된 지연을 갖도록 하여) 제2 중간 클럭 신호(MCLKI)를 제공할 수 있다. 제2 스테이지(STG22)는 제2 제어 코드 세트(FECC1)에 기초하여 제2 중간 클럭 신호(MCLKI)의 하강 에지의 지연을 조절하여 제1 교정 클럭 신호(CCLKI)를 제공할 수 있다.
제1 스테이지(STG21)는 캐스케이드 연결되는 복수의 제1 단위 셀들(UC31, UC32, UC33, UC34)을 포함할 수 있다. 단위 셀(UC31)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(411a), 제2 피모스 트랜지스터(412a), 제1 엔모스 트랜지스터(413a) 및 제2 엔모스 트랜지스터(414a)를 포함할 수 있다. 단위 셀(UC32)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(415a), 제2 피모스 트랜지스터(416a), 제1 엔모스 트랜지스터(417a) 및 제2 엔모스 트랜지스터(418a)를 포함할 수 있다. 단위 셀(UC33)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(421a), 제2 피모스 트랜지스터(422a), 제1 엔모스 트랜지스터(423a) 및 제2 엔모스 트랜지스터(424a)를 포함할 수 있다. 단위 셀(UC34)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(425a), 제2 피모스 트랜지스터(426a), 제1 엔모스 트랜지스터(427a) 및 제2 엔모스 트랜지스터(428a)를 포함할 수 있다.
제2 피모스 트랜지스터들(412a, 416a, 422a, 426a) 각각의 게이트와 제1 엔모스 트랜지스터들(413a, 417a, 423a, 427a) 각각의 게이트는 클럭 신호(CLKI)를 수신할 수 있다. 제1 피모스 트랜지스터들(411a, 415a) 각각의 게이트는 전원 전압(VDD)에 연결되고, 제2 피모스 트랜지스터들(421a,425a) 각각의 게이트는 접지 전압(VSS)에 연결될 수 있다. 제2 엔모스 트랜지스터들(414a, 418a, 424a, 428a) 각각의 게이트는 고정 제어 코드 세트(FXCC1)의 비트들(FXCC14, FXCC13, FXCC12, FXCC11)을 각각 수신할 수 있다.
제2 스테이지(STG22)는 캐스케이드 연결되는 복수의 제2 단위 셀들(UC41, UC42, UC43, UC44)을 포함할 수 있다. 단위 셀(UC41)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(431a), 제2 피모스 트랜지스터(432a), 제1 엔모스 트랜지스터(433a) 및 제2 엔모스 트랜지스터(434a)를 포함할 수 있다. 단위 셀(UC42)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(435a), 제2 피모스 트랜지스터(436a), 제1 엔모스 트랜지스터(437a) 및 제2 엔모스 트랜지스터(438a)를 포함할 수 있다. 단위 셀(UC43)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(441a), 제2 피모스 트랜지스터(442a), 제1 엔모스 트랜지스터(443a) 및 제2 엔모스 트랜지스터(444a)를 포함할 수 있다. 제4 단위 셀(UC44)은 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 피모스 트랜지스터(445a), 제2 피모스 트랜지스터(446a), 제1 엔모스 트랜지스터(447a) 및 제2 엔모스 트랜지스터(448a)를 포함할 수 있다.
제2 피모스 트랜지스터들(432a, 436a, 442a, 446a) 각각의 게이트와 제1 엔모스 트랜지스터들(433a, 437a, 443a, 447a) 각각의 게이트는 제2 중간 클럭 신호(MCLKI)를 수신할 수 있다. 제1 피모스 트랜지스터들(431a, 435a) 각각의 게이트는 전원 전압(VDD)에 연결되고, 제1 피모스 트랜지스터들(441a, 445a) 각각의 게이트는 접지 전압(VSS)에 연결될 수 있다. 제2 엔모스 트랜지스터들(434a, 438a, 444a, 448a) 각각의 게이트는 제2 제어 코드 세트(FECC1)의 비트들(FECC14, FECC13, FECC12, FECC11)을 각각 수신할 수 있다.
따라서, 제1 스테이지(STG21)의 제1 단위 셀들(UC31, UC32, UC33, UC34)은 고정 제어 코드 세트(FXCC1)의 비트들(FXCC14, FXCC13, FXCC12, FXCC11)에 응답하여 제1 클럭 신호(CLKI)의 상승 에지의 지연을 고정시켜 제2 중간 클럭 신호(MCLKI)를 제공하고, 제2 스테이지(STG22)의 제2 단위 셀들(UC41, UC42, UC43, UC44)은 제2 제어 코드 세트(FECC1)의 비트들(FECC14, FECC13, FECC12, FECC11)에 응답하여 제2 중간 클럭 신호(MCLKI)의 하강 에지의 지연을 조절하여 제1 교정 클럭 신호(CCLKI)를 제공할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 7의 직교 에러 정정 회로의 동작을 나타낸다.
도 7 및 도 9를 참조하면, 듀티 사이클 조절 회로(410)는 고정 제어 코드(FXCC1)에 기초하여 제1 클럭 신호(CLKI)의 상승 에지를 고정시키고(405), 제1 제어 코드(RECC1)에 기초하여 제1 클럭 신호(CLKI)의 고정된 상승 에지를 기준으로 제2 클럭 신호(CLKQ)의 상승 에지의 지연을 조절하고(406), 제2 제어 코드(FECC1)에 기초하여 제2 클럭 신호(CLKQ)의 조절된 상승 에지를 기준으로 제1 클럭 신호(CLKI)의 하강 에지의 지연을 조절(407)하고, 제3 제어 코드(FECC2)에 기초하여, 제1 클럭 신호(CLKI)의 조절된 하강 에지를 기준으로 제2 클럭 신호(CLKQ)의 하강 에지의 지연을 조절(408)하여, 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ)의 스큐와 제1 클럭 신호(CLKI)와 제2 클럭 신호(CLKQ) 각각의 듀티 에러를 동시에 조절할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 7의 직교 에러 정정 회로에서 제1 위상 천이기를 나타내는 회로도이다.
도 10을 참조하면, 제1 위상 천이기(450a)는 복수의 인버터들(451~462)를 포함할 수 있다.
인버터들(451, 452, 453)은 제1 교정 클럭 신호(CCLKI)를 3번 반전시켜 노드(N12)에 제공한다. 인버터(460)는 제1 교정 클럭 신호(CCLKI)를 반전시켜 노드(N11)에 제공한다. 인버터들(455, 456, 457)은 제1 교정 클럭 신호(CCLKI)를 3번 반전시켜 노드(N11)에 제공한다. 인버터(458)는 노드(N11)의 레벨을 반전시켜 노드(N13)에 제공한다. 인버터들(461, 462)은 노드(N12)와 노드(N13)사이에 래치 구조로 연결되어, 노드(N12)의 레벨과 노드(N13)의 레벨을 래치한다. 인버터(454)는 노드(N12)의 레벨을 반전시켜 제1 조정 클럭 신호(ACLKI)를 제공한다. 인버터(459)는 노드(N13)의 레벨을 반전시켜 제3 조정 클럭 신호(ACLKIB)를 제공한다.
도 7의 제2 위상 천이기(450b)의 구성은 도 10의 제1 위상 천이기(450a)의 구성과 실질적으로 동일할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 7의 직교 에러 정정 회로에서 제1 멀티플렉서의 구성을 나타내는 회로도이다.
도 11을 참조하면, 제1 멀티플렉서(470a)는 제1 내지 제4 전송 게이트들(TG1, TG2, TG3, TG4) 및 엔모스 트랜지스터(473)를 포함할 수 있다. 제1 내지 제4 전송 게이트들(TG1, TG2, TG3, TG4)은 노드(N21)에 병렬로 연결되고, 제1 조정 클럭 신호(ACLKI), 제3 조정 클럭 신호(ACLKIB), 제2 조정 클럭 신호(ACLKQ) 및 제4 조정 클럭 신호(ACLKQB)를 각각 수신하고, 제1 선택 신호(SS1)의 선택 비트들(SS11 및 SS11B, SS12 및 SS12B, SS13 및 SS13B, SS14 및 SS14B)에 응답하여 선택적으로 턴-온되어, 제1 조정 클럭 신호(ACLKI), 제3 조정 클럭 신호(ACLKIB), 제2 조정 클럭 신호(ACLKQ) 및 제4 조정 클럭 신호(ACLKQB) 중 하나를 제1 선택 클럭 신호(SCLK1)로 제공할 수 있다. 엔모스 트랜지스터(473)는 노드(N21)와 접지 전압(VSS) 사이에 연결되고, 접지 전압(VSS)에 연결되는 게이트를 구비할 수 있다.
도 7의 제2 멀티플렉서(470b)의 구성은 도 11의 제1 멀티플렉서(470a)의 구성과 실질적으로 동일할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 7의 직교 에러 정정 회로에서 위상 검출기를 나타내는 회로도이다.
도 12를 참조하면, 위상 검출기(480)는 제 1 플립플롭(481), 제 2 플립플롭(482) 및 앤드 게이트(483)을 포함할 수 있다.
제 1 플립플롭(481)은 클럭 단자(CKT)로 수신되는 제1 선택 클럭 신호(SCLK1)에 동기될 수 있고, 제 2 플립플롭(482)은 클럭 단자(CKT)로 수신되는 제2 지연 선택 클럭 신호(SCLKD2)에 동기될 수 있다. 제 1 및 제 2 플립플롭들(481, 482) 각각에서 데이터 입력(D)은 전원 전압(VDD)와 연결될 수 있다. 즉, 데이터 입력(D)은 논리 '1'과 연결될 수 있다. 제 1 플립플롭(481)은 제1 선택 클럭 신호(SCLK1)의 상승 에지에서 출력(Q)을 논리 '1'로 출력할 수 있다. 제 2 플립플롭(482)은 제 제2 지연 선택 클럭 신호(SCLKD2)의 상승 에지에서 출력(Q)을 논리 '1'로 출력할 수 있다. 제1 플립플롭(481)의 출력(Q)은 업 신호(UP)가 될 수 있고, 제2 플립플롭(482)의 출력(Q)은 다운 신호(DN)가 될 수 있다.
앤드 게이트(483)는 제1 플립플롭(481)의 출력(Q) 및 제2 플립플롭(482)의 출력(Q)에 대해 앤드 연산을 수행하고, 리셋 신호(RST)를 출력할 수 있다. 리셋 신호(RST)는 제1 및 제2 플립플롭들(481, 482)로 전송될 수 있다.
제1 선택 클럭 신호(SCLK1)의 제2 지연 선택 클럭 신호(SCLKD2)의 위상보다 빠를 때, 제1 선택 클럭 신호(SCLK1)의 상승 에지부터 업 신호(UP)는 논리 '1'이 될 수 있고, 제2 지연 선택 클럭 신호(SCLKD2)의 상승 에지부터 업 신호(UP)는 논리 '0'이 될 수 있다. 유사하게, 제2 선택 클럭 신호(SCLK2)의 위상이 제1 선택 클럭 신호(SCLK1)의 위상보다 빠를 때, 제2 지연 선택 클럭 신호(SCLKD2)의 상승 에지부터 다운 신호(DN)는 논리 '1'이 될 수 있고, 제1 선택 클럭 신호(SCLK1)의 상승 에지부터 다운 신호(DN)는 논리 "0"이 될 수 있다.
도 13은 도 7의 직교 에러 정정 회로에서 제1 내지 제4 조정 클럭 신호들 각각의 듀티와 1 내지 제4 조정 클럭 신호들 중 90도의 위상 차이를 가지는 두 개의 클럭 신호들 사이의 스큐를 나타낸다.
도 13에서 참조 번호들(681, 682, 683, 684)은 각각 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB) 각각의 듀티를 나타내고, 참조 번호(691)는 제1 및 제2 조정 클럭 신호들(ACLKI, ACLKQ) 사이의 스큐를 나타내고, 참조 번호(692)는 제2 및 제3 조정 클럭 신호들(ACLKQ, ACLKIB) 사이의 스큐를 나타내고, 참조 번호(693)는 제3 및 제4 조정 클럭 신호들(ACLKIB, ACLKQB) 사이의 스큐를 나타내고, 참조 번호(694)는 제4 및 제1 조정 클럭 신호들(ACLKQB, ACLKI) 사이의 스큐를 나타낸다.
도 13을 참조하면, 타겟 시간 구간 내에서 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB) 각각의 듀티가 50%로 수렴하고, 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB) 중 90도의 위상 차이를 가지는 두 개의 클럭 신호들 사이의 스큐가 타겟 값 이내로 수렴함을 알 수 있다.
도 14는 본 발명의 실시예들에 따른 도 7의 직교 에러 정정 회로에서 위상 보간기를 나타내는 블록도이다.
도 14를 참조하면, 위상 보간기(500)는 코스 지연 라인(510) 및 파인 지연 라인(550)을 포함할 수 있다.
코스 지연 라인(510)은 제1 지연 회로라 호칭될 수 있고, 파인 지연 라인(550)은 제2 지연 회로라 호칭될 수 있다.
제1 지연 회로(510)는 제1 서브 제어 코드 세트(CDCC)에 기초하여 제2 선택 클럭 신호(SCLK2)의 지연량을 조절하여 제1 지연 클럭 신호(CLKF)와 제2 지연 클럭 신호(CLKS)를 출력할 수 있다. 제2 지연 회로(550)는 제2 서브 제어 코드 세트(FDCC)에 기초하여 제1 지연 클럭 신호(CLKF)와 제2 지연 클럭 신호(CLKS)의 위상을 보간하여 제2 지연 선택 클럭 신호(SCLKD2)를 출력할 수 있다. 제2 지연 선택 클럭 신호(SCLKD2)의 위상은 제2 선택 클럭 신호(SCLK2)의 위상보다 90도 지연될 수 있다.
도 15는 본 발명의 실시예들에 따른 도 14의 위상 보간기에서 제1 지연 회로의 구성을 나타내는 블록도이다.
도 15를 참조하면, 제1 지연 회로(510)는 순차적으로 캐스케이드 연결된 복수의 지연 셀들(520a, 520b, …, 520k, k는 3 이상의 자연수)을 포함할 수 있다. 복수의 지연 셀들(520a, 520b, …, 520k)은 제1 내지 제k 지연 셀들로 호칭될 수 있다.
복수의 지연 셀들(520a, 520b, …, 520k)은 제1 서브 제어 코드 세트(CDCC)에 기초하여 제1 선택 클럭 신호(SCLK2)를 지연시켜, 일정한 지연량을 가지는 제1 지연 클럭 신호(CLKF)와 제2 지연 클럭 신호(CLKS)를 출력할 수 있다.
제1 지연 셀(420a)은 제1 제어 코드(CDCC1)를 수신할 수 있다. 제2 지연 셀(420b)은 제2 제어 코드(CDCC2)를 수신할 수 있다. 제k 지연 셀(420k)은 제k 제어 코드(CDCCk)를 수신할 수 있다.
도 16은 도 15의 복수의 지연 셀들 중 제1 지연 셀의 구성을 나타내는 회로도이다.
도 16에서는 제1 지연 셀(520a)의 구성을 나타내지만, 지연 셀들(520b~520k) 각각의 구성은 제1 지연 셀(520a)의 구성과 동일할 수 있다.
도 16을 참조하면, 제1 지연 셀(520a)는 복수의 낸드 게이트들(521~528)을 포함할 수 있다.
낸드 게이트(521)는 제2 선택 클럭 신호(SCLK2)와 제1 제어 비트(CDCC11)에 대하여 낸드 연산을 수행한다. 낸드 게이트(522)는 낸드 게이트의 출력(521)과 제2 제어 비트(CDCC12)에 대하여 낸드 연산을 수행한다. 내드 게이트(523)는 낸드 게이트(521)의 출력과 제3 제어 비트(CDCC13)에 대하여 낸드 연산을 수행한다. 낸드 게이트(525)는 제2 지연 셀(520b)로부터의 전달 신호(TS11) 및 제5 제어 비트(DCDD15)에 대하여 낸드 연산을 수행한다. 낸드 게이트(524)는 낸드 게이트(523)의 출력과 낸드 게이트(525)의 출력에 대하여 낸드 연산을 수행하여 제1 지연 클럭 신호(CLKF)를 제공한다.
낸드 게이트(526)는 낸드 게이트(522)의 출력과 제4 제어 비트(CDCC14)에 대하여 낸드 연산을 수행한다. 낸드 게이트(527)는 낸드 게이트(526)의 출력과 제2 지연 셀(520b)로부터의 전달 신호(TS12)에 대하여 낸드 연산을 수행한다. 낸드 게이트(528)는 낸드 게이트(257)의 출력과 제6 제어 비트(CDCC16)에 대하여 낸드 연산을 수행하여 제2 지연 클럭 신호(CLKS)를 출력한다.
제어 비트들(CDCC12, CDCC13, CDCC14, CDCC15)에 의하여 제1 지연 클럭 신호(CLKF)와 제2 지연 클럭 신호(CLKFS)의 지연량이 결정될 수 있다. 제2 지연 클럭 신호(CLKFS)는 제1 지연 클럭 신호(CLKF)보다 두 개의 낸드 게이트들에 해당하는 지연량만큼 더 지연될 수 있다.
도 17은 본 발명의 실시예들에 따른 도 14의 위상 보간기에서 제2 지연 회로를 나타내는 블록도이다.
도 17을 참조하면, 제2 지연 회로(550)는 지연 클럭 생성기(550a) 및 위상 보간기 블록(560)를 포함한다.
지연 클럭 생성기(550a)는 제1 지연 클럭 신호(CLKF)와 제2 지연 클럭 신호(CLKS)를 지연시켜, 제1 내지 제3 서브 지연 클럭 신호들(CLKFD, CLKFS, CLKSD)을 생성한다. 위상 보간기(560)는 제2 서브 제어 코드 세트(FDCC)에 응답하여 제1 내지 제3 서브 지연 클럭 신호들(CLKFD, CLKFS, CLKSD)의 지연량을 미세 조절하여 제1 지연 선택 클럭 신호(SCLKD2)를 출력한다. 위상 보간기 블록(560)는 제2 서브 제어 코드 세트(FDCC)에 응답하여 제1 내지 제3 서브 지연 클럭 신호들(CLKFD, CLKFS, CLKSD)의 기울기(슬루(slew))를 제1 지연 선택 클럭 신호(SCLKD2)를 출력할 수 있다.
도 18은 본 발명의 실시예들에 따른 도 17의 제2 지연 회로에서 지연 클럭 생성기를 나타내는 회로도이다.
도 18을 참조하면, 지연 클럭 생성기(550a)는 복수의 인버터들(551~559)을 포함할 수 있다.
인버터들(551, 552, 553)은 제1 지연 클럭 신호(CLKF)를 반전시킨다. 인버터들(554, 555, 556)은 제2 지연 클럭 신호(CLKS)를 반전시킨다. 인버터(557)는 인버터들(551, 552)의 출력들을 반전시켜 제1 서브 지연 클럭 신호(CLKFD)를 출력한다. 인버터(558)는 인버터들(553, 554)의 출력들을 반전시켜 제2 서브 지연 클럭 신호(CLKFS)를 출력한다. 인버터(559)는 인버터들(555, 556)의 출력들을 반전시켜 제3 서브 지연 클럭 신호(CLKSD)를 출력한다.
따라서, 제1 서브 지연 클럭 신호(CLKFD)는 제1 지연 클럭 신호(CLKF)보다 두 개의 인버터들의 지연량만큼 지연되고, 제2 서브 지연 클럭 신호(CLKFS)는 제1 지연 클럭 신호(CLKF)보다 두 개의 인버터들의 지연량과 제1 지연 클럭 신호(CLKF)와 제2 지연 클럭 신호(CLKS) 사이의 지연량을 합한 지연량만큼 지연되고, 제3 서브 지연 클럭 신호(CLKSD)는 제2 지연 클럭 신호(CLKS)보다 두 개의 인버터들의 지연량만큼 지연될 수 있다.
도 19는 본 발명의 실시예들에 따른 도 17의 제2 지연 회로에서 위상 보간기 블록을 나타내는 회로도이다.
도 19를 참조하면, 위상 보간기 블록(460)은 복수의 서브 위상 보간기들(560a, 560b, 560c, 560d) 및 인버터(469)를 포함할 수 있다.
서브 위상 보간기(460a)는 피모스 트랜지스터들(561a~564a) 및 엔모스 트랜지스터들(565a~568a)를 포함할 수 있다. 피모스 트랜지스터들(561a, 563a)과 엔모스 트랜지스터들(565a, 567a)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 캐스코드 형태로 연결되고, 피모스 트랜지스터들(562a, 464a)과 엔모스 트랜지스터들(566a, 568a)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 캐스코드 형태로 연결된다.
피모스 트랜지스터(561a)의 게이트와 엔모스 트랜지스터(567a)의 게이트는 제1 서브 지연 클럭 신호(CLKFD)를 수신하고, 피모스 트랜지스터(562a)의 게이트와 엔모스 트랜지스터(568a)의 게이트는 제2 서브 지연 클럭 신호(CLKFS)를 수신하고, 피모스 트랜지스터(563a)의 게이트와 엔모스 트랜지스터(566a)의 게이트는 제2 서브 제어 코드 세트(FDCC)의 제2 제어 비트(FDCC2)를 수신하고, 피모스 트랜지스터(564a)의 게이트와 엔모스 트랜지스터(565a)의 게이트는 제2 서브 제어 코드 세트(FDCC)의 제1 제어 비트(FDCC1)를 수신한다. 노드(N31)에서 피모스 트랜지스터(564a)와 엔모스 트랜지스터(566a)가 연결된다.
서브 위상 보간기(560b)의 구성은 서브 위상 보간기(560a)의 구성과 동일할 수 있다.
서브 위상 보간기(560c)는 피모스 트랜지스터들(561c~564c) 및 엔모스 트랜지스터들(565c~568c)를 포함할 수 있다. 피모스 트랜지스터들(561c, 563c)과 엔모스 트랜지스터들(565c, 567c)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 캐스코드 형태로 연결되고, 피모스 트랜지스터들(562c, 564c)과 엔모스 트랜지스터들(566c, 568c)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 캐스코드 형태로 연결된다.
피모스 트랜지스터(561c)의 게이트와 엔모스 트랜지스터(567c)의 게이트는 제3 서브 지연 클럭 신호(CLKSD)를 수신하고, 피모스 트랜지스터(562c)의 게이트와 엔모스 트랜지스터(568c)의 게이트는 제2 서브 지연 클럭 신호(CLKFS)를 수신하고, 피모스 트랜지스터(563c)의 게이트와 엔모스 트랜지스터(566c)의 게이트는 제2 제어 비트(FDCC2)를 수신하고, 피모스 트랜지스터(564c)의 게이트와 엔모스 트랜지스터(565c)의 게이트는 제1 제어 비트(FDCC1)를 수신한다. 노드(N32)에서 피모스 트랜지스터(564c)와 엔모스 트랜지스터(566c)가 연결된다.
서브 위상 보간기(460d)의 구성은 서브 위상 보간기(460c)의 구성과 동일할 수 있다.
노드(N31)와 노드(N32)는 서로 연결되고, 인버터(569)는 노드(N31)와 노드(N32)의 전압 레벨을 평균하여 제2 지연 선택 클럭 신호(SCLKD2)를 제공한다.
도 20은 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 클럭 생성 회로의 구성을 나타내는 블록도이다.
도 20을 참조하면, 클럭 생성 회로(610)는 제1 위상 천이기(610), 제2 위상 천이기(615), 스트로브 신호 생성기(605) 및 제1 내지 4 클럭 멀티플렉서들(620, 650, 655, 660)을 포함할 수 있다.
제1 위상 천이기(610)는 제1 교정 클럭 신호(CCLKI)의 위상을 분리하여 180도의 위상 차이를 가지는 제1 조정 클럭 신호(ACLKI)와 제3 조정 클럭 신호(ACLKIB)를 생성할 수 있다. 제2 위상 천이기(615)는 제2 교정 클럭 신호(CCLKQ)의 위상을 분리하여 180도의 위상 차이를 가지는 제2 조정 클럭 신호(ACLKQ)와 제4 조정 클럭 신호(ACLKQB)를 생성할 수 있다. 스트로브 신호 생성기(605)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)에 기초하여 스트로브 신호(DQS)를 생성할 수 있다.
제1 내지 제4 클럭 멀티플렉서들(620, 650, 655, 660) 각각은 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 조합하여 제1 내지 제4 출력 클럭 신호 쌍들(OCLK1 및 OCLKB1, OCLK2 및 OCLKB2, OCLK3 및 OCLKB3, OCLK4 및 OCLKB4)을 각각 제공할 수 있다.
도 21은 본 발명의 실시예들에 따른 도 20의 클럭 생성 회로에서 제1 클럭 멀티플렉서의 예를 나타내는 회로도이다.
도 21을 참조하면, 제1 클럭 멀티플렉서(620a)는 전송 게이트(621), 피모스 트랜지스터(622), 인버터들(623, 624, 625), 전송 게이트(626), 엔모스 트랜지스터(627) 및 인버터들(628,629, 630)을 포함할 수 있다.
전송 게이트(621)는 제1 조정 클럭 신호(ACLKI)와 제3 조정 클럭 신호(ACLKIB)에 응답하여 제2 조정 클럭 신호(ACLKQ)를 노드(N41)로 전달한다. 피모스 트랜지스터(622)는 전원 전압(VDD)과 노드(N41) 사이에 연결되고, 제1 조정 클럭 신호(ACLKI)에 응답하여, 노드(N41)를 전원 전압(VDD) 레벨로 프리차지한다. 인버터들(623, 624, 625)은 노드(N41)의 레벨을 3번 반전시켜 제1 출력 클럭 신호(OCLK1)를 제공한다.
전송 게이트(626)는 제2 조정 클럭 신호(ACLKQ)와 제4 조정 클럭 신호(ACLKQB)에 응답하여 제1 조정 클럭 신호(ACLKI)를 노드(N42)로 전달한다. 엔모스 트랜지스터(627)는 노드(N42)와 접지 전압(VSS) 사이에 연결되고, 제2 조정 클럭 신호(ACLKㅃ)에 응답하여, 노드(N42)를 접지 전압(VSS) 레벨로 디스차지한다. 인버터들(628, 629, 630)은 노드(N42)의 레벨을 3번 반전시켜 제1 반전 출력 클럭 신호(OCLK1B)를 제공한다.
도 20의 제2 내지 제4 클럭 멀티플렉서들(650, 655, 660) 각각은 도 21의 제1 클럭 멀티플렉서(620a)와 실질적으로 동일한 구성을 가질 수 있다.
도 22는 본 발명의 실시예들에 따른 도 20의 클럭 생성 회로에서 제1 클럭 멀티플렉서의 다른 예를 나타내는 회로도이다.
도 22를 참조하면, 제1 클럭 멀티플렉서(620b)는 낸드 게이트들(631~634), 인버터들(635~640) 및 낸드 게이트들(641, 642)을 포함할 수 있다.
낸드 게이트(631)는 제1 조정 클럭 신호(ACLKI)와 전원 전압(VDD)에 대하여 낸드 연산을 수행하고, 낸드 게이트(632)는 제4 조정 클럭 신호(ACLKQB)와 전원 전압(VDD)에 대하여 낸드 연산을 수행하고, 낸드 게이트(633)는 제2 조정 클럭 신호(ACLKQ)와 전원 전압(VDD)에 대하여 낸드 연산을 수행하고, 낸드 게이트(634)는 제3 조정 클럭 신호(ACLKIB)와 전원 전압(VDD)에 대하여 낸드 연산을 수행한다.
인버터(635)는 낸드 게이트(631)의 출력을 반전시키고, 인버터(636)은 낸드 게이트(636)의 출력을 반전시키고 낸드 게이트(641)는 인버터들(635, 636)의 출력들에 대하여 낸드 연산을 수행하여 제1 출력 클럭 신호(OCLK1)를 제공한다. 인버터들(637, 639)는 낸드 게이트(633)의 출력을 연속으로 반전시키고, 인버터들(638, 640)는 낸드 게이트(634)의 출력을 연속으로 반전시키고, 낸드 게이트(642)는 인버터들(639, 640)의 출력들에 대하여 낸드 연산을 수행하여 제1 반전 출력 클럭 신호(OCLKB1)를 제공한다.
도 20의 제2 내지 제4 클럭 멀티플렉서들(650, 655, 660) 각각은 도 22의 제1 클럭 멀티플렉서(620b)와 실질적으로 동일한 구성을 가질 수 있다.
도 23은 도 20의 제1 내지 제4 클럭 멀티플렉서들 각각이 도 21의 제1 클럭 멀티플렉서와 같이 구성되는 경우에 제1 내지 제4 출력 클럭 신호 쌍들을 나타낸다.
도 21 및 도 23을 참조하면, 참조 번호(661)가 나타내는 바와 같이, 제1 클럭 멀티플렉서(620a)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 조합하여 제1 조정 클럭 신호(ACLKI)의 상승 에지에 동기되는 상승 에지와 제2 조정 클럭 신호(ACLKQ)의 상승 에지에 동기되는 하강 에지를 갖는 제1 출력 클럭 신호 쌍(OCLK1 및 OCLKB1)을 제공할 수 있다.
참조 번호(662)가 나타내는 바와 같이, 제2 클럭 멀티플렉서(650)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 조합하여 제2 조정 클럭 신호(ACLKQ)의 상승 에지에 동기되는 상승 에지와 제3 조정 클럭 신호(ACLKIB)의 상승 에지에 동기되는 하강 에지를 갖는 제2 출력 클럭 신호 쌍(OCLK2 및 OCLKB2)을 제공할 수 있다.
참조 번호(663)가 나타내는 바와 같이, 제3 클럭 멀티플렉서(655)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 조합하여 제3 조정 클럭 신호(ACLKIB)의 상승 에지에 동기되는 상승 에지와 제4 조정 클럭 신호(ACLKQ)의 상승 에지에 동기되는 하강 에지를 갖는 제3 출력 클럭 신호 쌍(OCLK3 및 OCLKB3)을 제공할 수 있다.
참조 번호(664)가 나타내는 바와 같이, 제4 클럭 멀티플렉서(660)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 조합하여 제4 조정 클럭 신호(ACLKQB)의 상승 에지에 동기되는 상승 에지와 제1 조정 클럭 신호(ACLKI)의 상승 에지에 동기되는 하강 에지를 갖는 제4 출력 클럭 신호 쌍(OCLK4 및 OCLKB4)을 제공할 수 있다.
도 24는 도 20의 제1 내지 제4 클럭 멀티플렉서들 각각이 도 22의 제1 클럭 멀티플렉서와 같이 구성되는 경우에 제1 내지 제4 출력 클럭 신호 쌍들을 나타낸다.
도 21 및 도 24를 참조하면, 참조 번호(671)가 나타내는 바와 같이 제1 클럭 멀티플렉서(620b)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 조합하여 제1 조정 클럭 신호(ACLKI)의 상승 에지에 동기되는 상승 에지와 제4 조정 클럭 신호(ACLKQB)의 하강 에지에 동기되는 제1 출력 클럭 신호(OCLK1) 및 제3 조정 클럭 신호(ACLKIB)의 하강 에지에 동기되는 하강 에지와 제2 조정 클럭 신호(ACLKQ)의 상승 에지에 동기되는 제1 반전 출력 클럭 신호(OCLKB1)를 제공할 수 있다.
참조 번호(672)가 나타내는 바와 같이 제2 클럭 멀티플렉서(650)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 조합하여 제2 조정 클럭 신호(ACLKQ)의 상승 에지에 동기되는 상승 에지와 제1 조정 클럭 신호(ACLKI)의 하강 에지에 동기되는 제2 출력 클럭 신호(OCLK2) 및 제4 조정 클럭 신호(ACLKQB)의 하강 에지에 동기되는 하강 에지와 제3 조정 클럭 신호(ACLKIB)의 상승 에지에 동기되는 제2 반전 출력 클럭 신호(OCLKB2)를 제공할 수 있다.
참조 번호(673)가 나타내는 바와 같이 제3 클럭 멀티플렉서(655)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 조합하여 제3 조정 클럭 신호(ACLKIB)의 상승 에지에 동기되는 상승 에지와 제2 조정 클럭 신호(ACLKQ)의 하강 에지에 동기되는 제3 출력 클럭 신호(OCLK3) 및 제1 조정 클럭 신호(ACLKI)의 하강 에지에 동기되는 하강 에지와 제4 조정 클럭 신호(ACLKQB)의 상승 에지에 동기되는 제3 반전 출력 클럭 신호(OCLKB3)를 제공할 수 있다.
참조 번호(674)가 나타내는 바와 같이 제4 클럭 멀티플렉서(660)는 제1 내지 제4 조정 클럭 신호들(ACLKI, ACLKQ, ACLKIB, ACLKQB)을 조합하여 제4 조정 클럭 신호(ACLKQB)의 상승 에지에 동기되는 상승 에지와 제3 조정 클럭 신호(ACLKIB)의 하강 에지에 동기되는 제4 출력 클럭 신호(OCLK4) 및 제2 조정 클럭 신호(ACLKQ)의 하강 에지에 동기되는 하강 에지와 제1 조정 클럭 신호(ACLKI)의 상승 에지에 동기되는 제4 반전 출력 클럭 신호(OCLKB4)를 제공할 수 있다.
도 25는 도 3의 데이터 입출력 회로에서 출력 클럭 신호에 기초하여 출력되는 데이터 신호를 나타낸다.
도 25를 참조하면. 도 8의 데이터 출력 회로(340)는 제1 출력 클럭 신호(OCLK1)에 기초하여 데이터 신호(DTA)의 제1 비트(DTA1)를 샘플링하고, 제2 출력 클럭 신호(OCLK2)에 기초하여 데이터 신호(DTA)의 제2 비트(DTA2)를 샘플링하고, 제3 출력 클럭 신호(OCLK3)에 기초하여 데이터 신호(DTA)의 제3 비트(DTA3)를 샘플링하고, 제4 출력 클럭 신호(OCLK4)에 기초하여 데이터 신호(DTA)의 제4 비트(DTA4)를 샘플링하여 데이터 신호(DQ)를 제공함을 알 수 있다. 따라서 데이터 신호(DQ)의 토글링 주파수는 제1 내지 제4 출력 클럭 신호들(OCLK1, OCLK2, OCLK3, OCLK4) 각각의 토글링 주파수보다 빠름을 알 수 있다.
도 26은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 26을 참조하면, 메모리 시스템(20a)은 메모리 컨트롤러(100a) 및 반도체 메모리 장치(200a)를 포함한다. 메모리 시스템(20a)은 메모리 컨트롤러(100a)와 반도체 메모리 장치(200a)를 전기적으로 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.
도 26의 메모리 시스템(20a)은 데이터 신호(DQS) 대신에 멀티 레벨 데이터 신호(MLDAT)를 메모리 컨트롤러(100a)와 반도체 메모리 장치(200a)가 주고받는다는 점에서 도 1의 메모리 시스템(20)과 차이가 있다.
멀티 레벨 시그널링은 주어진 비트 레이트(bit rate)로 데이터를 전송하는데 필요한 대역폭을 압축하는 수단으로 사용될 수 있다. 단순한 이진(binary) 방식에서는 1과 0을 나타내는데 일반적으로 2개의 전압 레벨이 사용되며, 이 때 심볼 레이트(symbol rate)는 비트 레이트와 같을 수 있다. 이에 비하여, 멀티 레벨 시그널링에서는 데이터를 표현하기 위해 k(k는 3이상의 자연수) 개의 심볼을 사용하여 각 심볼이 1비트보다 많은 데이터를 나타낼 수 있다. 결과적으로, 심볼 레이트가 비트 레이트보다 작으며 따라서 대역폭이 압축될 수 있다. 예를 들어, 4-레벨 방식에서, 2개의 데이터 비트의 그룹은 4개의 심볼 중 하나에 매핑되고, 각 데이터 비트 쌍에 대해 하나의 심볼만 전송하면 되므로, 심볼 레이트는 비트 레이트의 절반일 수 있다.
다시 말하면, 멀티 레벨 시그널링은 데이터 전송 주파수나 파워의 증가 없이 데이터 전송 레이트를 증가시키기 위해 이용될 수 있다. 이러한 멀티 레벨 시그널링의 예로서 PAM(pulse amplitude modulation)이 있으며, PAM에서 멀티 레벨 신호는 복수 비트의 데이터를 나타낼 수 있다. 디지털 PAM에서는 2의 거듭 제곱만큼의 펄스 진폭 수를 가질 수 있다. 예를 들어, 4-레벨 PAM(즉, PAM4)에서는 22개의 가능한 펄스 진폭들이 존재하고, 8-레벨 PAM(즉, PAM8)에서는 23개의 가능한 펄스 진폭들이 존재하며, 16-레벨 PAM(즉, PAM16)에서는 24개의 가능한 펄스 진폭들이 존재할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 임의의 M(M는 3 이상의 자연수)개의 가능한 펄스 진폭들이 존재하는 PAM(M) 방식에도 적용될 수 있다.
도 27 및 28은 본 발명의 실시예들에 따른 도 26의 메모리 시스템의 예를 나타내는 블록도들이다.
도 27 및 28을 참조하면, 메모리 시스템(21)은 메모리 컨트롤러(101), 반도체 메모리 장치(201) 및 복수의 채널들(31a, 31b, 31c)을 포함한다.
메모리 컨트롤러(101)는 복수의 송신기들(25a, 25b, 25c), 복수의 수신기들(27a, 27b, 27c) 및 복수의 데이터 입출력 패드들(29a, 29b, 29c)을 포함할 수 있다. 반도체 메모리 장치(201)는 복수의 송신기들(45a, 45b, 45c), 복수의 수신기들(47a, 47b, 47c) 및 복수의 데이터 입출력 패드들(49a, 49b, 49c)을 포함할 수 있다.
복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 각각은 멀티 레벨 신호를 생성할 수 있다. 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 각각은 상기 멀티 레벨 신호를 수신할 수 있다. 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 및 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c)은 복수의 채널들(31a, 31b, 31c)을 통해 멀티 레벨 데이터 신호를 전송할 수 있다.
복수의 데이터 입출력 패드들(29a, 29b, 29c, 49a, 49b, 49c) 각각은 복수의 송신기들(25a, 25b, 25c, 45a, 45b, 45c) 중 하나 및 복수의 수신기들(27a, 27b, 27c, 47a, 47b, 47c) 중 하나와 연결될 수 있다.
복수의 채널들(31a, 31b, 31c)은 메모리 컨트롤러(101)와 반도체 메모리 장치(201)를 연결할 수 있다. 복수의 채널들(31a, 31b, 31c) 각각은 복수의 데이터 입출력 패드들(29a, 29b, 29c) 중 하나를 통해 복수의 송신기들(25a, 25b, 25c) 중 하나 및 복수의 수신기들(27a, 27b, 27c) 중 하나와 연결되고, 복수의 데이터 입출력 패드들(49a, 49b, 49c) 중 하나를 통해 복수의 송신기들(45a, 45b, 45c) 중 하나 및 복수의 수신기들(47a, 47b, 47c) 중 하나와 연결될 수 있다. 복수의 채널들(31a, 31b, 31c) 각각을 통해 상기 멀티 레벨 신호가 전송될 수 있다.
도 27은 메모리 컨트롤러(101)로부터 반도체 메모리 장치(201)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(25a)는 입력 데이터(DAT11)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS11)를 생성하고, 출력 데이터 신호(DS11)는 채널(31a)을 통해 메모리 컨트롤러(101)로부터 반도체 메모리 장치(201)로 전송되며, 수신기(47a)는 출력 데이터 신호(DS11)를 수신하여 입력 데이터(DAT11)에 대응하는 타겟 데이터(ODAT11)를 획득할 수 있다.
이와 유사하게, 송신기(25b)는 입력 데이터(DAT21)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS21)를 생성하고, 출력 데이터 신호(DS21)는 채널(31b)을 통해 반도체 메모리 장치(201)로 전송되며, 수신기(47b)는 출력 데이터 신호(DS21)를 수신하여 입력 데이터(DAT21)에 대응하는 타겟 데이터(ODAT21)를 획득할 수 있다.
송신기(25c)는 입력 데이터(DATN1)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DSN1)를 생성하고, 출력 데이터 신호(DSN1)는 채널(31c)을 통해 반도체 메모리 장치(201)로 전송되며, 수신기(47c)는 출력 데이터 신호(DSN1)를 수신하여 입력 데이터(DATN1)에 대응하는 타겟 데이터(ODATN1)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT11, DAT21, DATN1)은 반도체 메모리 장치(201)에 기입되는 기입 데이터일 수 있다.
도 28은 반도체 메모리 장치(201)로부터 메모리 컨트롤러(101)로 데이터를 전송하는 동작을 나타낸다. 예를 들어, 송신기(45a)는 입력 데이터(DAT12)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS12)를 생성하고, 출력 데이터 신호(DS12)는 채널(31a)을 통해 반도체 메모리 장치(201)로부터 메모리 컨트롤러(101)로 전송되며, 수신기(27a)는 출력 데이터 신호(DS12)를 수신하여 입력 데이터(DAT12)에 대응하는 타겟 데이터(ODAT12)를 획득할 수 있다.
이와 유사하게, 송신기(45b)는 입력 데이터(DAT22)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DS22)를 생성하고, 출력 데이터 신호(DS22)는 채널(31b)을 통해 메모리 컨트롤러(101)로 전송되며, 수신기(27b)는 출력 데이터 신호(DS22)를 수신하여 입력 데이터(DAT22)에 대응하는 타겟 데이터(ODAT22)를 획득할 수 있다. 송신기(45c)는 입력 데이터(DATN2)에 기초하여 상기 멀티 레벨 신호인 출력 데이터 신호(DSN2)를 생성하고, 출력 데이터 신호(DSN2)는 채널(31c)을 통해 메모리 컨트롤러(101)로 전송되며, 수신기(27c)는 출력 데이터 신호(DSN2)를 수신하여 입력 데이터(DATN2)에 대응하는 데이터(ODATN2)를 획득할 수 있다. 예를 들어, 입력 데이터들(DAT12, DAT22, DATN2)은 반도체 메모리 장치(201)로부터 독출되는 독출 데이터일 수 있다.
도 29는 본 발명의 실시예들에 따른 도 26의 메모리 시스템에서 반도체 메모리 장치를 나타낸다.
도 29에서는 도 26의 반도체 메모리 장치(201)의 구성들 중 데이터 클럭 버퍼(48), 수신기(47a), 송신기(45a), C2C 변환기들(721, 722) 및 직교 에러 정정 회로(740)를 도시한다.
데이터 클럭 버퍼(48)는 CML 버퍼(711), CML 드라이버(712) 및 CML 드라이버(713)를 포함할 수 있다.
CML 버퍼(711)는 패드들(50a, 50b)를 통하여 차동 클럭 신호 쌍(WCK_t, WCK_t)을 포함하는 데이터 클럭 신호(WCK)를 수신하고, 데이터 클럭 신호(WCK)를 CML 드라이버(712)에 제공한다. CML 드라이버(712)는 데이터 클럭 신호를 CML 레벨로 구동하고, CML 드라이버(713)는 CML 드라이버(712)의 출력을 CML 레벨로 구동하여 C2C 변환기들(721, 722)에 제공한다. C2C 변환기들(721, 722) 각각은 도 4의 C2C 변환기(239)를 포함하여 CML 드라이버(713)의 출력을 CMOS 레벨로 변환하고, 각각이 90도의 위상 차이를 가지는 제1 클럭 신호와 제2 클럭 신호를 직교 에러 정정 회로(740)에 제공할 수 있다.
직교 에러 정정 회로(740)는 도 7의 직교 에러 정정 회로(400)를 채용하여 제1 클럭 신호와 제2 클럭 신호의 듀티와 제1 클럭 신호와 제2 클럭 신호 사이의 스큐를 동시에 정정하여 서로 90도의 위상 차이를 가지는 제1 내지 제4 조정 클럭 신호들을 송신기(45a)에 제공할 수 있다.
수신기(47a)는 감지 증폭기들(731, 732, 733) 및 데이터 샘플러(735)를 포함할 수 있다. 감지 증폭기들(731, 732, 733) 각각은 멀티 벨 신호(MLDAT)를 대응하는 기준 전압(VREF)와 비교하여 비교 신호를 출력하고, 데이터 샘플러(735)는 비교 신호들에 기초하여 멀티 벨 신호(MLDAT)의 논리 레벨을 판단할 수 있다. C2C 변환기들(721, 722)에서 제공되는 클럭 신호들이 감지 증폭기들(731, 732, 733)에 제공될 수 있다.
송신기(45a)는 클럭 멀티플렉서(751), 직렬화기들(752, 753, 754), 프리 드라이버들(755, 756, 757) 및 드라이버들(761, 762, 763)을 포함할 수 있다.
클럭 멀티플렉서(751)는 직교 에러 정정 회로(740)에서 제공되는 제1 내지 제4 조정 클럭 신호들과 데이터(DAT)에 기초하여 데이터(DTA)의 MSB(D1)를 직렬화기(752)에 제공하고, 데이터(DTA)의 LSB(D0)를 직렬화기(753)에 제공하고, 4위상 클럭 신호(CLK_4P)를 직렬 화기(754)에 제공한다.
프리드라이버(755)는 직렬화기(752)의 출력을 구동하고, 드라이버(761)는 프리드라이버(755)의 출력을 구동한다. 프리드라이버(756)는 직렬화기(753)의 출력을 구동하고, 드라이버(762)는 프리드라이버(756)의 출력을 구동한다. 프리드라이버(757)는 직렬화기(754)의 출력을 구동하고, 드라이버(763)는 프리드라이버(757)의 출력을 구동하여 스토르브 신호(DQS)를 패드(51a)를 통하여 메모리 컨트롤러(101)에 전송한다.
도 30은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 30을 참조하면, 반도체 메모리 장치(800)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 적어도 하나의 버퍼 다이(810) 및 복수의 메모리 다이들(820-1,820-2,...,820-p, p는 3 이상의 자연수)을 포함할 수 있다.
복수의 메모리 다이들(820-1,820-2,...,820-p)은 버퍼 다이(810) 사상부에 순차적으로 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신할 수 있다.
상기 복수의 메모리 다이들(820-1,820-2,...,820-p) 각각은 데이터를 저장하는 셀 코어(821) 및 버퍼 다이(810)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 제1 타입 ECC 엔진(823)을 포함할 수 있다. 여기서, 제1 타입 ECC 엔진(823)은 메모리 다이에 설치되는 회로이므로 셀 코어 ECC 엔진으로 칭해질 수 있다. 셀 코어(821)는 DRAM 셀 구조를 가지는 복수의 메모리 셀들을 포함할 수 있다.
버퍼 다이(810)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 제2 타입 ECC 엔진(812)을 포함할 수 있다. 여기서, 제2 타입 ECC 엔진(812)은 전송로의 페일을 정정하기 위한 회로이므로 비아 ECC 엔진으로 칭해질 수 있다.
버퍼 다이(810)는 또한 클럭 관리 유닛(814) 및 데이터 입출력 버퍼(816)를 포함할 수 있다. 클럭 관리 유닛(814)은 도 7의 직교 에러 정정 회로(400) 및 도 20의 클럭 생성 회로(600)를 포함하여 데이터 클럭 신호(WCK)를 기초로 듀티 에러 및 스큐가 동시에 정정된 교정 클럭 신호들을 생성하고, 교정 클럭 신호들을 기초로 출력 클럭 신호(OCLK)를 생성할 수 있다. 데이터 입출력 버퍼(816)는 출력 클럭 신호(OCLK)게 기초하여 제2 타입 ECC 엔진(812)으로부터 제공되는 데이터(DTA)를 샘플링하여 데이터 신호(DQ)를 생성하고 데이터 신호(DQ)를 외부로 출력할 수 있다.
반도체 메모리 장치(800)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
제1 타입 ECC 엔진(822)은 전송 데이터가 전송되기 이전에 메모리 다이(820-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
하나의 메모리 다이(820-p)에 형성되는 데이터 TSV 라인 그룹(832)은 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(834)은 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(832)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(834)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(820-1~820-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
반도체 메모리 장치(800)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(810)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러에 연결될 수 있다.
본 발명의 실시예들에서는 도 30에서와 같이 메모리 다이에는 셀 코어 ECC 엔진을 설치하고, 버퍼 다이에는 비아 ECC 엔진을 설치함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다. 소프트 데이터 페일은 쓰루 실리콘 비아 라인들을 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러를 포함할 수 있다.
도 31은 본 발명의 실시예들에 따른 스택형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 31을 참조하면, 반도체 패키지(900)는 하나 이상의 스택형 메모리 장치(910)와 그래픽 프로세싱 유닛(graphic processing unit, GPU)(920)를 포함할 수 있다. 상기 스택형 메모리 장치(910)와 GPU(920)는 인터포저(Interposer, 930) 상에 장착되고, 스택형 메모리 장치(910)와 GPU(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 패키지 기판(940)은 솔더 볼(950) 상에 장착될 수 있다. GPU(920)는 메모리 컨트롤러 기능을 수행할 수 있는 반도체 장치에 해당할 수 있으며, 일 예로서 GPU(920)는 어플리케이션 프로세서로 구현될 수 있다.
스택형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 스택형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 스택형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고, 버퍼 다이는 상술한 직교 에러 정정 회로 및 클럭 생성 회로를 포함할 수 있다.
인터포저(930) 상에는 다수 개의 스택형 메모리 장치(910)들이 장착될 수 있으며, GPU (920)는 다수개의 스택형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 스택형 메모리 장치(910)들 각각과 GPU(920)는 물리(PHY) 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 스택형 메모리 장치(910)들과 GPU(920) 사이에서 통신이 수행될 수 있다. 한편, 스택형 메모리 장치(910)가 직접 액세스 영역을 포함하는 경우, 패키지 기판(940)의 하부에 장착되는 도전 수단(예컨대, 솔더볼(950)) 및 직접 액세스 영역을 통해 테스트 신호가 스택형 메모리 장치(910) 내부로 제공될 수 있다.
본 발명은 복수의 휘발성 메모리 셀들과 데이터 클럭 신호를 채용하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다. 즉 본 발명은 스마트 폰, 내비게이션 시스템, 노트북 컴퓨터, 데스크 탑 컴퓨터, 게임 콘솔 등과 같은 반도체 메모리 장치를 동작 메모리로 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 데이터 클럭 신호를 기초로 생성된, 90도의 위상 차이를 가지는 제1 클럭 신호 및 제2 클럭 신호를 수신하고, 제1 내지 제3 제어 코드 세트들 및 고정 제어 코드 세트에 기초하여, 상기 제1 클럭 신호의 상승 에지를 기준으로 상기 제2 클럭 신호의 상승 에지를 지연을 조절하고, 상기 제2 클럭 신호의 조절된 상승 에지를 기준으로 상기 제1 클럭 신호의 하강 에지의 지연을 조절하고, 상기 제1 클럭 신호의 조절된 하강 에지를 기준으로 상기 제2 클럭 신호의 하강 에지의 지연을 조절하여 스큐와 듀티 에러가 동시에 조절된, 90도의 위상 차이를 가지는 제1 교정 클럭 신호 및 제2 교정 클럭 신호를 생성하는 듀티 사이클 조절 회로;
    상기 제1 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제1 조정 클럭 신호와 제3 조정 클럭 신호를 출력하는 제1 위상 분리기;
    상기 제2 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제2 조정 클럭 신호와 제4 조정 클럭 신호를 출력하는 제2 위상 분리기;
    제4 제어 코드 세트에 기초하여, 상기 제1 내지 제4 조정 클럭 신호들 중에서 선택된, 제1 선택 클럭 신호와 90도의 위상 차이를 가지를 제2 선택 클럭 신호의 위상을 지연시켜 제2 지연 선택 클럭 신호를 제공하는 위상 보간기; 및
    상기 제1 선택 클럭 신호와 상기 제2 지연 선택 클럭 신호의 위상 차이를 검출하여 업/다운 신호를 생성하는 위상 검출기; 및
    상기 업/다운 신호에 기초하여 상기 제1 내지 제4 제어 코드 세트들을 생성하는 지연 제어 회로를 포함하는 직교 에러 정정 회로.
  2. 제1항에 있어서, 상기 듀티 사이클 조절 회로는
    상기 제1 제어 코드 세트에 기초하여 상기 제2 클럭 신호의 상승 에지의 지연을 조절하고 상기 제3 제어 코드 세트에 기초하여 상기 제2 클럭 신호의 하강 에지의 지연을 조절하여 상기 제2 교정 클럭 신호를 출력하는 제1 듀티 사이클 조절기; 및
    상기 고정 제어 코드 세트에 기초하여 상기 제1 클럭 신호의 상승 에지의 지연을 고정시키고, 상기 제2 제어 코드 세트에 기초하여 상기 제1 클럭 신호의 하강 에지의 지연을 조절하여 상기 제1 교정 클럭 신호를 출력하는 제1 듀티 사이클 조절기를 포함하는 직교 에러 정정 회로.
  3. 제2항에 있어서, 상기 제1 듀티 사이클 조절기는
    상기 제1 제어 코드 세트에 기초하여 상기 제2 클럭 신호의 상승 에지의 지연을 조절하여 중간 클럭 신호를 제공하는 제1 스테이지; 및
    상기 제3 제어 코드 세트에 기초하여 상기 중간 클럭 신호의 하강 에지의 지연을 조절하여 상기 제2 교정 클럭 신호를 제공하는 제2 스테이지를 포함하는 직교 에러 정정 회로.
  4. 제3항에 있어서,
    상기 제1 스테이지는 캐스케이드 연결된 복수의 제1 단위 셀들을 포함하고,
    상기 제1 단위 셀들 각각은 전원 전압과 접지 전압 사이에 직렬 연결되는 제1 피모스 트랜지스터, 제2 피모스 트랜지스터, 제1 엔모스 트랜지스터 및 제2 엔모스 트랜지스터를 포함하고,
    상기 제2 피모스 트랜지스터들 각각의 게이트와 상기 제1 엔모스 트랜지스터들 각각의 게이트는 상기 제2 클럭 신호를 수신하고,
    상기 제2 엔모스 트랜지스터들 각각의 게이트는 상기 제1 제어 코드 세트의 비트들을 각각 수신하고,
    상기 제1 피모스 트랜지스터들 중 제1 절반의 게이트는 상기 전원 전압에 연결되고 제2 절반의 게이트는 상기 접지 전압에 연결되는 직교 에러 정정 회로.
  5. 제3항에 있어서,
    상기 제2 스테이지는 캐스케이드 연결된 복수의 제2 단위 셀들을 포함하고,
    상기 제2 단위 셀들 각각은 전원 전압과 접지 전압 사이에 직렬 연결되는 제1 피모스 트랜지스터, 제2 피모스 트랜지스터, 제1 엔모스 트랜지스터 및 제2 엔모스 트랜지스터를 포함하고,
    상기 제2 피모스 트랜지스터들 각각의 게이트와 상기 제1 엔모스 트랜지스터들 각각의 게이트는 상기 중간 클럭 신호를 수신하고,
    상기 제2 엔모스 트랜지스터들 각각의 게이트는 상기 제3 제어 코드 세트의 비트들을 각각 수신하고,
    상기 제1 피모스 트랜지스터들 중 제1 절반의 게이트는 상기 전원 전압에 연결되고 제2 절반의 게이트는 상기 접지 전압에 연결되는 직교 에러 정정 회로.
  6. 제2항에 있어서, 상기 제2 듀티 사이클 조절기는
    상기 고정 제어 코드 세트에 기초하여 상기 제1 클럭 신호의 상승 에지의 지연을 고정하여 중간 클럭 신호를 제공하는 제1 스테이지; 및
    상기 제2 제어 코드 세트에 기초하여 상기 중간 클럭 신호의 하강 에지의 지연을 조절하여 상기 제1 교정 클럭 신호를 제공하는 제2 스테이지를 포함하는 직교 에러 정정 회로.
  7. 제2항에 있어서, 상기 지연 제어 회로는
    상기 업/다운 신호에 기초하여 상기 제1 제어 코드 세트의 코드 값을 조절하고 상기 제1 제어 코드 세트를 상기 제1 듀티 사이클 조절기에 제공하는 제1 지연 제어기;
    상기 업/다운 신호에 기초하여 상기 제2 제어 코드 세트의 코드 값을 조절하고 상기 제2 제어 코드 세트와 코드 값이 고정된 상기 고정 제어 코드 세트를 상기 제2 듀티 사이클 조절기에 제공하는 제2 지연 제어기;
    상기 업/다운 신호에 기초하여 상기 제3 제어 코드 세트의 코드 값을 조절하고 상기 제3 제어 코드 세트를 상기 제1 듀티 사이클 조절기에 제공하는 제3 지연 제어기; 및
    상기 업/다운 신호에 기초하여 상기 제4 제어 코드 세트의 코드 값을 조절하고 상기 제4 제어 코드 세트를 상기 위상 보간기에 제공하는 제4 지연 제어기를 포함하는 직교 에러 정정 회로.
  8. 제7항에 있어서,
    상기 업/다운 신호를 필터링하여 필터링된 업/다운 신호를 상기 제1 내지 제3 지연 제어기들 중 관련된 하나와 상기 제4 지연 제어기에 제공하는 디지털 루프 필터를 더 포함하는 직교 에러 정정 회로.
  9. 제1항에 있어서,
    제1 선택 신호에 기초하여 상기 제1 내지 제4 조정 클럭 신호들 중 하나를 상기 제1 선택 클럭 신호로 선택하는 제1 멀티플렉서; 및
    제2 선택 신호에 기초하여 상기 제1 내지 제4 조정 클럭 신호들 중 상기 제1 선택 클럭 신호와 90도의 위상 차이를 갖는 하나를 상기 제2 선택 클럭 신호로 선택하는 제2 멀티플렉서를 더 포함하고,
    상기 제1 멀티플렉서는 제1 노드에 병렬로 연결되며 상기 제1 선택 신호의 제1 비트들에 응답하여 선택적으로 턴-온되어 상기 제1 내지 제4 조정 클럭 신호들 중 하나를 상기 제1 노드에 전달하는 복수의 제1 전송 게이트들; 및
    상기 제1 노드와 접지 전압 사이에 연결되는 제1 엔모스 트랜지스터를 포함하고,
    상기 제1 엔모스 트랜지스터의 게이트는 상기 접지 전압에 연결되는 직교 에러 정정 회로.
  10. 제1항에 있어서,
    상기 제1 위상 분리기는 복수의 제1 인버터들을 포함하고,
    상기 복수의 제1 인버터들 중 제1 일부는 직렬 연결되어 상기 제1 교정 클럭 신호를 지연시켜 상기 제1 조정 클럭 신호를 제공하고,
    상기 복수의 제1 인버터들 중 제1 일부는 직렬 연결되어 상기 제1 교정 클럭 신호를 지연시키고 반전시켜 상기 제3 조정 클럭 신호를 제공하는 직교 에러 정정 회로.
  11. 제1항에 있어서, 상기 위상 보간기는
    상기 제4 제어 코드 세트의 제1 서브 제어 코드 세트에 기초하여 상기 제2 선택 클럭 신호를 지연시켜 제1 지연 클럭 신호와 제2 지연 클럭 신호를 생성하는 제1 지연 회로; 및
    상기 제4 제어 코드 세트의 제2 서브 제어 코드 세트에 기초하여 상기 제1 지연 클럭 신호와 상기 제2 지연 클럭 신호의 지연을 미세 조절하여 상기 제2 지연 선택 클럭 신호를 생성하는 제2 지연 회로를 포함하는 직교 에러 정정 회로.
  12. 메모리 컨트롤러로부터 제공되는 데이터 클럭 신호를 기초로 90도의 위상 차이를 가지는 제1 클럭 신호 및 제2 클럭 신호를 생성하는 데이터 클럭 버퍼;
    상기 제1 클럭 신호와 상기 제2 클럭 신호의 스큐와 듀티 에러를 동시에 조절하여 90도의 위상 차이를 가지는 제1 교정 클럭 신호 및 제2 교정 클럭 신호를 생성하는 직교 에러 정정 회로;
    상기 제1 교정 클럭 신호 및 상기 제2 교정 클럭 신호에 기초하여 출력 클럭 신호와 스트로브 신호를 생성하는 클럭 생성 회로; 및
    상기 출력 클럭 신호에 기초하여 메모리 셀 어레이로부터 제공되는 데이터를 샘플링하여 데이터 신호를 생성하고, 상기 데이터 신호와 상기 스트로브 신호를 상기 메모리 컨트롤러에 제공하는 데이터 입출력 버퍼를 포함하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 데이터 클럭 버퍼는 상기 데이터 클럭 신호의 레벨을 씨모스 레벨로 변환하여 상기 제1 클럭 신호와 상기 제2 클럭 신호를 제공하는 반도체 메모리 장치.
  14. 제12항에 있어서, 상기 직교 에러 정정 회로는
    제1 내지 제3 제어 코드 세트들 및 고정 제어 코드 세트에 기초하여, 상기 제1 클럭 신호의 상승 에지를 기준으로 상기 제2 클럭 신호의 상승 에지를 지연을 조절하고, 상기 조절된 제2 클럭 신호의 상승 에지를 기준으로 상기 제1 클럭 신호의 하강 에지의 지연을 조절하고, 상기 조절된 제1 클럭 신호의 하강 에지를 기준으로 상기 제2 클럭 신호의 하강 에지의 지연을 조절하여 상기 제1 교정 클럭 신호 및 상기 제2 교정 클럭 신호를 생성하는 듀티 사이클 조절 회로;
    상기 제1 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제1 조정 클럭 신호와 제3 조정 클럭 신호를 출력하는 제1 위상 분리기;
    상기 제2 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제2 조정 클럭 신호와 제4 조정 클럭 신호를 출력하는 제2 위상 분리기;
    제4 제어 코드 세트에 기초하여, 상기 제1 내지 제4 조정 클럭 신호들 중에서 선택된, 제1 선택 클럭 신호와 90도의 위상 차이를 가지를 제2 선택 클럭 신호의 위상을 지연시켜 제2 지연 선택 클럭 신호를 제공하는 위상 보간기; 및
    상기 제1 선택 클럭 신호와 상기 제2 지연 선택 클럭 신호의 위상 차이를 검출하여 업/다운 신호를 생성하는 위상 검출기; 및
    상기 업/다운 신호에 기초하여 상기 제1 내지 제4 제어 코드 세트들을 생성하는 지연 제어 회로를 포함하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 듀티 사이클 조절 회로는
    상기 제1 제어 코드 세트에 기초하여 상기 제2 클럭 신호의 상승 에지의 지연을 조절하고 상기 제3 제어 코드 세트에 기초하여 상기 제2 클럭 신호의 하강 에지의 지연을 조절하여 상기 제2 교정 클럭 신호를 출력하는 제1 듀티 사이클 조절기; 및
    상기 고정 제어 코드 세트에 기초하여 상기 제1 클럭 신호의 상승 에지의 지연을 고정시키고, 상기 제2 제어 코드 세트에 기초하여 상기 제1 클럭 신호의 하강 에지의 지연을 조절하여 상기 제1 교정 클럭 신호를 출력하는 제2 듀티 사이클 조절기를 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 지연 제어 회로는
    상기 업/다운 신호에 기초하여 상기 제1 제어 코드 세트의 코드 값을 조절하고 상기 제1 제어 코드 세트를 상기 제1 듀티 사이클 조절기에 제공하는 제1 지연 제어기;
    상기 업/다운 신호에 기초하여 상기 제2 제어 코드 세트의 코드 값을 조절하고 상기 제2 제어 코드 세트와 코드 값이 고정된 상기 고정 제어 코드 세트를 상기 제2 듀티 사이클 조절기에 제공하는 제2 지연 제어기;
    상기 업/다운 신호에 기초하여 상기 제3 제어 코드 세트의 코드 값을 조절하고 상기 제3 제어 코드 세트를 상기 제1 듀티 사이클 조절기에 제공하는 제3 지연 제어기; 및
    상기 업/다운 신호에 기초하여 상기 제4 제어 코드 세트의 코드 값을 조절하고 상기 제4 제어 코드 세트를 상기 위상 보간기에 제공하는 제4 지연 제어기를 포함하는 반도체 메모리 장치.
  17. 제12항에 있어서, 상기 클럭 생성 회로는
    상기 제1 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제1 조정 클럭 신호와 제3 조정 클럭 신호를 출력하는 제1 위상 분리기;
    상기 제2 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제2 조정 클럭 신호와 제4 조정 클럭 신호를 출력하는 제2 위상 분리기;
    상기 제1 내지 제4 조정 클럭 신호들에 기초하여 상기 스트로브 신호를 생성하는 스트로브 신호 생성기; 및
    상기 제1 내지 제4 조정 클럭 신호들을 조합하여 180도의 위상 차이를 가지는 제1 내지 제4 출력 클럭 신호 쌍들을 각각 제공하는 제1 내지 제4 클럭 멀티플렉서들을 포함하고,
    상기 데이터 입출력 버퍼는 상기 제1 내지 제4 출력 클럭 신호 쌍들에 기초하여 상기 데이터를 순차적으로 샘플링하여 상기 데이터 신호를 제공하는 출력 회로를 포함하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 제1 내지 제4 클럭 멀티플렉서들 각각은 복수의 전송 게이트들과 복수의 인버터들을 포함하여 상기 제1 내지 제4 조정 클럭 신호들의 상승 에지에 동기되는 상승 에지와 하강 에지를 갖는 상기 제1 내지 제4 출력 클럭 신호 쌍들을 각각 제공하는 반도체 메모리 장치.
  19. 제17항에 있어서,
    상기 제1 내지 제4 클럭 멀티플렉서들 각각은 복수의 낸드 게이트들과 복수의 인버터들을 포함하여 상기 제1 내지 제4 조정 클럭 신호들의 상승 에지와 하강 에지에 동기되는 상승 에지와 하강 에지를 갖는 상기 제1 내지 제4 출력 클럭 신호 쌍들을 각각 제공하는 반도체 메모리 장치.
  20. 데이터 클럭 신호를 기초로 생성된, 90도의 위상 차이를 가지는 제1 클럭 신호 및 제2 클럭 신호를 수신하고, 제1 내지 제3 제어 코드 세트들에 기초하여, 상기 제1 클럭 신호의 상승 에지를 기준으로 상기 제2 클럭 신호의 상승 에지를 지연을 조절하고, 상기 제2 클럭 신호의 조절된 상승 에지를 기준으로 상기 제1 클럭 신호의 하강 에지의 지연을 조절하고, 상기 제1 클럭 신호의 조절된 하강 에지를 기준으로 상기 제2 클럭 신호의 하강 에지의 지연을 조절하여 스큐와 듀티 에러가 동시에 조절된, 90도의 위상 차이를 가지는 제1 교정 클럭 신호 및 제2 교정 클럭 신호를 생성하는 듀티 사이클 조절 회로;
    상기 제1 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제1 조정 클럭 신호와 제3 조정 클럭 신호를 출력하는 제1 위상 분리기;
    상기 제2 교정 클럭 신호의 위상을 분리하여 180도의 위상 차이를 가지는 제2 조정 클럭 신호와 제4 조정 클럭 신호를 출력하는 제2 위상 분리기;
    제1 선택 신호에 기초하여 상기 제1 내지 제4 조정 클럭 신호들 중 하나를 제1 선택 클럭 신호로 제공하는 제1 멀티플렉서;
    제2 선택 신호에 기초하여 상기 제1 내지 제4 조정 클럭 신호들 중 상기 제1 선택 클럭 신호와 90도의 위상 차이를 갖는 하나를 제2 선택 클럭 신호로 제공하는 제2 멀티플렉서;
    제4 제어 코드 세트에 기초하여, 상기 제2 선택 클럭 신호의 위상을 지연시켜 제2 지연 선택 클럭 신호를 제공하는 위상 보간기;
    상기 제1 선택 클럭 신호와 상기 제2 지연 선택 클럭 신호의 위상 차이를 검출하여 업/다운 신호를 생성하는 위상 검출기; 및
    상기 업/다운 신호에 기초하여 상기 제1 내지 제4 제어 코드 세트들을 생성하는 지연 제어 회로를 포함하는 직교 에러 정정 회로.
KR1020210050830A 2021-04-20 2021-04-20 직교 에러 정정 회로 및 이를 포함하는 반도체 메모리 장치 Pending KR20220144481A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020210050830A KR20220144481A (ko) 2021-04-20 2021-04-20 직교 에러 정정 회로 및 이를 포함하는 반도체 메모리 장치
US17/508,598 US11742016B2 (en) 2021-04-20 2021-10-22 Quadrature error correction circuit and semiconductor memory device including the same
TW110141869A TWI792669B (zh) 2021-04-20 2021-11-10 正交誤差校正電路以及包括其之半導體記憶元件
CN202111559801.8A CN115223607A (zh) 2021-04-20 2021-12-20 正交误差校正电路和包括其的半导体存储器装置
EP22150624.9A EP4080509B1 (en) 2021-04-20 2022-01-07 Quadrature error correction circuit and semiconductor memory device including the same
US18/218,243 US12057156B2 (en) 2021-04-20 2023-07-05 Quadrature error correction circuit and semiconductor memory device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210050830A KR20220144481A (ko) 2021-04-20 2021-04-20 직교 에러 정정 회로 및 이를 포함하는 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20220144481A true KR20220144481A (ko) 2022-10-27

Family

ID=79288061

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210050830A Pending KR20220144481A (ko) 2021-04-20 2021-04-20 직교 에러 정정 회로 및 이를 포함하는 반도체 메모리 장치

Country Status (5)

Country Link
US (2) US11742016B2 (ko)
EP (1) EP4080509B1 (ko)
KR (1) KR20220144481A (ko)
CN (1) CN115223607A (ko)
TW (1) TWI792669B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11361825B2 (en) * 2019-12-18 2022-06-14 Micron Technology, Inc. Dynamic program erase targeting with bit error rate
EP4474835A1 (en) * 2022-04-26 2024-12-11 Changxin Memory Technologies, Inc. Signal detection system and memory detection method
US11973506B2 (en) * 2022-06-21 2024-04-30 Micron Technology, Inc. Semiconductor device having duty-cycle corrector
KR20240061318A (ko) * 2022-10-31 2024-05-08 삼성전자주식회사 클록 신호 오류 정정 장치
KR20240082524A (ko) * 2022-12-02 2024-06-11 삼성전자주식회사 반도체 장치
CN116052737B (zh) * 2023-03-28 2023-08-29 长鑫存储技术有限公司 列控制电路以及存储装置
US20240364494A1 (en) * 2023-04-27 2024-10-31 Avago Technologies International Sales Pte. Limited Quadrature divider error correction
CN119341522B (zh) * 2024-12-20 2025-03-14 成都电科星拓科技有限公司 时钟占空比调节电路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945862A (en) * 1997-07-31 1999-08-31 Rambus Incorporated Circuitry for the delay adjustment of a clock signal
GB2348345B (en) 1999-01-25 2004-04-14 Nec Corp Demodulator and demodulation method for demodulating quadrature modulation signals
KR100486268B1 (ko) 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
KR100763849B1 (ko) 2006-08-10 2007-10-05 삼성전자주식회사 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치
JPWO2008032701A1 (ja) 2006-09-13 2010-01-28 日本電気株式会社 クロック調整回路と半導体集積回路装置
EP2803356A1 (en) 2008-03-31 2014-11-19 Agency for Science, Technology and Research Method for treating neurological disorders with imidazolium and imidazolinium compounds
KR101036922B1 (ko) 2008-04-11 2011-05-25 주식회사 하이닉스반도체 쿼드러쳐 위상 보정회로
KR20100055566A (ko) * 2008-11-18 2010-05-27 삼성전자주식회사 전압 제어 발진기, 이를 구비하는 위상 고정 루프 및 메모리 디바이스
KR101016555B1 (ko) 2008-12-09 2011-02-24 숭실대학교산학협력단 듀티 사이클 및 위상 에러 보정 회로장치와 그 방법
US8624647B2 (en) 2010-01-19 2014-01-07 Altera Corporation Duty cycle correction circuit for memory interfaces in integrated circuits
US8542045B2 (en) * 2010-06-07 2013-09-24 Samsung Electronics Co., Ltd. Duty correcting circuit, delay-locked loop circuit and method of correcting duty
JP5900171B2 (ja) 2012-06-07 2016-04-06 富士通株式会社 デューティ比補正回路、ダブルエッジ装置及びデューティ比補正方法
US9503066B2 (en) * 2013-07-08 2016-11-22 Micron Technology, Inc. Apparatuses and methods for phase interpolating clock signals and for providing duty cycle corrected clock signals
KR102468261B1 (ko) 2016-02-05 2022-11-21 에스케이하이닉스 주식회사 듀티 보정 회로
KR102578322B1 (ko) 2016-12-19 2023-09-13 에스케이하이닉스 주식회사 비동기 클록 신호 발생 장치 및 비동기 클록 신호를 이용하여 다위상 신호를 보정하는 반도체 장치
KR20200019379A (ko) * 2018-08-14 2020-02-24 삼성전자주식회사 반도체 메모리 장치의 지연 고정 루프 회로, 반도체 메모리 장치 및 지연 고정 루프 회로의 동작 방법
US10630272B1 (en) 2019-04-08 2020-04-21 Kandou Labs, S.A. Measurement and correction of multiphase clock duty cycle and skew
KR20220145009A (ko) * 2021-04-21 2022-10-28 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 장치

Also Published As

Publication number Publication date
TWI792669B (zh) 2023-02-11
EP4080509A1 (en) 2022-10-26
US11742016B2 (en) 2023-08-29
EP4080509B1 (en) 2024-05-15
CN115223607A (zh) 2022-10-21
TW202243403A (zh) 2022-11-01
US12057156B2 (en) 2024-08-06
US20220336004A1 (en) 2022-10-20
US20230343383A1 (en) 2023-10-26

Similar Documents

Publication Publication Date Title
EP4080509B1 (en) Quadrature error correction circuit and semiconductor memory device including the same
US10785067B2 (en) Analog multiplexing scheme for decision feedback equalizers
US20190222444A1 (en) Multi-bias level generation and interpolation
KR20220145009A (ko) 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 장치
US11209994B2 (en) Systems and methods for data path power savings in DDR5 memory devices
KR20220086948A (ko) 기준 전압 트레이닝을 수행하는 수신기 및 이를 포함하는 메모리 시스템
US11869574B2 (en) Semiconductor memory device and memory system including the same
EP3961630B1 (en) Multi-level signal receivers and memory systems including the same
KR20220030001A (ko) 멀티 레벨 신호 수신기 및 이를 포함하는 메모리 시스템
US10623211B2 (en) Voltage correction computations for memory decision feedback equalizers
US11996162B2 (en) Synchronous input buffer enable for DFE operation
US10637692B2 (en) Memory decision feedback equalizer
US20240168091A1 (en) Transmitter for ultra-high speed and storage device including the same
US20240430140A1 (en) Receivers and semiconductor memory devices including the same
CN119274603A (zh) 执行时序偏差和偏移校准的存储器装置

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20210420

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20240222

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20210420

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20241112

Patent event code: PE09021S01D