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KR100800150B1 - 지연 고정 루프 장치 - Google Patents

지연 고정 루프 장치 Download PDF

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KR100800150B1
KR100800150B1 KR1020060061544A KR20060061544A KR100800150B1 KR 100800150 B1 KR100800150 B1 KR 100800150B1 KR 1020060061544 A KR1020060061544 A KR 1020060061544A KR 20060061544 A KR20060061544 A KR 20060061544A KR 100800150 B1 KR100800150 B1 KR 100800150B1
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KR
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clock
delay
rising
clocks
output
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윤원주
이현우
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주식회사 하이닉스반도체
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Abstract

본 발명은 동기식 메모리 장치에 적용되는 지연 고정 루프 장치에 관한 것으로서, 기준 클럭을 반전한 클럭과 지연 고정된 라이징 클럭의 위상 차를 비교하여 폴링 클럭에 대한 지연 고정을 수행함을 특징으로 한다.

Description

지연 고정 루프 장치{DELAY LOCKED LOOP APPARATUS}
도 1은 종래 기술에 따른 지연 고정 루프 장치를 나타내는 블럭도.
도 2는 본 발명에 따른 지연 고정 루프 장치를 나타내는 블럭도.
도 3은 도 2의 제 1 지연 고정부(230)의 동작을 설명하기 위한 블럭도.
도 4는 도 2의 분주부(240)의 일 예를 나타내는 회로도.
본 발명은 지연 고정 루프 장치에 관한 것으로, 특히 동기식 메모리 장치에 적용되어 내부 클럭을 에러 없이 외부 클럭과 일치되도록 내부 클럭을 지연시키는 지연 고정 루프 장치에 관한 것이다.
일반적으로, 지연 고정 루프(Delay Locked Loop:DLL, 이하 'DLL'이라 함) 장치란 반도체 메모리 장치에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되도록 내부 클럭을 지연시키는 장치를 말한다. 즉, 외부에서 들어오는 클럭이 내부에서 사용될 때 외부 클럭과 내부 클럭 또는 외부 클럭과 데이터 간에 스큐(skew)가 발생하는데, 이러한 스큐를 줄이기 위해 DLL 장치가 사용된다.
이러한 DLL 장치는 도 1에 도시된 바와 같이, 버퍼부(100), 제 1 레플리카 딜레이부(110), 제 1 위상 검출부(120), 제 2 레플리카 딜레이부(130), 제 2 위상 검출부(140), 딜레이 라인부(150), 및 듀티 사이클 보정부(160)로 구성된다.
구체적으로, 버퍼부(100)는 외부 클럭 CLK를 입력받아 버퍼링하여 입력 클럭으로 출력한다.
제 1 레플리카 딜레이부(110)는 초기화된 상태의 딜레이 라인부(150)와 듀티 사이클 보정부(160)를 거친 입력 클럭을 입력받아서 이를 레플리카(replica) 지연하여 제 1 지연 클럭 DCLK1으로 출력한다.
제 1 위상 검출부(120)는 외부 클럭 CLK과 제 1 지연 클럭 DCLK1의 위상 차를 비교하여 제 1 검출 신호 PD1를 생성한다.
제 2 레플리카 딜레이부(130)는 초기화된 상태의 딜레이 라인부(150)와 듀티 사이클 보정부(160)를 거친 입력 클럭을 반전한 신호를 입력받아서 이를 레플리카 지연하여 제 2 지연 클럭 DCLK2으로 출력한다.
제 2 위상 검출부(140)는 외부 클럭 CLK과 제 2 지연 클럭 DCLK2의 위상 차를 비교하여 제 2 검출 신호 PD2를 생성한다.
딜레이 라인부(150)는 버퍼부(100)로부터 입력 클럭을 입력받아서, 제 1 및 제 2 위상 검출부(120,140)에서 제공되는 제 1 검출 신호 PD1과 제 2 검출 신호 PD2를 이용하여 상기 입력 클럭을 소정 시간만큼 지연시켜 라이징 클럭 RCLK과 폴링 클럭 FCLK으로 출력한다.
듀티 사이클 보정부(160)는 딜레이 라인부(150)로부터 라이징 클럭 RCLK과 폴링 클럭 FCLK을 입력받아서, 라이징 클럭 RCLK과 폴링 클럭 FCLK의 듀티 사이클(duty cycle)을 보정(correction)하여 출력 클럭 CLK_OUT으로 출력한다.
이러한 구성을 갖는 DLL 장치는 제 1 검출 신호 PD1와 제 2 검출 신호 PD2로써 딜레이 라인부(150)의 지연 정도를 조절하여 라이징 클럭 RCLK과 폴링 클럭 FCLK의 라이징 에지를 정렬시킨 후, 듀티 사이클 보정부(160)를 통하여 라이징 클럭 RCLK과 폴링 클럭 FCLK의 듀티 사이클을 보정한다.
이때, 듀티 사이클 보정 동작 이전에는 제 1 및 제 2 레플리카 딜레이부(110,130)가 모두 동작하여 라이징 클럭 RCLK과 폴링 클럭 FCLK의 라이징 에지를 정렬시키는 동작을 수행하지만, 라이징 클럭 RCLK과 폴링 클럭 FCLK의 라이징 에지가 정렬된 후 듀티 사이클 보정부(160)가 동작하는 시점부터 제 2 레플리카 딜레이부(130)는 사용되지 않는다.
따라서, 도 1과 같은 구성을 갖는 DLL 장치는 듀티 사이클 보정 동작 시작 이후에 불필요한 회로, 즉, 제 2 레플리카 딜레이부(130)가 존재함으로써 불필요한 전류 소모가 발생할 수 있다.
또한, 도 1과 같은 구성을 갖는 DLL 장치에서 입력되는 외부 클럭 CLK의 주기(tCK)가 작고 듀티 에러가 큰 경우, 제 1 및 제 2 위상 검출부(120,140)에서 샘플링(sampling)하는 클럭의 하이 펄스 폭이 작은 경우가 발생하며, 그에 따라, 제 1 및 제 2 위상 검출부(120,140)에서 위상 차를 제대로 검출하지 못할 수 있다.
이와 같이, 제 1 및 제 2 위상 검출부(120,140)에서 위상 차를 제대로 검출하지 못하는 경우, 라이징 클럭 RCLK과 폴링 클럭 FCLK이 제대로 고정(locking)되 지 못할 수 있으며, 고정이 되더라도 위상 검출 에러로 인하여 지터(jitter)가 커질 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 DLL 회로에서 위상 차를 검출하기 위한 클럭들의 하이 펄스 폭이 작은 경우, 위상 차 검출에 사용되는 클럭들의 펄스 폭을 늘려 위상 차 검출시 에러가 발생하는 것을 줄이고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 지연 고정 루프 장치의 일 실시 예는, 기준으로 입력되는 제 1 클럭과 이를 레플리카 지연한 제 2 클럭의 위상 차를 검출하여 상기 검출된 결과에 따라 상기 제 1 클럭을 지연 고정하여 라이징 클럭으로 출력하는 라이징 클럭 지연 고정 회로; 상기 라이징 클럭에 대한 지연 고정 동작이 완료되면, 상기 제 1 클럭을 반전한 반전 클럭과 상기 라이징 클럭의 위상 차를 검출하여 상기 검출된 결과에 따라 상기 제 1 클럭을 지연 고정한 후, 이를 반전하여 폴링 클럭으로 출력하는 폴링 클럭 지연 고정 회로; 및 상기 지연 고정된 라이징 클럭 및 폴링 클럭에 대한 듀티 사이클 보정을 수행하는 듀티 사이클 보정 회로;를 포함하며, 상기 폴링 클럭 지연 고정 회로는 상기 반전 클럭과 상기 지연 고정된 라이징 클럭을 각각 분주하는 분주부를 포함함을 특징으로 한다.
상기 구성에서, 상기 라이징 클럭 지연 고정 회로는, 상기 제 1 클럭을 레플리카 지연하여 상기 제 2 클럭으로 출력하는 레플리카 딜레이부; 상기 제 1 및 제 2 분주 클럭의 위상 차를 검출하여 제 1 검출 신호로 출력하는 제 1 위상 검출부; 및 상기 제 1 검출 신호로써 상기 제 1 클럭을 지연 고정하여 상기 라이징 클럭으로 출력하는 제 1 지연 고정부;를 포함함이 바람직하다.
상기 구성에서, 상기 제 1 지연 고정부는, 상기 제 1 클럭을 입력받아서 상기 제 1 검출 신호에 따라 상기 제 1 클럭을 듀얼 코스 지연하여 제 1 및 제 2 지연 클럭으로 출력하는 제 1 듀얼 코오스 딜레이 라인; 및 상기 제 1 및 제 2 지연 클럭을 입력받아서 상기 제 1 검출 신호에 따라 상기 제 1 및 제 2 지연 클럭을 파인 튜닝하여 상기 라이징 클럭으로 출력하는 제 1 파인 딜레이 유닛;을 포함함이 바람직하다.
상기 구성에서, 상기 폴링 클럭 지연 고정 회로는, 상기 제 1 클럭을 반전한 반전 클럭과 상기 라이징 클럭을 각각 분주하여 제 1 및 제 2 분주 클럭으로 출력하는 분주부; 상기 제 1 및 제 2 분주 클럭의 위상 차를 검출하여 제 2 검출 신호로 출력하는 제 2 위상 검출부; 및 상기 제 2 검출 신호로써 상기 제 1 클럭을 지연 고정한 뒤, 이를 반전하여 상기 폴링 클럭으로 출력하는 제 2 지연 고정부;를 포함함이 바람직하다.
상기 구성에서, 상기 분주부는, 상기 반전 클럭을 클럭 단자로 입력받으며, 입력 단자와 반전 출력 단자가 서로 연결되어 상기 제 1 분주 클럭을 출력 단자로 출력하는 제 1 D 플립플롭; 및 상기 라이징 클럭을 클럭 단자로 입력받으며, 입력 단자와 반전 출력 단자가 서로 연결되어 상기 제 2 분주 클럭을 출력 단자로 출력하는 제 2 D 플립플롭;를 포함함이 바람직하다.
상기 구성에서, 상기 제 2 지연 고정부는, 상기 제 1 클럭을 입력받아서 상 기 제 2 검출 신호에 따라 상기 제 1 클럭을 듀얼 코스 지연하여 제 3 및 제 4 지연 클럭으로 출력하는 제 2 듀얼 코오스 딜레이 라인; 및 상기 제 3 및 제 4 지연 클럭을 입력받아서 상기 제 2 검출 신호에 따라 상기 제 3 및 제 4 지연 클럭을 파인 튜닝한 후, 이를 반전하여 상기 폴링 클럭으로 출력하는 제 2 파인 딜레이 유닛;을 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 지연 고정 루프 장치의 다른 실시 예는, 외부 클럭을 반전한 반전 클럭과, 상기 외부 클럭과 이를 레플리카 지연한 피드백 클럭으로써 지연 고정된 라이징 클럭을 각각 분주하여 상기 분주된 클럭들의 위상 차를 검출하는 위상 검출 회로; 상기 위상 검출부로부터 검출된 결과에 따라 상기 제 1 클럭을 지연 고정하여 상기 라이징 클럭의 라이징 에지에 정렬된 폴링 클럭을 출력하는 지연 고정 회로; 및 상기 지연 고정된 라이징 및 폴링 클럭의 듀티 사이클을 보정하는 듀티 사이클 보정 회로;를 포함함을 특징으로 한다.
상기 구성에서, 상기 위상 검출 회로는, 상기 반전 클럭과 상기 라이징 클럭을 각각 분주하여 제 1 및 제 2 분주 클럭으로 출력하는 분주부; 및 상기 제 1 및 제 2 분주 클럭의 위상 차를 비교하여 검출 신호로 출력하는 위상 검출부;를 포함함이 바람직하다.
상기 구성에서, 상기 분주부는, 상기 반전 클럭을 클럭 단자로 입력받으며, 입력 단자와 반전 출력 단자가 서로 연결되어 상기 제 1 분주 클럭을 출력 단자로 출력하는 제 1 D 플립플롭; 및 상기 라이징 클럭을 클럭 단자로 입력받으며, 입력 단자와 반전 출력 단자가 서로 연결되어 상기 제 2 분주 클럭을 출력 단자로 출력 하는 제 2 D 플립플롭;를 포함함이 바람직하다.
상기 구성에서, 상기 지연 고정 회로는, 상기 외부 클럭을 입력받아서 상기 위상 검출 회로의 검출 결과에 따라 상기 외부 클럭을 듀얼 코스 지연하여 제 1 및 제 2 지연 클럭으로 출력하는 듀얼 코오스 딜레이 라인; 및 상기 제 1 및 제 2 지연 클럭을 입력받아서 상기 위상 검출 회로의 검출 결과에 따라 상기 제 1 및 제 2 지연 클럭을 파인 튜닝한 후, 이를 반전하여 상기 폴링 클럭으로 출력하는 파인 딜레이 유닛;을 포함함이 바람직하다.
이하, 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 살펴보기로 한다.
본 발명의 실시 예로서 도 2의 블럭이 개시되며, 본 발명의 실시 예는 기준 클럭 REFCLK과 이를 레플리카 지연시킨 피드백 클럭 FBCLK의 위상 차를 비교하여 라이징 클럭 RCLK에 대한 지연 고정을 수행한다. 그리고, 라이징 클럭 RCLK에 대한 지연 고정 동작이 끝나면, 기준 클럭 REFCLK을 반전한 클럭과 라이징 클럭 RCLK을 분주한 뒤, 분주된 클럭들 /DREFCLK_DIV 및 RCLK_DIV의 위상 차를 비교하여 폴링 클럭 FCLK에 대한 지연 고정을 수행한다.
구체적으로, 도 2의 실시 예는 버퍼부(200), 라이징 클럭 지연 고정 회로(300), 폴링 클럭 지연 고정 회로(400), 및 듀티 사이클 보정부(500)를 포함하며, 라이징 클럭 지연 고정 회로(300)는 레플리카 딜레이부(310), 제 1 위상 검출부(320), 제 1 지연 고정부(330), 및 제 1 제어부(340)를 포함하고, 폴링 클럭 지연 고정 회로(400)는 분주부(410), 제 2 위상 검출부(420), 제 2 지연 고정 부(430), 및 제 2 제어부(440)를 포함한다.
버퍼부(200)는 외부 클럭 CLK을 비반전 단자에, 반전 외부 클럭 /CLK을 반전 단자에 입력받아 기준 클럭 REFCLK을 출력한다. 그리고, 기준 클럭 REFCLK은 제 1 지연 고정부(330)와 듀티 사이클 보정부(500)를 거친 후, 레플리카 딜레이부(310)에 의해 레플리카 지연되어 피드백 클럭 FBCLK으로 출력된다. 이때, 제 1 지연 고정부(330)는 지연 고정 동작을 수행하지 않고, 듀티 사이클 보정부(500)는 듀티 사이클 보정 동작을 수행하지 않는다.
제 1 위상 검출부(320)는 기준 클럭 REFCLK과 피드백 클럭 FBCLK의 위상 차를 비교하여 검출 신호 PD3로 출력한다. 그리고, 제 1 제어부(340)는 이러한 검출 신호 PD3를 입력받아서 제 1 지연 고정부(330)의 지연 정도를 결정한다.
제 1 지연 고정부(330)는 제 1 제어부(340)에 의해 설정된 지연량에 따라 기준 클럭 REFCLK을 지연 고정하여 라이징 클럭 RCLK으로 출력한다. 여기서, 제 1 지연 고정부(330)는 제 1 듀얼 코스 딜레이 라인(331)과 제 1 파인 딜레이 유닛(332)으로 구성될 수 있다.
구체적으로, 제 1 듀얼 코스 딜레이 라인(331)은 도 3에 도시된 바와 같이, 두 개의 코스 딜레이 라인(coarse delay line)이 서로 하나의 유닛 딜레이 셀(unit delay cell)(UDC)만큼의 차이를 가지고 동작하도록 구성되며, 둘 중 하나는 홀수 개의 유닛 딜레이 셀(UDC)을 사용하고, 나머지 하나는 짝수 개의 유닛 딜레이 셀(UDC)을 사용한다.
이러한 구성을 갖는 제 1 듀얼 코스 딜레이 라인(331)은 제 1 제어부(340)에 의해 설정된 지연량에 따라 기준 클럭 REFCLK을 지연하여 하나의 유닛 딜레이 셀(UDC)만큼 차이를 가진 두 클럭을 출력한다.
그 후, 제 1 파인 딜레이 유닛(332)은 도 3에 도시된 바와 같이, 제 1 제어부(340)에 의해 설정된 가중치(K)에 따라 제 1 듀얼 코스 딜레이 라인(331)에서 지연된 두 클럭을 혼합, 즉, 파인 튜닝(fine tuning)하여 고정된 라이징 클럭 RCLK로 출력한다.
그리고, 라이징 클럭 신호 RCLK에 대한 지연 고정 동작이 끝나면, 분주부(410), 제 2 위상 검출부(420), 및 제 2 지연 고정부(430)가 활성화되어 폴링 클럭 FCLK에 대한 지연 고정 동작이 수행된다.
구체적으로, 기준 클럭 REFCLK이 지연 고정 동작을 수행하지 않는 제 2 지연 고정부(430)를 지나 반전된 클럭으로 출력되고, 이러한 반전된 클럭과 고정된 라이징 클럭 RCLK이 분주부(410)를 통하여 각각 분주되어 분주 클럭들 /DREFCLK_DIV 및 RCLK_DIV로 출력된다.
여기서, 분주부(410)는 카운터(couter), 래치(latch), 플립플롭(flip-flop) 등과 같은 다양한 회로들을 이용하여 반전된 클럭과 라이징 클럭 RCLK을 각각 n분주(n은 2 이상인 자연수)할 수 있으며, 일 예로, 도 4에 도시된 바와 같이, D 플립플롭(D-FF)을 이용하여 입력되는 클럭을 2 분주할 수 있다.
즉, 도 4의 D 플립플롭(D-FF)은 입력 단자(D)와 반전 출력 단자(/Q)가 서로 연결된 구조로서, 클럭 단자(CLK)를 통하여 기준 클럭 REFCLK이 반전된 클럭 또는 라이징 클럭 RCLK를 입력받아서 출력 단자(Q)로 분주 클럭 /DREFCLK_DIV 또는 분주 클럭 RCLK_DIV로 출력한다. 그리고, D 플립플롭(D-FF)은 리셋 신호(RESET)를 리셋 단자(R)로 입력받아서 분주 동작을 리셋시킨다.
제 2 위상 검출부(420)는 분주부(410)에 의해 분주된 분주 클럭들 /DREFCLK_DIV 및 RCLK_DIV의 위상 차를 비교하여 검출 신호 PD4로 출력하고, 이러한 검출 신호 PD4가 제 2 제어부(440)로 입력되어 제 2 지연 고정부(430)의 지연 정도를 제어하게 된다.
제 2 지연 고정부(430)는 제 2 제어부(440)에 의해 설정된 지연량에 따라 기준 클럭 REFCLK을 지연 고정한 뒤, 고정된 클럭을 반전하여 폴링 클럭 FCLK으로 출력한다. 여기서, 제 2 지연 고정부(430)는 제 1 지연 고정부(330)와 마찬가지로 제 2 듀얼 코스 딜레이 라인(431)과 제 2 파인 딜레이 유닛(432)으로 구성될 수 있으며, 그 구성은 제 1 지연 고정부(330)와 동일할 수 있으므로, 이에 대한 상세한 동작 설명은 생략하기로 한다.
그 후, 라이징 클럭 RCLK과 폴링 클럭 FCLK의 라이징 에지가 정렬되도록 고정되면, 듀티 사이클 보정부(500)가 활성화되어 두 클럭 RCLK 및 FCLK을 혼합하여 듀티 사이클이 보정된 출력 클럭 CLK_OUT을 출력한다.
이러한 구성을 갖는 본 발명의 실시 예의 동작을 상세히 살펴보면, 본 발명의 실시 예는 기준 클럭 REFCLK과 레플리카 딜레이부(310)를 통과한 피드백 클럭 FBCLK의 위상 차를 제 1 위상 검출부(320)를 통하여 검출하여 라이징 클럭 RCLK에 대한 지연 고정 동작을 시작한다.
여기서, 본 발명의 실시 예는 기준 클럭 REFCLK과 피드백 클럭 FBCLK을 각각 도 4와 같이 분주하여 분주된 클럭들의 위상 차를 검출할 수도 있다.
그리고, 듀얼 코스 딜레이 라인(331)을 통하여 코스 고정이 완료되면, 파인 딜레이 유닛(332)을 통하여 파인 튜닝이 시작되고, 기준 클럭 REFCLK과 피드백 클럭 FBCLK의 위상 차가 파인 유닛 딜레이 내에 들어오게 되면, 분주부(410), 제 2 위상 검출부(420), 및 제 2 지연 고정부(430)가 동작을 시작한다.
이때, 분주부(410), 제 2 위상 검출부(420), 및 제 2 지연 고정부(430)가 동작하기 시작한 후부터 듀티 사이클 보정 동작이 시작하기까지 라이징 클럭 RCLK은 고정된 상태를 유지하고 있다.
그 후, 분주부(410)에 의해 분주된 클럭들 /DREFCLK_DIV 및 RCLK_DIV의 위상 차가 파인 유닛 딜레이 내에 들어오면, 즉, 폴링 클럭 FCLK의 라이징 에지가 라이징 클럭 RCLK의 라이징 에지에 정렬되면, 듀티 사이클 보정 동작이 시작된다.
이와 같이, 본 발명의 실시 예는 싱글 레플리카 딜레이를 이용하여 외부 클럭과 데이터 또는 외부 클럭과 내부 클럭 간의 스큐를 보상할 수 있고, 듀얼 레플리카 딜레이를 적용한 종래의 장치에 비해 불필요한 전류 소모를 줄일 수 있다.
또한, 본 발명의 실시 예는 외부 클럭 CLK의 주기가 작아지고 듀티 에러가 커질 때, 기준 클럭 REFCLK를 반전한 클럭(폴링 클럭 FCLK)과 라이징 클럭 RCLK을 분주함으로써 위상 차를 검출하기에 충분한 하이 펄스 폭(width)을 확보할 수 있으므로, 위상 차 검출 에러에 의해 발생하는 지터 성분을 줄일 수 있는 효과가 있다.
따라서, 본 발명은 싱글 레플리카 딜레이를 이용하여 지연 고정 동작을 수행하므로, 듀얼 레플리카 딜레이를 적용한 종래의 장치에 비해 불필요한 전류 소모를 줄일 수 있는 효과가 있다.
또한, 본 발명은 기준 클럭과 피드백 클럭, 또는 기준 클럭을 반전한 클럭과 라이징 클럭을 분주하여 위상 차를 검출하므로, 위상 차 검출 에러에 의해 발생하는 지터 성분을 줄일 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (10)

  1. 기준으로 입력되는 제 1 클럭과 이를 레플리카 지연한 제 2 클럭의 위상 차를 검출하여 상기 검출된 결과에 따라 상기 제 1 클럭을 지연 고정하여 라이징 클럭으로 출력하는 라이징 클럭 지연 고정 회로;
    상기 라이징 클럭에 대한 지연 고정 동작이 완료되면, 상기 제 1 클럭을 반전한 반전 클럭과 상기 라이징 클럭의 위상 차를 검출하여 상기 검출된 결과에 따라 상기 제 1 클럭을 지연 고정한 후, 이를 반전하여 폴링 클럭으로 출력하는 폴링 클럭 지연 고정 회로; 및
    상기 지연 고정된 라이징 클럭 및 폴링 클럭에 대한 듀티 사이클 보정을 수행하는 듀티 사이클 보정 회로;를 포함하며,
    상기 폴링 클럭 지연 고정 회로는 상기 반전 클럭과 상기 지연 고정된 라이징 클럭을 각각 분주하는 분주부를 포함함을 특징으로 하는 지연 고정 루프 장치.
  2. 제 1 항에 있어서,
    상기 라이징 클럭 지연 고정 회로는,
    상기 제 1 클럭을 레플리카 지연하여 상기 제 2 클럭으로 출력하는 레플리카 딜레이부;
    상기 제 1 및 제 2 분주 클럭의 위상 차를 검출하여 제 1 검출 신호로 출력하는 제 1 위상 검출부; 및
    상기 제 1 검출 신호로써 상기 제 1 클럭을 지연 고정하여 상기 라이징 클럭으로 출력하는 제 1 지연 고정부;를 포함함을 특징으로 하는 지연 고정 루프 장치.
  3. 제 2 항에 있어서,
    상기 제 1 지연 고정부는,
    상기 제 1 클럭을 입력받아서 상기 제 1 검출 신호에 따라 상기 제 1 클럭을 듀얼 코스 지연하여 제 1 및 제 2 지연 클럭으로 출력하는 제 1 듀얼 코오스 딜레이 라인; 및
    상기 제 1 및 제 2 지연 클럭을 입력받아서 상기 제 1 검출 신호에 따라 상기 제 1 및 제 2 지연 클럭을 파인 튜닝하여 상기 라이징 클럭으로 출력하는 제 1 파인 딜레이 유닛;을 포함함을 특징으로 하는 지연 고정 루프 장치.
  4. 제 1 항에 있어서,
    상기 폴링 클럭 지연 고정 회로는,
    상기 제 1 클럭을 반전한 반전 클럭과 상기 라이징 클럭을 각각 분주하여 제 1 및 제 2 분주 클럭으로 출력하는 분주부;
    상기 제 1 및 제 2 분주 클럭의 위상 차를 검출하여 제 2 검출 신호로 출력하는 제 2 위상 검출부; 및
    상기 제 2 검출 신호로써 상기 제 1 클럭을 지연 고정한 뒤, 이를 반전하여 상기 폴링 클럭으로 출력하는 제 2 지연 고정부;를 포함함을 특징으로 하는 지연 고정 루프 장치.
  5. 제 4 항에 있어서,
    상기 분주부는,
    상기 반전 클럭을 클럭 단자로 입력받으며, 입력 단자와 반전 출력 단자가 서로 연결되어 상기 제 1 분주 클럭을 출력 단자로 출력하는 제 1 D 플립플롭; 및
    상기 라이징 클럭을 클럭 단자로 입력받으며, 입력 단자와 반전 출력 단자가 서로 연결되어 상기 제 2 분주 클럭을 출력 단자로 출력하는 제 2 D 플립플롭;를 포함함을 특징으로 하는 지연 고정 루프 장치.
  6. 제 4 항에 있어서,
    상기 제 2 지연 고정부는,
    상기 제 1 클럭을 입력받아서 상기 제 2 검출 신호에 따라 상기 제 1 클럭을 듀얼 코스 지연하여 제 3 및 제 4 지연 클럭으로 출력하는 제 2 듀얼 코오스 딜레이 라인; 및
    상기 제 3 및 제 4 지연 클럭을 입력받아서 상기 제 2 검출 신호에 따라 상기 제 3 및 제 4 지연 클럭을 파인 튜닝한 후, 이를 반전하여 상기 폴링 클럭으로 출력하는 제 2 파인 딜레이 유닛;을 포함함을 특징으로 하는 지연 고정 루프 장치.
  7. 외부에서 들어오는 클럭이 내부에서 사용될 때 상기 외부 클럭과 내부 클럭 또는 상기 외부 클럭과 데이터 간에 스큐를 보상하는 지연 고정 루프 장치에 있어서,
    상기 외부 클럭을 반전한 반전 클럭과, 상기 외부 클럭과 이를 레플리카 지연한 피드백 클럭으로써 지연 고정된 라이징 클럭을 각각 분주하여 상기 분주된 클럭들의 위상 차를 검출하는 위상 검출 회로;
    상기 위상 검출부로부터 검출된 결과에 따라 상기 제 1 클럭을 지연 고정하여 상기 라이징 클럭의 라이징 에지에 정렬된 폴링 클럭을 출력하는 지연 고정 회로; 및
    상기 지연 고정된 라이징 및 폴링 클럭의 듀티 사이클을 보정하는 듀티 사이클 보정 회로;를 포함함을 특징으로 하는 지연 고정 루프 장치.
  8. 제 7 항에 있어서,
    상기 위상 검출 회로는,
    상기 반전 클럭과 상기 라이징 클럭을 각각 분주하여 제 1 및 제 2 분주 클럭으로 출력하는 분주부; 및
    상기 제 1 및 제 2 분주 클럭의 위상 차를 비교하여 검출 신호로 출력하는 위상 검출부;를 포함함을 특징으로 하는 지연 고정 루프 장치.
  9. 제 8 항에 있어서,
    상기 분주부는,
    상기 반전 클럭을 클럭 단자로 입력받으며, 입력 단자와 반전 출력 단자가 서로 연결되어 상기 제 1 분주 클럭을 출력 단자로 출력하는 제 1 D 플립플롭; 및
    상기 라이징 클럭을 클럭 단자로 입력받으며, 입력 단자와 반전 출력 단자가 서로 연결되어 상기 제 2 분주 클럭을 출력 단자로 출력하는 제 2 D 플립플롭;를 포함함을 특징으로 하는 지연 고정 루프 장치.
  10. 제 7 항에 있어서,
    상기 지연 고정 회로는,
    상기 외부 클럭을 입력받아서 상기 위상 검출 회로의 검출 결과에 따라 상기 외부 클럭을 듀얼 코스 지연하여 제 1 및 제 2 지연 클럭으로 출력하는 듀얼 코오스 딜레이 라인; 및
    상기 제 1 및 제 2 지연 클럭을 입력받아서 상기 위상 검출 회로의 검출 결과에 따라 상기 제 1 및 제 2 지연 클럭을 파인 튜닝한 후, 이를 반전하여 상기 폴링 클럭으로 출력하는 파인 딜레이 유닛;을 포함함을 특징으로 하는 지연 고정 루프 장치.
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