[go: up one dir, main page]

JP2005236320A - Ｓｏｉ型高耐圧半導体装置 - Google Patents

Ｓｏｉ型高耐圧半導体装置 Download PDF

Info

Publication number
JP2005236320A
JP2005236320A JP2005092791A JP2005092791A JP2005236320A JP 2005236320 A JP2005236320 A JP 2005236320A JP 2005092791 A JP2005092791 A JP 2005092791A JP 2005092791 A JP2005092791 A JP 2005092791A JP 2005236320 A JP2005236320 A JP 2005236320A
Authority
JP
Japan
Prior art keywords
semiconductor layer
type semiconductor
layer
type
type high
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005092791A
Other languages
English (en)
Inventor
Yasuhiro Uemoto
康裕 上本
Katsushige Yamashita
勝重 山下
Takashi Miura
孝 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005092791A priority Critical patent/JP2005236320A/ja
Publication of JP2005236320A publication Critical patent/JP2005236320A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/667—Vertical DMOS [VDMOS] FETs having substrates comprising insulating layers, e.g. SOI-VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/421—Insulated-gate bipolar transistors [IGBT] on insulating layers or insulating substrates, e.g. thin-film IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/251—Lateral thyristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/657—Lateral DMOS [LDMOS] FETs having substrates comprising insulating layers, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H10D30/6717—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions the source and the drain regions being asymmetrical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6744—Monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/411—PN diodes having planar bodies

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Thyristors (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 任意の逆バイアス状態の態様において耐圧特性の良好なＳＯＩ型高耐圧半導体装置を提供する。
【解決手段】 半導体基板１とｎ−型半導体層３とをシリコン酸化膜２を挟んで積層すると共に、当該ｎ−型半導体層３の表面に、ｐ型半導体層９やｎ＋型半導体層１１を形成して、それぞれにソース電極１３、ドレイン電極１４を設ける。また、ｎ−型半導体層３と前記シリコン酸化膜２との界面に、ｎ−型半導体層３と導電型の異なるｐ型半導体層１２が形成される。このｐ型半導体層１２は、ソース電極１３とドレイン電極１４間に逆バイアスの電圧が与えられても、完全には空乏化しないようにその単位面積当たりの不純物量が３×１０12／ｃｍ2より多く設定されている。
【選択図】 図１

Description

本発明は、ＳＯＩ型高耐圧半導体装置に関し、特にその耐圧特性を向上する技術に関する。
半導体集積回路などにおいて個々の半導体素子を相互に電気的に分離する有力な手法として、各半導体素子の活性層となる半導体層の底部や側面部に絶縁層を形成して誘電体分離する方法が採用されている（以下、このような構造を「誘電体分離構造」という。）。
当該誘電体分離構造を有するＳＯＩ（Silicon On Insulator）型半導体装置は、従来のｐｎ接合分離を用いた半導体装置において生じていた問題、すなわち、ｐｎ接合部を介して生じるリーク電流や、不要な寄生バイポーラ効果の発生という問題を解消することができ、特に、高耐圧半導体装置、アナログスイッチ用半導体装置等への応用に有望である。
このような誘電体分離構造を有する従来のＳＯＩ型高耐圧半導体装置として、例えば、特許文献１、特許文献２に開示されている半導体装置を挙げることができる。
図１３および図１４は、従来のＳＯＩ型高耐圧半導体装置として、具体的にｎ型高耐圧ＭＯＳトランジスタの構成を示す図である。図１３に示すｎ型高耐圧ＭＯＳトランジスタ１００は、ＳＯＩ基板における支持基板としての半導体基板１０１の上面に絶縁膜であるシリコン酸化膜１０２を形成し、さらにＳＯＩ基板の活性層となるｎ−型半導体層１０３を積層してなる。
ｎ−型半導体層１０３には、隣接して形成される半導体素子の電位の影響を受けないように、深さがシリコン酸化膜１０２にまで達する分離溝１０４がエッチングにより形成されている。この分離溝１０４の内部側面には、シリコン酸化膜１０５が形成され、さらに分離溝１０４内にポリシリコン１０６が埋め込まれることにより、ｎ−型半導体層１０３が、周囲から電気的に分離される。これによりｎ−型半導体層１０３が、シリコン酸化膜１０２とシリコン酸化膜１０５とによって島状に誘電体分離される。
このようにして形成された島状のｎ−型半導体層１０３の表面に、ゲート酸化膜１０７、ゲート電極１０８、チャネル領域を形成するためのｐ型半導体層１０９、ソース電極１１２、ソース電極１１２に接続されｐ型半導体層１０９に囲まれるように形成されたｎ＋型半導体層１１０、ドレイン電極１１３、ドレイン電極１１３に接続されたｎ＋型半導体層１１１が設けられてｎ型高耐圧ＭＯＳトランジスタが形成される。
また、図１４に示すｎ型高耐圧ＭＯＳトランジスタ１５０は、図１３の構成において、ｎ−型半導体層１０３とシリコン酸化膜１０２との界面部にｎ−型半導体層１１４が形成されると共に、ｎ−型半導体層１０３とシリコン酸化膜１０５との界面部にｎ＋型半導体層１１５が形成され、その上部がドレイン電極のｎ＋型半導体層１１１の下部に接触するようになっている。ここでｎ−型半導体層１１４、ｎ＋型半導体層１１５の不純物濃度を小さくし、これによりｎ−型半導体層１０３の底面と側面にも空乏層ができるようにして耐圧性を向上させるとしている。
両図に示すようなｎ型高耐圧ＭＯＳトランジスタ１００，１５０において、支持基板としての半導体基板１０１には一般に０Ｖの電位が付与される。ここで、ｐ型半導体層１０９等に上記半導体基板１０１と略同一の電位が付与され、かつ、ドレイン電極１１３に接続されたｎ＋型半導体層１１１に、正に大きな電圧が印加されて逆バイアスとなる場合において、ｐ型半導体層１０９とｎ−型半導体層１０３とで構成されるｐｎ接合ダイオードが逆バイアス状態となる。この時、ｐ型半導体層１０９とｎ−型半導体層１０３とのｐｎ接合の界面から空乏層が伸びる。
この空乏層は、ｎ＋型半導体層１１１に印加された正の大きな電位と、半導体基板１０１に与えられた０Ｖの電位と、ｐ型半導体層１０９等に与えられた電位により、ｎ−型半導体層１０３の内部に均一に広がり、内部電界の集中が緩和される。
その結果、ｎ−型半導体層１０３内におけるアバランシェブレークダウンが生じにくくなる。ｎ型高耐圧ＭＯＳトランジスタにおける耐圧特性は、ｎ−型半導体層１０３におけるアバラッシュブレークダウンの発生の有無に大きく左右されるので、当該アバランシェブレークダウンが抑制されることにより、逆方向耐圧特性が確かに向上する。
特許第２８９６１４１号公報 特許第２８７８６８９号公報
しかしながら、上記従来のＳＯＩ型高耐圧半導体装置では、特に、ドレイン電極１１３に接続されたｎ＋型半導体層１１１の電位が、半導体基板１０１に与えられた電位と同等になり、かつ、ｐ型半導体層１０９に負の大きな電圧が印加された逆バイアス状態の場合においては、ｎ−型半導体層１０３内に十分な空乏層を形成することができず、アバランシェブレークダウンが生じやすくなって、ｎ型高耐圧ＭＯＳトランジスタの逆方向耐圧特性が著しく劣化してしまうという問題がある。
すなわち、ｐ型半導体層１０９等に与えた電圧が負の大きな値となり、かつ、半導体基板１０１に０Ｖが与えられ、ｎ＋型半導体層１１１に印加される電圧が０Ｖとなるような逆バイアス状態においては、ｎ＋型半導体層１１１と半導体基板１０１にはいずれも０Ｖが印加されており、両者の間に電位差がなくなる。この影響により、ｐ型半導体層１０９とｎ−型半導体層１０３とのｐｎ接合の界面から伸びる空乏層は、ｎ＋型半導体層１１１の下部領域のｎ−型半導体層１０３にまで十分に伸びることができない。そのため、ｎ−型半導体層１０３の内部電界が集中してアバランシェブレークダウンが発生しやすくなり、ｎ型高耐圧ＭＯＳトランジスタの逆方向耐圧特性が大きく劣化する。
つまり、従来のＳＯＩ型高耐圧半導体装置の構成では、全ての逆バイアス状態において高耐圧性を維持することができず、特定の条件下においてはアバランシェブレークダウンが生じやすくなって耐圧特性が劣化するという問題を有している。
本発明は、上述の問題点に鑑みてなされたものであって、任意の逆バイアス状態の態様において耐圧特性の良好なＳＯＩ型高耐圧半導体装置を提供することを目的とする。
上記目的を達成するため、本発明に係るＳＯＩ型高耐圧半導体装置は、活性層となる第１の半導体層と、前記第１の半導体層の第１の主面側の一部に形成される第２の半導体層と、前記第２の半導体層と異なる導電型であって、前記第１の半導体層の第１の主面側の、前記第２の半導体層が形成される位置とは分離された位置に形成される第３の半導体層と、前記第１の半導体層とは異なる導電型であって、前記第１の半導体層の第２の主面側の全面に形成される第４の半導体層と、前記第４の半導体層の、前記第１の半導体層と反対側の主面に形成される第１の絶縁層を備えるＳＯＩ型高耐圧半導体装置であって、前記第１の絶縁層は、当該第１の絶縁層を隔てて前記第４の半導体層と反対側に配設された半導体基板上に形成され、かつ、前記第３の半導体層はドレインであると共に、前記第２の半導体層に前記第３の半導体層と同じ導電型の半導体層が形成されてなるソースを備え、前記第４の半導体層は、前記第２と第３の半導体層間に、前記ドレインの電位と前記半導体基板の電位がほぼ同電位であり、かつ、ソースに、ドレインに対し負の電位が印加されるような逆バイアス状態においても、完全に空乏化されないような量の不純物が含まれていることを特徴とする。
このように、第２と第３の半導体層に逆バイアスの電圧を印加した場合において、第４の半導体層が完全には空乏化されないように構成することにより、空乏化されない第４の半導体層が、第１の半導体層の底部の電位をほぼ一定に保つ働きをして第１の半導体層内に空乏層が広がりやすくすると共に、第４の半導体層と第１の半導体層とで形成されるｐｎ接合に逆方向の電圧が印加されることにより、当該ｐｎ接合部からも空乏層が第１の半導体層側に伸びる。その結果、任意の逆バイアス状態の電位を第２、第３のｎ型半導体層に与えても、第１の半導体層の内部に空乏層を均一に広げることができ、内部電界の集中が緩和されてアバランシェブレークダウンが生じにくくなり、良好な逆方向耐圧特性を示すＳＯＩ型高耐圧半導体装置を提供できる。
ここで、前記第４の半導体層の単位面積当たりの不純物量は、３×１０12／ｃｍ2よりも多くするか、もしくは、前記第１の半導体の単位面積当りの不純物量の１．５倍よりも多くすることが望ましい。これにより、第４の半導体層が完全に空乏化されるのを阻止でき、逆バイアスによって第４の半導体層と第１の半導体層とで形成されるｐｎ接合に生じる空乏層が第１の半導体層側に広く形成され、第１の半導体層内における空乏層の均一な広がりを助長する。
また、前記第１の半導体層の前記第２と第３の半導体層を囲む周囲に、前記第１の絶縁層に達する深さの分離溝を形成すると共に前記分離溝の内部側面に第２の絶縁層を形成し、前記第１の半導体層と当該第２の絶縁層との界面に、前記第４の半導体層と同一導電型の第５の半導体層を形成すれば、第１の半導体層と第５の半導体層とによりｐｎ接合分離がなされ、隣接する半導体素子の電位の影響を抑制できる。
ここで、前記第５の半導体層は、前記第４の半導体層と同様に、単位面積当たりの不純物量は、３×１０12／ｃｍ2よりも多くするか、もしくは、前記第１の半導体の単位面積当りの不純物量の１．５倍よりも多くすることが望ましい。
また、上記分離溝に導電性部材を埋め込んで、これに電極を設けておき、この電極に例えば、第１の絶縁層に印加される電圧と同電位の電圧を印加しておけば、この部分で電気的にシールドされることとなり、周囲の電位の影響をさらに受けにくくなる。
ここで、前記導電性部材は、ポリシリコンであって、前記電極は導電型半導体層を介して前記ポリシリコンにオーミック接続されることが望ましい。
また、ここで前記負の電位とは、３００Ｖを超えるような負の電位であることが望ましい。
以下、本発明に係るＳＯＩ型高耐圧半導体装置の実施の形態について図面を基づき説明する。
＜第１の実施の形態＞
本発明に係るＳＯＩ型高耐圧半導体装置の第１の実施の形態としてｎ型高耐圧ＭＯＳトランジスタについて説明する。
（ｎ型高耐圧ＭＯＳトランジスタの構成）
図１は、本発明の第１の実施の形態であるｎ型高耐圧ＭＯＳトランジスタ２００の構成を示す要部断面図である。同図に示すように、このｎ型高耐圧ＭＯＳトランジスタ２００は、ＳＯＩ基板における支持基板としての半導体基板１に、第１の絶縁層としてのシリコン酸化膜２を介して、ＳＯＩ基板の活性層となる第１の半導体層としてのｎ−型半導体層３を積層して形成される。同図には、１個のＭＯＳトランジスタしか示されていないが、実際には、同一の半導体基板１上に複数のＭＯＳトランジスタの素子が隣接して形成されており、当該隣接する素子と電気的に絶縁するため、ｎ−型半導体層３の周縁部に分離溝４が形成される。
この分離溝４は、エッチング処理によりシリコン酸化膜２に至るまでの深さとなるように形成されており、その内部側面には第２の絶縁層としてのシリコン酸化膜５が形成されている。このシリコン酸化膜５および上記シリコン酸化膜２とによってｎ−型半導体層３が周囲の素子から電気的に島状に分離される誘電体分離構造となっている。
また、分離溝４内のシリコン酸化膜５の間には、高抵抗の導電材料としてポリシリコン６が埋め込まれており、もし、分離溝４の相対する内部側面に形成されたシリコン酸化膜５同士の電位が異なることがあったとしても、ポリシリコン６内に微少な電流が流れることによりその電位勾配を解消し、分離溝４内に不要な電界が生じないようにしている。
このようにして形成された島状のｎ−型半導体層３の表面に、ゲート酸化膜７、ゲート電極８、チャネル領域を形成するための第２の半導体層としてのｐ型半導体層９、ソース電極１３、ソース電極１３に接続されｐ型半導体層９に囲まれるように形成されたｎ＋型半導体層１０、ドレイン電極１４、ドレイン電極１４に接続された第３の半導体層としてのｎ＋型半導体層１１が公知の方法により設けられている。
また、島状のｎ−型半導体層３の底部には、埋め込まれたシリコン酸化膜２との界面部分に第４の半導体層としてのｐ型半導体層１２が形成されている。このｐ型半導体層１２は、逆バイアス状態においても完全に空乏化しないようにその単位面積当たりの不純物量が、３×１０12／ｃｍ2より多く含まれるように設定されている。詳しくは後述する。
（製造方法）
ここで、ｎ型高耐圧ＭＯＳトランジスタ２００の製造方法について簡単に説明する。
まず、ｎ−型半導体層３を少なくともその表面に有する半導体基板（以下、「活性層用基板」という。）を用意し、イオン注入法や熱拡散法などによりそのｎ−型半導体層３側の表面に所定量以上の不純物を注入してｐ型半導体層１２を形成する。別途、ＳＯＩ基板の支持基板となる半導体基板１の表面にＣＶＤ法などによりシリコン酸化膜２を形成しておき、当該半導体基板１と上記ｎ−型半導体層３が形成された活性層用基板を、シリコン酸化膜２とｎ−型半導体層３表面に形成されたｐ型半導体層１２が合わさるようにして張り合わせ、熱処理を加えるなどして接着させてＳＯＩ基板を形成する。
なお、シリコン酸化膜２は、半導体基板１の表面ではなく、ｎ−型半導体層３に形成されたｐ型半導体層１２の表面に形成してもよく、さらには、半導体基板１とｐ型半導体層１２の双方の表面に形成してもよい。
上記のようにして形成されたＳＯＩ基板を、ｎ−型半導体層３が所望の厚みになるように表面研磨法などによりｎ−型半導体層３側から削って行き、次に、フォトレジストマスクもしくはパターニングされたシリコン窒化膜やシリコン酸化膜をマスクにして、ｎ−型半導体層３の表面から、上記埋め込まれたシリコン酸化膜２にまで達するようにエッチング処理により分離溝４を形成する。その後、分離溝４の内部側面部分にシリコン酸化膜５を形成し、さらにポリシリコン６を埋め込んで、ｎ−型半導体層３を島状に誘電体分離する。
次に、誘電体分離された島状のｎ−型半導体層３の表面に、ゲート酸化膜７、ゲート電極８を形成し、さらにチャネル領域を形成するためのｐ型半導体層９をイオン注入と熱処理を行うことで形成する。そして、ｐ型半導体層９に囲まれるようにしてソースとなるｎ＋型半導体層１０を形成するとともに、ｐ型半導体層９とは接しないようにある適当な距離を離してドレインとなるｎ＋型半導体層１１をｎ−型半導体層３の表層部に形成する。最後に、ソース電極１３をｐ型半導体層９およびｎ＋型半導体層１０に、ドレイン電極１４をｎ＋型半導体層１１に接続することでｎ型高耐圧ＭＯＳトランジスタ２００が製造される。
なお、ここでは、ｐ型半導体層１２を形成する方法として、ｎ−型半導体層３と半導体基板１と張り付ける前に、ｎ−型半導体層３を少なくともその表面に有する半導体基板の表面にｐ型半導体層１２を形成する方法を示したが、ｎ−型半導体層３を有する半導体基板をシリコン酸化膜２を挟むようにして半導体基板１と張り付け、ｎ−型半導体層３が所望の厚みになるように表面研磨法などによりｎ−型半導体層３を削った後に、高エネルギーイオン注入法などによりｎ−型半導体層３の表面からイオンを注入する等してｐ型半導体層１２をｎ−型半導体層３の底部に形成してもよい。
また、半導体基板１と活性層用基板をシリコン酸化膜２を挟むようにして張り付けた後、熱処理を加えて接着させる方法を示したが、活性層用基板に対して酸素イオンを注入する等してシリコン酸化膜２をｎ−型半導体層３の底部に形成するようにしてもよい。
さらに、ｎ−型半導体層３を所望の厚みになるようにするためにここでは表面研磨法などによりｎ−型半導体層３を削る方法を示したが、水素等を事前に注入しておき、適当な熱処理もしくは外力を加えた後、表面研磨することでｎ−型半導体層３を所望の厚みになるように調整、加工するようにしてもよい。
（耐圧特性）
次に、本実施の形態に係るｎ型高耐圧ＭＯＳトランジスタ２００の耐圧特性について説明する。
ｎ型高耐圧ＭＯＳトランジスタ２００において、ＳＯＩ基板における支持基板としての半導体基板１には通常０Ｖが与えられる。そして、ゲート電極８とソース電極１３を介してチャネル領域を形成するためのｐ型半導体層９とｎ＋型半導体層１０とに略同一の電圧を与えてｎ型高耐圧ＭＯＳトランジスタ２００をオフの状態にしておいて、ドレイン電極１４を介してｎ＋型半導体層１１に、上記ｐ型半導体層９等の電位よりも、正に大きな電位を有する電圧を与える。すると、ｐ型半導体層９とｎ−型半導体層３とで構成されるｐｎ接合ダイオードが逆バイアス状態となり、ｐ型半導体層９とｎ−型半導体層３とのｐｎ接合の界面からｎ−型半導体層３内に空乏層が伸びる。後述するように、この空乏層の伸び具合が、ｎ型高耐圧ＭＯＳトランジスタ２００の耐圧特性に大きく影響することになる。
ｎ型高耐圧ＭＯＳトランジスタ２００が逆バイアス状態となるため、ソース電極１３とドレイン電極１４に印加する電圧の組み合わせ例はさまざま考えられるが、ここでは、特に（１）半導体基板１に０Ｖを与えると共に、ソース電極１３に０Ｖを与え、ドレイン電極１４に正に大きな電圧として４００Ｖを与える場合（以下、「第１の逆バイアス状態」という。）と、（２）半導体基板１に０Ｖを与え、ソース電極１３には−４００Ｖを与え、ドレイン電極１４に０Ｖを与えた場合（以下、「第２の逆バイアス状態」という。）の２つの場合における耐圧特性について考察する。
図２（ａ）は、上記第１の逆バイアス状態におけるｎ型高耐圧ＭＯＳトランジスタ２００内部の電位分布および空乏層の広がりのシミュレーション結果を示し、図２（ｂ）は、上記第２の逆バイアス状態における、ｎ型高耐圧ＭＯＳトランジスタ２００内部の電位分布および空乏層の広がりのシミュレーション結果を示す模式図であって、それぞれ図１のｎ型高耐圧ＭＯＳトランジスタ２００の右半分の要部断面図のみが示されている。
両図において、空乏層は、ｐ型半導体層９とｎ−型半導体層３とのｐｎ接合の界面から、破線で示す空乏層端の位置まで形成され、いずれの場合においてもｎ−型半導体層３内が完全に空乏化されている。この結果、ｎ−型半導体層３内の電位分布が非常に緩やかなものとなって内部電界の集中が緩和され、ｎ−型半導体層３内においてアバランシェブレークダウンが生じにくくなる。一般的に、ｎ型高耐圧ＭＯＳトランジスタの耐圧特性は、主にｎ−型半導体層３内におけるアバランシェブレークダウンの発生の有無により決定されるので、これによりｎ型高耐圧ＭＯＳトランジスタ２００において、良好な逆方向耐圧特性を得ることができる。
一方、図１３に示したよう従来のＭＯＳトランジスタ１００の場合には、ドレイン電極１４とソース電極１３への電圧の印加の仕方によっては、良好な逆方向耐圧特性を得ることができない。
図３（ａ）は、上記第１の逆バイアス状態におけるｎ型高耐圧ＭＯＳトランジスタ１００内部の電位分布および空乏層の広がりのシミュレーション結果を示し、図３（ｂ）は、上記第２の逆バイアス状態における、ｎ型高耐圧ＭＯＳトランジスタ１００内部の電位分布および空乏層の広がりのシミュレーション結果を示す模式図であって、それぞれ図１３のｎ型高耐圧ＭＯＳトランジスタ１００の右半分の要部断面図のみが示されている。
図３（ａ）に示すように、従来のｎ型高耐圧ＭＯＳトランジスタ１００であっても、ソース電位を０Ｖとする第１の逆バイアス状態においては、本実施の形態同様、ｎ−型半導体層３内が完全に空乏化され、ｎ−型半導体層３内の電位分布が非常に緩やかなものになって内部電界の集中が緩和されているため、ｎ−型半導体層３内におけるアバランシェブレークダウンが生じにくくなり、良好な逆方向耐圧特性を示す。
ところが、ドレイン電位を０Ｖとする第２の逆バイアス状態にあっては、ｎ＋型半導体層１１と半導体基板１のいずれにも０Ｖが印加されることとなるために、図３（ｂ）に示すように、ｐ型半導体層９とｎ−型半導体層３とのｐｎ接合の界面から伸びる空乏層は、ｎ＋型半導体層１１の下部領域のｎ−型半導体層３にまで十分に伸びることができず、空乏層の伸びが抑制され、内部電界の集中が低減されないために、ｎ型高耐圧ＭＯＳトランジスタの逆方向耐圧特性が大きく劣化し、ソース電極１３に−４００Ｖまで印加することができない。
このように第２の逆バイアス状態にあっては、ｎ＋型半導体層１１と半導体基板１にはいずれも０Ｖが印加されており両者の間に電位差がなくなるので、従来のｎ型高耐圧ＭＯＳトランジスタ１００の構造においては、空乏層域が減少して逆方向耐圧特性が劣化するのが避けられない。
しかしながら、本実施の形態に係るｎ型高耐圧ＭＯＳトランジスタ２００の構成によれば、図２（ｂ）に示すようにｎ−型半導体層３内の全てに空乏層の領域が広がり、図２（ａ）の場合と同等な逆方向耐圧特性を得ることができる。
すなわち、本実施の形態によれば、シリコン酸化膜２とｎ−型半導体層３との間にｐ型半導体層１２を設けると共に、ｐ型半導体層１２の全部に空乏層が形成されないようにその不純物の濃度（単位面積当たりの不純物量が、３×１０12／ｃｍ2より多い量）が決定されており、これにより完全に空乏化されていないｐ型半導体層１２が、ｎ−型半導体層３の底部の電位をほぼ一定に保つ働きをすると共に、ｐ型半導体層１２とｎ−型半導体層３とで形成されるｐｎ接合に印加されている逆バイアスによって、当該ｐｎ接合部からも空乏層がｎ−型半導体層３側に伸びることになる。
上述のようにｎ型高耐圧ＭＯＳトランジスタの耐圧特性は、ｎ−型半導体層３内のアバランシェブレークダウンの発生の有無により大きく左右されるが、本実施の形態では、第２の逆バイアス状態においても完全に空乏化されないように不純物の濃度が設定されたｐ型半導体層１２の作用により、ｎ−型半導体層３内の全域に空乏層が形成されるので、その電位分布が緩やかになり、アバランシェブレークダウンが生じにくくなる。その結果、ｎ型高耐圧ＭＯＳトランジスタは良好な逆方向耐圧特性を示すことになるのである。
（各半導体層に含まれる不純物量と耐圧特性との関係）
図４（ａ）、６Ｂに本発明の実施の形態におけるｎ型高耐圧ＭＯＳトランジスタ２００（本実施例品）と従来のｎ型高耐圧ＭＯＳトランジスタ１００（従来品）におけるソース／ドレイン間耐圧と、当該トランジスタの活性層となるｎ−型半導体層に含まれる不純物量（不純物濃度）との関係を比較して示す。図４（ａ）は、第１の逆バイアス状態（ソース電位＝０Ｖの場合）、図４（ｂ）は、第２の逆バイアス状態（ドレイン電位＝０Ｖの場合）におけるソース／ドレイン間耐圧と不純物濃度の関係をそれぞれ示している。
第１の逆バイアス状態の場合には、図４（ａ）に示すように本実施例品と従来品は、ほとんど同じ特性を示しており、特に、ｎ−型半導体層における単位体積当りの不純物量が、５．０×１０14〜１．０×１０15／ｃｍ3の場合に高い耐圧となる。
ところが、第２の逆バイアス状態の場合には、図４（ｂ）に示すように、本実施例品においては、図４（ａ）と同様良好な耐圧特性を得るが、従来品の場合にはソース／ドレイン間耐圧が著しく劣化し、特に、ｎ−型半導体層３の不純物濃度が１．０×１０15／ｃｍ3以下の範囲においては、本実施例品に比べて約半分程度に低下している。
このように本実施の形態におけるｎ型高耐圧ＭＯＳトランジスタ２００では、第１、第２の逆バイアス状態の双方の場合において良好なソース／ドレイン間耐圧を得ることができ、特に、ｎ−型半導体層３の不純物濃度が５．０×１０14〜１．０×１０15／ｃｍ3の場合に、顕著な効果を発揮すると言える。
さて、上述したように本実施の形態においては、ｐ型半導体層１２内に完全に空乏層が形成されないゆえに耐圧特性を向上させることができたのであるが、空乏層の形成される程度は、当該ｐ型半導体層１２に含まれる不純物量に依存する。したがって、単にｎ−型半導体層３とシリコン酸化膜２の間にｐ型半導体層１２を介在させるだけではなく、当該ｐ型半導体層１２の不純物量を、所定の逆バイアスの電圧が印加されてもｐ型半導体層１２内部が完全に空乏化しないような適正な値に設定する必要がある。
図５は、本実施の形態におけるｎ型高耐圧ＭＯＳトランジスタのソース／ドレイン間耐圧のｐ型半導体層１２の不純物濃度依存性に関する実験結果を示すグラフである。なお、本実験においては、印加する電圧は、第２の逆バイアス状態に設定されており、ｎ−型半導体層３の不純物濃度は、１×１０15／ｃｍ3に設定し、その厚さは２０μｍとしている。
図５のグラフに示すように、ｐ型半導体層１２の単位面積当りの不純物濃度が３．０×１０12／ｃｍ2より少なくなるとソース／ドレイン間耐圧が急激に劣化する。これは、ｐ型半導体層１２の不純物濃度が３．０×１０12／ｃｍ2より少なくなると、特に第２の逆バイアス状態のときにｐ型半導体層１２が完全に空乏化し始めるために、ｐ型半導体層１２がｎ−型半導体層３の底部の電位をほぼ一定に保つ働きを失い、均一な空乏層の伸びを実現できなくなるからである。これによりｎ−型半導体層３の内部電界が局部に集中し、ｎ型高耐圧ＭＯＳトランジスタの逆方向耐圧特性が大きく劣化する。
ところが、不純物濃度が、３．０×１０12／ｃｍ2以上では、優れた耐圧特性を示す。ここで不純物濃度が３．０×１０12／ｃｍ2のとき臨界点となるが、環境温度などによりこの臨界点が微妙に変動するおそれがあるので、安定して高耐圧性を得るためには、不純物濃度が３×１０12／ｃｍ2を超える値に設定する方が望ましい。
ところで、ｐｎ接合された半導体に逆バイアスの電圧を印加したとき、ｐｎ接合の界面を挟んで空乏層が形成される。この空乏層の全体の厚さをＷとし、ｐ型、ｎ型のそれぞれの半導体において形成される空乏層の厚さをＷｐ、ＷｎとするとＷ＝Ｗｐ＋Ｗｎの関係が成立する。ここで、ｐ型、ｎ型のそれぞれの半導体の単位面積当りの不純物量をｄｐ、ｄｎとした場合に、空乏層の厚さＷｐ、Ｗｎと不純物量ｄｐ、ｄｎとはほぼ反比例の関係にあることが一般的に知られている。
したがって、ｐ型半導体層１２の不純物濃度を大きくすればするほど、ｐ型半導体層１２内に空乏層ができにくいのであり、本発明おけるｐ型半導体層１２の不純物濃度の最大値は、シリコンに不純物を固溶させることができる限界（固溶限界）まで取り得るものである。
具体的に、Ｐ型半導体の不純物として一般に使用されるホウ素（Ｂ）の場合、固溶限界は、単位体積当り、５．０×１０20／ｃｍ3であり、これを実デバイスにおける単位面積当りの量に換算すると、１．０×１０17／ｃｍ2程度になる。
さて、既述のように図５の実験データは、ｎ−型半導体層３の不純物濃度が１．０×１０15／ｃｍ3のときにおけるものであった。図４（ａ）、６Ｂにも示すように、良好な耐圧特性を得るためには、ｎ−型半導体層３の不純物濃度が１．０×１０15／ｃｍ3以下であることが望ましく、また、上述したようにｐ型半導体層１２の不純物濃度がｎ−型半導体層３に比べて高いほど、ｐ型半導体層１２内に空乏層ができにくい点を考慮すると、ｐ型半導体層１２の不純物濃度が、良好な耐圧特性を得るために必要なｎ−型半導体層３の不純物濃度の上限値（１．０×１０15／ｃｍ3）における当該ｐ型半導体層１２の不純物濃度の下限値（３．０×１０12／ｃｍ2）より大きくありさえすれば、全てのｎ型高耐圧ＭＯＳトランジスタにおいて良好な耐圧特性を得ることができる。
そして、一般的な半導体素子においては、ｎ−型半導体層３の不純物量は、通常１．０×１０15／ｃｍ3以下に設定されているので、結局、全てのｎ型高耐圧ＭＯＳトランジスタ１００についてｐ型半導体層１２の不純物濃度が少なくとも３．０×１０12／ｃｍ2より大きければよいと言える。
一方、ｎ−型半導体層３の不純物濃度１．０×１０15／ｃｍ3を単位面積当りの濃度に換算すると、本例では、ｎ−型半導体層３の厚さ２０μｍ(２．０×１０-3ｃｍ）に設定しているので、単位面積当りの濃度＝（１．０×１０15）×（２．０×１０-3）＝２．０×１０12（／ｃｍ2）となる。
このとき、良好な耐圧特性を得るために必要なｐ型半導体層１２の不純物濃度の下限値（３．０×１０12／ｃｍ2）より大きくありさえすればよいので、結局、ｐ型半導体層１２の単位面積当りの不純物濃度を、ｎ−型半導体層３の単位面積当りの不純物濃度に対して、（３．０×１０12）／（２．０×１０12）＝１．５倍より大く設定すればよいということが分かる。
上述の通り、ｐｎ接合された半導体に逆バイアスの電圧を印加したときのｐ型、ｎ型のそれぞれの半導体において形成される空乏層の厚さの比は、それぞれの半導体の単位面積当りの不純物量とはほぼ反比例の関係にあり、また、単位面積当りの不純物濃度は、各半導体層の厚さとは無関係に設定できるので、ｎ−型半導体層３が本例のように２０μｍでない場合であっても、ｐ型半導体層１２の単位面積当りの不純物量がｎ−型半導体層３の単位面積当りの不純物濃度の１．５倍を超えておれば、良好な耐圧特性を得ることができると言える。
このように、本実施の形態に係るｎ型高耐圧ＭＯＳトランジスタ２００においては、ｎ−型半導体層３とは異なる導電型であり、かつ、包含する不純物濃度が上述のような条件に適合する値に設定されたｐ型半導体層１２を、ｎ−型半導体層３とシリコン酸化膜２との界面に有する構成を有しているので、ｎ−型半導体層３内における空乏層の均一な伸びが促進され、これによってｎ−型半導体層３の内部電界の集中が緩和され、良好な逆方向耐圧特性を得ることができる。
なお、以上では、本実施の形態に係るｎ型高耐圧ＭＯＳトランジスタ２００の構成や不純物量などについて、特定の第１と第２の逆バイアス状態の場合を例にして説明したが、ｐ型半導体層１２が空乏層の伸びを助長する理論は、その他の逆バイアス状態においても同様に当てはめることができ、かつ、上記第２の逆バイアス状態、すなわち、半導体基板１とドレイン電極１４に、０Ｖの電位が与えられると共にソース電極１３に負の高電位が付与されている場合が、最も空乏層の伸びが阻害されやすい条件であると考えられ、結局その他の全ての逆バイアス状態の態様において上述の構成およびｐ型半導体層１２の不純物濃度の条件を満たしておりさえすれば、良好な逆方向高耐圧特性を得られると言える。
＜第２の実施の形態＞
図６は、本発明の第２の実施の形態に係るｎ型高耐圧ＭＯＳトランジスタ２１０の構成を示す要部断面図である。
第１の実施の形態に係るｎ型高耐圧ＭＯＳトランジスタ２００（図１）と異なる点は、ｎ−型半導体層３と、分離溝４の側壁に形成したシリコン酸化膜５との界面に沿って、ｐ型半導体層１２と同一導電型の第５の半導体層としてｐ型半導体層１５が形成されている点である。
逆バイアス時においてもｎ−型半導体層３の全領域に空乏層が形成されるようにするため、ｐ型半導体層１５もｐ型半導体層１２と同様に単位面積当たりの不純物量は３×１０12／ｃｍ2より多く含むようにするのが望ましい。
このような加工は、例えば、ｎ−型半導体層３に分離溝４を形成する前に、イオン注入法によりｐ型半導体層を、当該分離溝４の形成範囲よりやや幅広な範囲でシリコン酸化膜２に達するまで形成し、その後、その内側に分離溝４をエッチングで形成するようにすればよい。
本実施の形態のような構成をとることで、第１の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２００と同様に耐圧特性が向上するだけでなく、シリコン酸化膜５に面したｐ型半導体層１５とｎ−型半導体層３によるｐｎ接合分離により、隣接して形成された別のＳＯＩ型半導体素子における電位の影響をさらに抑制することができる。
＜第３の実施の形態＞
図７は、本発明のＳＯＩ型高耐圧半導体装置の第３の実施の形態に係るｎ型高耐圧ＭＯＳトランジスタ２２０の構成を示す要部断面図である。上記第２の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２１０と異なる点は、分離溝４内に埋め込まれたポリシリコン６の表面に不純物を注入してｎ＋型半導体層１６を設け、当該ｎ＋型半導体層１６に電極１７を設けている点である。
このような構成をとることで、第１または第２の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２００，２１０と同様の耐圧特性の効果を持つだけでなく、例えば、電極１７を介して半導体基板１と等しいグランド電位を型半導体層１６に与えてやれば、この部分で電気的にシールドされるため、隣接する別のＳＯＩ型高耐圧半導体装置の持つ電位の影響をより一層、抑制することができる。
なお、ポリシリコン６の表層部に設けたｎ＋型半導体層１６は、電極１７をオーミック的に接続するための導電層を設けることが目的であり、ｎ＋型半導体層の代わりにｐ＋型半導体層を設けるようにしても良い。
＜第４の実施の形態＞
図８は、本発明のＳＯＩ型高耐圧半導体装置の第４の実施の形態であるｎ型高耐圧ＭＯＳトランジスタ２３０の構成を示す要部断面図である。図１に示すｎ型高耐圧ＭＯＳトランジスタ２００と異なるのは、ソース電極１３とドレイン電極１４のｎ−型半導体層３における相対位置を逆にした点である。チャネル領域を形成するためのｐ型半導体層９、ソース電極１３、ソース電極１３に接続されｐ型半導体層９に囲まれるように形成されたｎ＋型半導体層１０が、島状のｎ−型半導体層３の周辺部に形成され、ドレイン電極１４、ドレイン電極１４に接続された第３の半導体層としてのｎ＋型半導体層１１が、島状のｎ−型半導体層３の中央部に形成されている。このような構成によっても第１の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２００と同様に優れた逆方向耐圧特性を示すｎ型高耐圧ＭＯＳトランジスタを実現することができる。
＜第５の実施の形態＞
図９は、本発明のＳＯＩ型高耐圧半導体装置の第５の実施の形態である高耐圧ｐｎダイオード２４０の構成を示す要部断面図である。図１の第１の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２００におけるゲート酸化膜７、ゲート電極８、ソース電極１３に接続されｐ型半導体層９に囲まれるように形成されたｎ＋型半導体層１０を形成せず、ｎ＋型半導体層１０の代わりにｐ型半導体層９に囲まれるようにｐ＋型半導体層１８を形成すると共にソース電極１３の代わりにアノード電極１９を形成し、ドレイン電極１４の代わりにカソード電極２０を形成している。
このような高耐圧ｐｎダイオード２４０においても、ｐ型半導体層９とｎ＋型半導体層１１およびｎ−型半導体層３およびｐ型半導体層１２は、第１の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２００と構成が全く同様であり、優れた逆方向耐圧特性を有する。
＜第６の実施の形態＞
図１０は、本発明のＳＯＩ型高耐圧半導体装置の第６の実施の形態であるｐ型高耐圧ＭＯＳトランジスタ２５０の構成を示す要部断面図である。第１の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２００と同様にして形成された島状のｎ−型半導体層３の表面に、ゲート酸化膜７、ゲート電極８、チャネル領域を形成するための第３の半導体層としてのｎ型半導体層２２、ソース電極１３、ソース電極１３に接続されｎ型半導体層２２に囲まれるように形成されたｐ＋型半導体層２３、ドレイン電極１４、ドレイン電極１４に接続された第２の半導体層としてのｐ＋型半導体層２４、ｐ＋型半導体層２４を囲み少なくとも一部がｎ型半導体層２２に接するように形成されたｐ−型半導体層２１が設けられている。また、島状のｎ−型半導体層３の底部のシリコン酸化膜２との界面部に、第４の半導体層としてのｐ型半導体層１２が形成されている。
このｐ型高耐圧ＭＯＳトランジスタ２５０は、第１の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２００における、ｎ＋型半導体層１１、ｐ型半導体層９、ｎ＋型半導体層１０が、それぞれｐ−型半導体層２１とｐ＋型半導体層２４、ｎ型半導体層２２、ｐ＋型半導体層２３に置き換えられ、不純物の導電型が逆になっただけで、その他の構成はｎ型高耐圧ＭＯＳトランジスタ２００とほぼ同じであり、これと同様に、優れた逆方向耐圧特性を有するものである。
＜第７の実施の形態＞
図１１は、本発明に係るＳＯＩ型高耐圧半導体装置の第７の実施の形態である横型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）２６０の構成を示す要部断面図である。第１の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２００と同様にして形成された島状のｎ−型半導体層３の表面に、ゲート酸化膜７、ゲート電極８、チャネル領域を形成するための第２の半導体層としてのｐ型半導体層９、ソース電極１３、ソース電極１３に接続されｐ型半導体層９に囲まれるように形成されたｎ＋型半導体層１０、ドレイン電極１４、ドレイン電極１４に接続されたｐ＋型半導体層２５を取り囲むように形成された第３の半導体層としてのｎ型半導体層２６が設けられている。また、島状のｎ−型半導体層３の底部のシリコン酸化膜２との界面部には第４の半導体層としてのｐ型半導体層１２が形成されている。この横型ＩＧＢＴ２６０においても、ｐ型半導体層９とｎ型半導体層２６、およびｎ−型半導体層３からなるｐｎダイオードの基本構成は、第１の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２００と等しく、島状のｎ−型半導体層３の底部のｐ型半導体層１２によって第１の実施の形態と同様の効果が得られ、優れた逆方向耐圧特性を有する。
＜第８の実施の形態＞
図１２は、本発明の実施の形態によるＳＯＩ型高耐圧半導体装置の第８の実施の形態である横型サイリスタ２７０の構成を示す要部断面図である。第１の実施の形態のｎ型高耐圧ＭＯＳトランジスタ２００と同様にして形成された島状のｎ−型半導体層３の表面に、第２の半導体層としてのｐ型半導体層２７、２８、アノード電極１９、アノード電極１９に接続されｐ型半導体層２８に囲まれるように形成されたｐ＋型半導体層３０、カソード電極２０、カソード電極２０に接続されｐ型半導体層２７に囲まれるように形成されたｎ＋型半導体層２９、Ｐ型制御ゲート電極３３、Ｐ型制御ゲート電極３３に接続されｐ型半導体層２７に囲まれるように形成されたｐ＋型半導体層３１、Ｎ型制御ゲート電極３４、Ｎ型制御ゲート電極３４に接続された第３の半導体層としてのｎ＋型半導体層３２が設けられている。
また、島状のｎ−型半導体層３の底部のシリコン酸化膜２との界面部には第４の半導体層としてのｐ型半導体層１２が形成されている。この横型サイリスタ２７０では、ｐ型半導体層２８とｎ−型半導体層３とｐ型半導体層２７およびｎ＋型半導体層２９から構成されるｐｎｐｎ構造を有するが、基本的な動作は、ｎ型高耐圧ＭＯＳトランジスタ２００におけるｐｎダイオードと同様であり、島状のｎ−型半導体層３の底部のｐ型半導体層１２によって第１の実施の形態と同様の効果が得られ、優れた逆方向耐圧特性を有する。
＜変形例＞
なお、本発明の内容は、上記実施の形態に限定されないのは言うまでもなく、以下のような変形例を考えることができる。
（１）上記各実施の形態においては、いずれの場合においても、ＳＯＩ基板の活性層となる第１の半導体層としてｎ−型半導体層を用いる場合について説明したが、この第１の半導体層としてｐ−型半導体層を用いても同様の効果が得られることは言うまでもない。ただし、ｐ−型半導体層を用いた場合には、その底部に埋め込まれた第１の絶縁層であるシリコン酸化膜との界面に第４の半導体層としてｎ型半導体層が形成される必要がある。
（２）上記各実施の形態においては、いずれの場合においても、ＳＯＩ基板における支持基板として、半導体基板を用いる場合について説明したが、半導体基板を絶縁性基板と置き換えても同様の効果が得られる。ただし、このようにＳＯＩ基板における支持基板として絶縁性基板を用いた場合には、蒸着法などにより当該絶縁性基板の裏面に金属膜を均一な厚さで形成するなどして、ＳＯＩ型高耐圧半導体装置における裏面の電位が均一になるような構成とすることが望ましい。
（３）また、上記各実施の形態においては、島状のｎ−型半導体層３の底部もしくは、分離溝４の内部側面に形成する絶縁膜として、シリコン酸化膜を用いた場合について説明したが、シリコン酸化膜をシリコン窒化膜などの他の絶縁膜と置き換えても同様の効果が得られる。
本発明に係るＳＯＩ型高耐圧半導体装置は、高耐圧であり、特に、アナログスイッチ用半導体装置等に適用される。
本発明の第１の実施の形態に係るｎ型高耐圧ＭＯＳトランジスタの要部断面図である。 （ａ）は、上記第１の実施の形態に係るｎ型高耐圧ＭＯＳトランジスタにおいてソース電極に０Ｖを与えて逆バイアス状態にした場合における内部の電位分布および空乏層の広がりのシミュレーション結果を示す図であり、（ｂ）は、同じく第１の実施の形態に係るｎ型高耐圧ＭＯＳトランジスタにおいてドレイン電極に０Ｖを与えて逆バイアス状態にした場合における内部の電位分布および空乏層の広がりのシミュレーション結果を示す図である。 （ａ）は、従来のｎ型高耐圧ＭＯＳトランジスタにおいてソース電極に０Ｖを与えて逆バイアス状態にした場合における内部の電位分布および空乏層の広がりのシミュレーション結果を示す図であり、（ｂ）は、同じく従来のｎ型高耐圧ＭＯＳトランジスタにおいてドレイン電極に０Ｖを与えて逆バイアス状態にした場合における内部の電位分布および空乏層の広がりのシミュレーション結果を示す図である。 （ａ）は、従来および第１の実施の形態に係るｎ型高耐圧ＭＯＳトランジスタにおいて、ソース電極に０Ｖを与えて逆バイアス状態にした場合のｎ−型半導体層の不純物濃度とソース／ドレイン間耐圧の関係を示す図であり、（ｂ）は、同じく従来および第１の実施の形態に係るｎ型高耐圧ＭＯＳトランジスタにおいて、ドレイン電極に０Ｖを与えて逆バイアス状態にした場合のｎ−型半導体層の不純物濃度とソース／ドレイン間耐圧の関係を示す図である。 第１実施の形態に係るｎ型高耐圧ＭＯＳトランジスタにおいて、シリコン酸化膜に隣接して埋め込まれたｐ型半導体層の不純物濃度とソース／ドレイン間耐圧の関係を示す図である。 本発明の第２の実施の形態に係るｎ型高耐圧ＭＯＳトランジスタの要部断面図である。 本発明の第３の実施の形態に係るｎ型高耐圧ＭＯＳトランジスタの要部断面図である。 本発明の第４の実施の形態に係るｎ型高耐圧ＭＯＳトランジスタの要部断面図である。 本発明の第５の実施の形態に係る高耐圧ｐｎダイオードの要部断面図である。 本発明の第６の実施の形態に係るｐ型高耐圧ＭＯＳトランジスタの要部断面図である。 本発明の第７の実施の形態に係る横型ＩＧＢＴの要部断面図である。 本発明の第８の実施の形態に係る横型サイリスタの要部断面図である。 誘電体分離構造を有する従来のＳＯＩ型高耐圧半導体装置のｎ型高耐圧ＭＯＳトランジスタの構成を示す図である。 誘電体分離構造を有する従来の別のＳＯＩ型高耐圧半導体装置のｎ型高耐圧ＭＯＳトランジスタの構成を示す図である。
符号の説明
１ 半導体基板
２，５ シリコン酸化膜
３ ｎ−型半導体層
４ 分離溝
６ ポリシリコン
７ ゲート酸化膜
８ ゲート電極
９ ｐ型半導体層
１０，１１，１６，２９，３２ ｎ＋型半導体層
１２，１５，２７，２８ ｐ型半導体層
１３ ソース電極
１４ ドレイン電極
１７ 電極
１８，２３，２４，２５，３０，３１ ｐ＋型半導体層
１９ アノード電極
２０ カソード電極
２１ ｐ−型半導体層
２２，２６ ｎ型半導体層
３３ Ｐ型制御ゲート電極
３４ Ｎ型制御ゲート電極
１００，１５０，２００，２１０，２２０，２３０
ｎ型高耐圧ＭＯＳトランジスタ
２４０ 高耐圧ｐｎダイオード
２５０ ｐ型高耐圧ＭＯＳトランジスタ
２６０ 横型ＩＧＢＴ
２７０ 横型サイリスタ

Claims (10)

  1. 活性層となる第１の半導体層と、
    前記第１の半導体層の第１の主面側の一部に形成される第２の半導体層と、
    前記第２の半導体層と異なる導電型であって、前記第１の半導体層の第１の主面側の、前記第２の半導体層が形成される位置とは分離された位置に形成される第３の半導体層と、
    前記第１の半導体層とは異なる導電型であって、前記第１の半導体層の第２の主面側の全面に形成される第４の半導体層と、
    前記第４の半導体層の、前記第１の半導体層と反対側の主面に形成される第１の絶縁層と
    を備えるＳＯＩ型高耐圧半導体装置であって、
    前記第１の絶縁層は、当該第１の絶縁層を隔てて前記第４の半導体層と反対側に配設された半導体基板上に形成され、かつ、
    前記第３の半導体層はドレインであると共に、前記第２の半導体層に前記第３の半導体層と同じ導電型の半導体層が形成されてなるソースを備え、
    前記第４の半導体層は、前記第２と第３の半導体層間に、前記ドレインの電位と前記半導体基板の電位がほぼ同電位であり、かつ、ソースに、ドレインに対し負の電位が印加されるような逆バイアス状態においても、完全に空乏化されないような量の不純物が含まれていることを特徴とするＳＯＩ型高耐圧半導体装置。
  2. 前記第４の半導体層における単位面積当たりの不純物量は、３×１０12／ｃｍ2よりも多いことを特徴とする請求項１に記載のＳＯＩ型高耐圧半導体装置。
  3. 前記第４の半導体層における単位面積当たりの不純物量は、前記第１の半導体の単位面積当りの不純物量の１．５倍よりも多いことを特徴とする請求項１に記載のＳＯＩ型高耐圧半導体装置。
  4. 前記第１の半導体層の、前記第２と第３の半導体層を囲む周囲に、前記第１の絶縁層に達する深さの分離溝が形成されると共に、前記分離溝の内部側面に第２の絶縁層が形成されることを特徴とする請求項１から３のいずれかに記載のＳＯＩ型高耐圧半導体装置。
  5. 前記第１の半導体層と前記分離溝の内部側面に形成された前記第２の絶縁層との界面に、前記第４の半導体層と同一導電型の第５の半導体層が形成されることを特徴とする請求項４に記載のＳＯＩ型高耐圧半導体装置。
  6. 前記第５の半導体層における単位面積当たりの不純物量は、３×１０12／ｃｍ2よりも多いことを特徴とする請求項５に記載のＳＯＩ型高耐圧半導体装置。
  7. 前記第５の半導体層における単位面積当たりの不純物量は、前記第１の半導体の単位面積当りの不純物量の１．５倍よりも多いことを特徴とする請求項５に記載のＳＯＩ型高耐圧半導体装置。
  8. 前記分離溝に導電性部材が埋め込まれると共に当該導電性部材に電極が設けられていることを特徴とする請求項４に記載のＳＯＩ型高耐圧半導体装置。
  9. 前記導電性部材は、ポリシリコンであって、前記電極は導電型半導体層を介して前記ポリシリコンにオーミック接続されていることを特徴とする請求項８に記載のＳＯＩ型高耐圧半導体装置。
  10. 前記負の電位とは、３００Ｖを超えるような負の電位であることを特徴とする請求項１から９のいずれかに記載のＳＯＩ型高耐圧半導体装置。
JP2005092791A 1999-08-31 2005-03-28 Ｓｏｉ型高耐圧半導体装置 Pending JP2005236320A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005092791A JP2005236320A (ja) 1999-08-31 2005-03-28 Ｓｏｉ型高耐圧半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP24625299 1999-08-31
JP2005092791A JP2005236320A (ja) 1999-08-31 2005-03-28 Ｓｏｉ型高耐圧半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2000264032A Division JP2001144307A (ja) 1999-08-31 2000-08-31 Ｓｏｉ型半導体装置

Publications (1)

Publication Number Publication Date
JP2005236320A true JP2005236320A (ja) 2005-09-02

Family

ID=17145768

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2000264032A Pending JP2001144307A (ja) 1999-08-31 2000-08-31 Ｓｏｉ型半導体装置
JP2005092791A Pending JP2005236320A (ja) 1999-08-31 2005-03-28 Ｓｏｉ型高耐圧半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2000264032A Pending JP2001144307A (ja) 1999-08-31 2000-08-31 Ｓｏｉ型半導体装置

Country Status (6)

Country Link
US (2) US6531738B1 (ja)
EP (2) EP1083607A3 (ja)
JP (2) JP2001144307A (ja)
KR (1) KR100718387B1 (ja)
CN (2) CN1271720C (ja)
TW (1) TW495993B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107170815A (zh) * 2017-05-11 2017-09-15 电子科技大学 一种横向绝缘栅双极型晶体管

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1147935C (zh) * 2000-12-18 2004-04-28 黄敞 互补偶载场效应晶体管及其片上系统
JP3783156B2 (ja) * 2001-10-17 2006-06-07 株式会社日立製作所 半導体装置
JP2003209185A (ja) * 2002-01-11 2003-07-25 Seiko Epson Corp 半導体装置
US6867462B2 (en) 2002-08-09 2005-03-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device using an SOI substrate and having a trench isolation and method for fabricating the same
JP4839685B2 (ja) * 2005-06-13 2011-12-21 株式会社デンソー 半導体装置
JP4832841B2 (ja) * 2005-09-22 2011-12-07 三菱電機株式会社 半導体装置
JP5069851B2 (ja) * 2005-09-26 2012-11-07 株式会社日立製作所 半導体装置
KR100766668B1 (ko) * 2006-06-01 2007-10-11 닛산 지도우샤 가부시키가이샤 반도체 장치 및 그 제조 방법
DE102006027504A1 (de) * 2006-06-14 2007-12-27 X-Fab Semiconductor Foundries Ag Randabschlussstruktur von MOS-Leistungstransistoren hoher Spannungen
US20080217727A1 (en) 2007-03-11 2008-09-11 Skyworks Solutions, Inc. Radio frequency isolation for SOI transistors
DE102007029756A1 (de) 2007-06-27 2009-01-02 X-Fab Semiconductor Foundries Ag Halbleiterstruktur zur Herstellung eines Trägerwaferkontaktes in grabenisolierten SOI-Scheiben
CN101515588B (zh) * 2008-02-21 2010-07-28 中国科学院微电子研究所 具有h型栅的射频soi ldmos器件
JP2009246037A (ja) * 2008-03-28 2009-10-22 Toyota Central R&D Labs Inc 横型半導体装置
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
JP5555430B2 (ja) * 2009-01-28 2014-07-23 新日本無線株式会社 半導体装置の製造方法
EP2482315B1 (en) * 2010-10-29 2015-08-12 Panasonic Intellectual Property Management Co., Ltd. Semiconductor element
JP5711646B2 (ja) * 2010-11-16 2015-05-07 株式会社豊田中央研究所 ダイオード
CN102142460B (zh) * 2010-12-29 2013-10-02 电子科技大学 一种soi型p-ldmos
CN103151294A (zh) * 2011-12-07 2013-06-12 上海华虹Nec电子有限公司 器件隔离结构及其制造方法
CN102593181B (zh) * 2012-03-28 2014-12-10 杭州士兰微电子股份有限公司 基于soi衬底的高压金属氧化物半导体管及制造方法
CN104701373A (zh) * 2013-12-10 2015-06-10 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其形成方法
CN105789298B (zh) * 2014-12-19 2019-06-07 无锡华润上华科技有限公司 横向绝缘栅双极型晶体管及其制造方法
CN106558634B (zh) * 2015-09-25 2018-04-20 比亚迪股份有限公司 光电二极管及光电二极管的制造方法
JP7404601B2 (ja) * 2019-11-01 2023-12-26 株式会社東海理化電機製作所 半導体集積回路
JP2021166253A (ja) * 2020-04-07 2021-10-14 株式会社東海理化電機製作所 半導体装置
CN112885849B (zh) * 2021-01-29 2022-09-09 武汉华星光电半导体显示技术有限公司 显示面板及显示装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6030168A (ja) 1983-07-29 1985-02-15 Toshiba Corp 相補型ｍｏｓ半導体装置及びその製造方法
US5592014A (en) 1987-02-26 1997-01-07 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US5438220A (en) 1987-02-26 1995-08-01 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US5241210A (en) 1987-02-26 1993-08-31 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JP2896141B2 (ja) 1987-02-26 1999-05-31 株式会社東芝 高耐圧半導体素子
JP2878689B2 (ja) * 1988-07-04 1999-04-05 株式会社東芝 高耐圧半導体素子
US5294825A (en) 1987-02-26 1994-03-15 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US5343067A (en) 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
EP1202352B1 (en) 1991-01-31 2008-08-06 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JPH05241210A (ja) * 1992-02-27 1993-09-21 Furukawa Electric Co Ltd:The 有機配向膜の製造方法
JPH05291574A (ja) 1992-04-10 1993-11-05 Fujitsu Ltd 半導体装置
US5770881A (en) * 1996-09-12 1998-06-23 International Business Machines Coproration SOI FET design to reduce transient bipolar current
JP3061020B2 (ja) * 1997-11-12 2000-07-10 日本電気株式会社 誘電体分離型半導体装置
JP3265569B2 (ja) * 1998-04-15 2002-03-11 日本電気株式会社 半導体装置及びその製造方法
US6150697A (en) * 1998-04-30 2000-11-21 Denso Corporation Semiconductor apparatus having high withstand voltage
JP4206543B2 (ja) * 1999-02-02 2009-01-14 株式会社デンソー 半導体装置
US6268630B1 (en) * 1999-03-16 2001-07-31 Sandia Corporation Silicon-on-insulator field effect transistor with improved body ties for rad-hard applications
US6627954B1 (en) * 1999-03-19 2003-09-30 Silicon Wave, Inc. Integrated circuit capacitor in a silicon-on-insulator integrated circuit
JP2001036092A (ja) * 1999-07-23 2001-02-09 Mitsubishi Electric Corp 半導体装置
JP3717104B2 (ja) * 2000-05-30 2005-11-16 シャープ株式会社 回路内蔵受光素子
US6605843B1 (en) * 2000-08-11 2003-08-12 Advanced Micro Devices, Inc. Fully depleted SOI device with tungsten damascene contacts and method of forming same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107170815A (zh) * 2017-05-11 2017-09-15 电子科技大学 一种横向绝缘栅双极型晶体管

Also Published As

Publication number Publication date
JP2001144307A (ja) 2001-05-25
KR20010030181A (ko) 2001-04-16
EP1083607A3 (en) 2005-09-21
CN1271720C (zh) 2006-08-23
USRE41368E1 (en) 2010-06-08
EP1083607A2 (en) 2001-03-14
US6531738B1 (en) 2003-03-11
KR100718387B1 (ko) 2007-05-14
EP1684358A2 (en) 2006-07-26
EP1684358A3 (en) 2008-04-23
TW495993B (en) 2002-07-21
CN1288264A (zh) 2001-03-21
CN1638146A (zh) 2005-07-13

Similar Documents

Publication Publication Date Title
JP2005236320A (ja) Ｓｏｉ型高耐圧半導体装置
JP3721172B2 (ja) 半導体装置
JP4024503B2 (ja) 半導体装置及びその製造方法
US7795638B2 (en) Semiconductor device with a U-shape drift region
JP6092749B2 (ja) 半導体装置及び半導体装置の製造方法
US20080135970A1 (en) High Voltage Shottky Diodes
JP5136578B2 (ja) 半導体装置
US7417296B2 (en) Dielectric isolation type semiconductor device
JP2009043966A (ja) 半導体装置及びその製造方法
JP5711646B2 (ja) ダイオード
KR20080095768A (ko) 반도체 장치
JPH01103851A (ja) 高耐圧半導体素子
JP2016115847A (ja) 半導体装置
JP7090073B2 (ja) 半導体装置
JP2003142698A (ja) 電力用半導体装置
US20180108774A1 (en) Semiconductor Device and Method for Manufacturing Same
WO2017175544A1 (ja) 半導体装置およびその製造方法
JP2003031821A (ja) 半導体装置
JP2019083354A (ja) 半導体装置
JP6840300B1 (ja) 炭化珪素半導体装置
TW200400636A (en) Semiconductor element and manufacturing method thereof
JP2002026314A (ja) 半導体装置
JP5055722B2 (ja) 半導体装置および半導体装置の製造方法
JP7334638B2 (ja) 半導体装置
JP2018137389A (ja) 半導体装置