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JP2896141B2 - 高耐圧半導体素子 - Google Patents

高耐圧半導体素子

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JP2896141B2
JP2896141B2 JP62293456A JP29345687A JP2896141B2 JP 2896141 B2 JP2896141 B2 JP 2896141B2 JP 62293456 A JP62293456 A JP 62293456A JP 29345687 A JP29345687 A JP 29345687A JP 2896141 B2 JP2896141 B2 JP 2896141B2
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type layer
semiconductor
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明夫 中川
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Original Assignee
Toshiba Corp
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Publication date
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、誘電体分離を用いた高耐圧半導体素子に関
する。 （従来の技術） 高耐圧半導体素子を分離する有力な方法として、誘電
体分離法がよく知られている。 第17図は、その様な誘電体分離を施した従来の高耐圧
ダイオードの例である。71はp+型Si基板であり、直接接
着技術によってこれとp-型Si基板を接着した基板ウェー
ハを用いている。73は接着界面であり、72はこの接着界
面部の酸化膜である。この接着基板ウェーハのp-型基板
側を接着界面73に達する深さにエッチングして溝を掘る
ことにより島状のp-型層74を形成し、溝の側面に酸化膜
75を形成して、この溝には多結晶シリコン膜76を埋め込
む。こうして酸化膜72,75により他の領域から分離され
た島状p-型層74の中央表面部にn+型層78、更にその周辺
にn-型層79を形成して、ダイオードが構成されている。
p-型層74の周辺部にはアノード電極を取出すためのp+型
層80が形成されている。また、大電流を流せるようにす
るために、島状p-型層74の周囲を取囲むように酸化膜7
2,75に沿ってp+型層77が設けられている。 このダイオードは、アノード・カソード間に逆バイア
スを印加した時、空乏層はn+型層78からp-型層74側に伸
びる。空乏層先端がp+型層77に達するまで逆バイアスを
大きくすると、パンチスルーを生じる。従ってこのダイ
オードの耐圧を十分高いものとするためには、n+型層78
とp+型層77間の距離ｄを十分大きくとることが必要であ
る。具体的に例えば、600Vの耐圧を得るためには、およ
そｄ＝45μｍが必要である。このようにp-型層74の厚み
を大きくすると、素子分離のための溝もそれだけ深くす
ることが必要になり、特に横方向の誘電体分離を行うこ
とが困難になる。 （発明が解決しようとする問題点） 以上のように従来の誘電体分離構造の半導体素子で
は、逆バイアスの印加時に、そのレベルが高いと、島状
p-型層の周囲を取囲むように酸化膜に沿って設けたp+型
層に、空乏層が達してパンチスルーが起こる、という問
題があった。 本発明は、この様な問題を解決した、誘電体分離構造
の高耐圧半導体素子を提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、本発明に係る高耐圧半導
体素子は、第１の半導体基板と高抵抗の第２の半導体基
板が絶縁膜を介して直接接着された半導体基板と、前記
第２の半導体基板に形成された素子分離溝と、この素子
分離溝と前記絶縁膜とで囲まれた領域の前記第２の半導
体基板の表面に形成されたｎ型で高不純物濃度の第１の
半導体層と、前記第２の半導体基板の表面の前記第１の
半導体層とは離れた位置に形成されたｐ型で高不純物濃
度の第２の半導体層と、前記素子分離溝の側壁に形成さ
れた素子分離絶縁膜を介して前記素子分離溝内に埋め込
まれた第３の半導体層とを備え、前記第１および第２の
半導体層間に逆バイアス電圧を印加した時に前記第２の
半導体基板に空乏層が伸び前記絶縁膜に達することで、
前記電圧の一部を前記絶縁膜が分担することを特徴とす
る。 本発明の好ましい実施態様は以下の通りである。すな
わち、第１の半導体層の底部に、単位面積当たりの不純
物総量が0.1〜３×1012／cm2の範囲である低不純物濃度
のｎ型またはｐ型の第４の半導体層を設ける。第２の半
導体基板の第１の半導体層の周辺部表面に、ｎ型で低不
純物濃度の第５の半導体層を設ける。 （作用） 本発明では、従来の素子構造においてパンチスルーの
原因となるp+型層がないので、この種の原因によるパン
チスルーは起こらない。さらに、本発明によれば、以下
に説明するように耐圧の改善も図れる。 本発明の構成において、第１の半導体層と第２の半導
体層の間に逆バイアスを印加すると、第２の半導体基板
に空乏層が生じる。この空乏層は、第２の半導体基板下
部の絶縁膜に達すると、それ以上は伸びられない。第１
の半導体基板は通常0Vであるから、逆バイアスは第２の
半導体基板に生じた空乏層と酸化膜にかかる。したがっ
て、逆バイアスの一部が酸化膜に分担され、第２の半導
体基板にかかる電圧が軽減されるので、耐圧の改善を図
ることができる。また、上記第４および第５の半導体層
を追加した構成において、逆バイアスを印加した時、逆
バイアス電圧を印加した時、第２の半導体基板と第３お
よび第５の半導体層に空乏層が伸びる。素子の上から見
て第５の半導体層と第４の半導体層が重なる領域につい
てそれぞれの単位面積当りの不純物総量を略同一とし、
その値が例えば３×1012／cm2以下となるようにそれぞ
れの不純物濃度を設定しておけば、この第５の半導体層
および第５の半導体層は同時に空乏化する。そしてこの
とき第１の半導体層と第２の半導体層間に印加した電圧
は完全空乏化した第２の半導体基板、ならびに第３およ
び第５の半導体層によって縦方向および横方向に分担さ
れる。従って、第２の半導体基板の厚み方向に印加電圧
のほぼ全てがかかる従来構造の場合と異なり、第２の半
導体基板が薄い場合であっても最大電界をアバランシェ
・ブレークダウンが起こらない値以下に抑えることがで
きる。すなわち、第２の半導体基板にかかる電圧の一部
を絶縁膜に有効に分担させることができる。これによ
り、誘電体分離構造の素子の高耐圧化を容易に行なえる
ようになる。また、従来と同程度の耐圧で良い場合に
は、第２の半導体基板の厚みを薄くできるので、素子分
離を容易に行なえるようになる。 （実施例） 以下、本発明の実施例を説明する。 図18は、本発明の一実施例のダイオードである。この
ダイオードは、図17のダイオードにおいて、パンチスル
ーの原因となるp+型層77を省略し、アノード・カソード
間に印加される逆バイアスの一部を酸化膜72に分担させ
る構成となっている。 逆バイアスの一部が酸化膜72に分担される理由は、逆
バイアスにより空乏層がp-型層74の底部の酸化膜72に達
すると、それ以上空乏層は伸びられなくなり、基板71が
通常0Vであることから、逆バイアスはp-型層74に生じた
空乏層と酸化膜にかかるからである。このように逆バイ
アスの一部が酸化膜72に分担されることにより、p-型層
74にかかる電圧が軽減される。 したがって、本実施例によれば、p+型層77に起因する
パンチスルーの問題を解決でき、さらにp-型層74にかか
る電圧を軽減できるので耐圧の改善も図ることができ
る。なお、p-型層74の代わりに、n-型層を用いても良
い。 第１図は他の実施例の高耐圧ダイオードである。１は
n+型Si基板であり、この上に酸化膜２により基板１から
分離され，酸化膜３により横方向に他の素子領域から分
離された島状の高抵抗シリコン層４（第２の半導体基
板）が形成されている。この高抵抗シリコン層４は、不
純物濃度が十分に低いp--型またはn--型である。素子分
離領域には多結晶シリコン膜５が埋め込まれている。高
抵抗シリコン層４の表面中央部にカソード領域となる高
不純物濃度のn+型層６（第１の半導体層）が形成されて
いる。n+型層６の周囲にはこれと連続的に、エッジ・ブ
レークダウンを防止するためのガードリングとなるn-型
層７（第５の半導体層）が拡散形成されている。p-型層
４の周辺部には、アノード電極を取り出すための高不純
物濃度のp+型層8,9（第２の半導体層）が拡散形成され
ている。高抵抗シリコン層４の底部には酸化膜２に接し
て低不純物濃度のp-型層10（第４の半導体層）が薄く形
成されている。p-型層10およびn-型層７はその単位面積
当たりの不純物総量が好ましくは0.1〜３×1012／cm2に
設定されている。p+型層８には第１の電極11が、n+型層
６には第２の電極12がそれぞれ形成されている。 このダイオードを製造するには先ず、n+型シリコン基
板１と高抵抗シリコン層４に対応する高抵抗シリコン基
板とを直接接着技術を用いて貼り合わせる。即ち２枚の
基板を鏡面研磨しておき、その研磨面同士を清浄な雰囲
気下で密着させ、所定の熱処理を加えることにより一体
化する。この際、高抵抗シリコン基板の接着面には予め
p-型層10を形成しておき、また少なくとも一方の基板の
接着面に予め酸化膜２を形成しておくことにより、図の
ように基板１と電気的に分離され、底部にn-型層10が形
成された高抵抗シリコン層４が得られる。次にフォトエ
ッチングにより素子分離溝を形成し、島状に分離された
p-型層４の側面にp+型層９を拡散形成し、また酸化膜３
を形成する。そして分離溝内に多結晶シリコン膜５を埋
め込んだ後、n+型層６、n-型層７およびp+型層８を拡散
形成し、電極11,12を形成する。 このように構成されたダイオードにおいて、第１の電
極11と第２の電極12間に逆バイアスを印加すると、まず
素子表面中央のn+型層６から高抵抗シリコン層４内に縦
方向に空乏層が拡がる。高抵抗シリコン層４の厚みおよ
びp-型層10の不純物濃度が適当な値に設定されていれ
ば、シリコン層４が完全空乏化してもその最大電界がア
バランシェ・ブレークダウンを生じる値以下に収まり、
やがて底部のp-型層10が空乏化する。そしてp-型層10が
空乏化すると、電極11の電位が電極12の直下までは伝わ
らなくなる。即ち空乏化したp-型層10内に横方向に電位
差が生じ、結局電極11,12間の電圧が高抵抗シリコン層
４の厚み方向とp-型層10の横方向に分担される。このこ
とは換言すれば、素子の印加電圧の一部が分離用酸化膜
２により有効に分担されるものと言える。これによりこ
のダイオードは、シリコン層４がそれ程厚いものでなく
ても十分な高耐圧特性を示す。また高抵抗シリコン層４
を薄くして、図のような誘電体分離構造の形成工程を容
易にすることができる。 第２図は、第１図の素子部の導電型を第１図とは逆に
した例である。酸化膜2,3により分離された高抵抗シリ
コン層21の表面中央部にp+型層22が形成され、その周囲
にp-型層23が形成され、周辺部にn+型層24,25が形成さ
れている。n+型層24には第１の電極26が、p+型層22には
第２の電極27がそれぞれ形成されてダイオードが構成さ
れている。そして高抵抗シリコン層21の底部の酸化膜２
に接する部分にn-型層28が形成されている。この実施例
のダイオードも先の実施例と全く同様に高耐圧特性を示
す。 第３図は、他の誘電体分離構造による実施例のダイオ
ードである。この実施例では多結晶シリコン層31の表面
部に酸化膜32により分離された構造のn--型またはp--型
の高抵抗シリコン層33が形成され、このシリコン層33表
面中央部にp+型層34が形成され、その周囲にp-型層35が
形成されてダイオードが構成されている。n-型層33の周
辺部にn+型層36を設けてこれに第１の電極39が、またp+
型層34に第２の電極38がそれぞれ形成されている。そし
て高抵抗シリコン層33の底部および側部の酸化膜32に接
する部分にn-型層37が形成されている。 この実施例の場合も、n-型層37を設けたことにより、
高耐圧化が図られる。 第４図は、本発明をMOSトランジスタに適用した実施
例である。Si基板41に酸化膜42,43により分離された島
状のn--型高抵抗シリコン層44（第２の半導体基板）が
形成され、分離領域の溝には多結晶シリコン膜54が埋め
込まれている。この素子分離構造は第１図のそれと同じ
である。高抵抗シリコン層44の表面中央部にドレイン領
域となるp+型層45（第１の半導体層）およびp-型層46が
形成され、その周囲にチャネル領域となるｎ型層47（第
２の半導体層）が形成され、このｎ型層47内にソース領
域となるp+型層48が形成されている。周辺部のp+型層48
およびｎ型層47にはソース電極である第１の電極52が、
中央部のp+型層45にはドレイン電極である第２の電極53
がそれぞれ形成されている。p+型層48とp-型層46の間の
ｎ型層47表面部にゲート絶縁膜50を介してゲート電極51
が形成されている。高抵抗シリコン層44の底部の酸化膜
42と接する部分にn-型層49（第４の半導体層）が形成さ
れている。 この実施例のMOSトランジスタにおいて、ドレイン電
極である第２の電極53にソース電極である第１の電極52
よりも低い電圧が印加された時、その電圧は、素子中央
部のp+型層45から高抵抗シリコン層44内に伸びる空乏層
および完全空乏化するn-型層49により分担される。この
結果この実施例でも、やはり高耐圧化が図られる。 第５図は、本発明をｎチャネルMOSトランジスタに適
用した実施例である。第４図の実施例と同様の素子分離
構造を持つn--型高抵抗シリコン層44（第２の半導体基
板）を用いている。このシリコン層44の中央部にチャネ
ル領域となるｐ型層56（第１の半導体層）が形成され、
このｐ型層56内にソース領域となるn+型層57が形成され
ている。ｐ型層56のn+型層57とシリコン層44の間にゲー
ト絶縁膜50を介してゲート電極51が形成されている。ｐ
型層56から僅かな距離離れてゲート電極51下のシリコン
層44表面にp-型層58（第５の半導体層）が形成されてい
る。シリコン層44の周辺部にはドレイン領域となるn+型
層59,60（第２の半導体層）が形成されている。n+型層5
9にはドレイン電極である第１の電極61が、ｐ型層56お
よびn+型層57にはソース電極となる第２の電極62が、そ
れぞれ形成されている。そして高抵抗シリコン層44の底
部の酸化膜42に接する領域に先の実施例と同様、n-型層
49（第４の半導体層）が形成されている。 このMOSトランジスタは、第１の電極61に、第２の電
極62に対して正となるドレイン電圧を印加して動作させ
る。ゲート電圧が零または正でｐ型層56にチャネルが形
成されないオフ状態では、ｐ型層56から伸びる空乏層は
容易にp-型層58に達する。即ちp-型層58はｐ型層56に直
接接していないが、先の各実施例のガードリングと同様
のガードリングとして働く。そしてドレイン・ソース間
の電圧は空乏化したシリコン層44,58およびn-型層49に
より縦方向と横方向に分担されるため、高耐圧特性が得
られる。 第６図は、第１図を僅かに変形した実施例であり、第
１図の構造におけるp-型層10と酸化膜２の界面に高抵抗
膜70、例えば108Ω・cm以上の高抵抗膜例えば多結晶シ
リコン膜（SIPOS）を配置している。第７図は同様に第
２図の構造においてn-型層28と酸化膜２の界面に高抵抗
膜70を配置したものである。この様な構成とすれば、基
板１の電位の影響が低減される。即ち高抵抗膜に高電位
側から低電位側に微小な電流が流れて電位勾配が形成さ
れ、外部電界がしゃ断できる。また酸化膜２と基板１と
高抵抗膜70がキャパシタを構成するため、酸化膜２に高
電圧を分担させることができる。 第８図は、第２図の実施例において横方向の素子分離
をpn接合分離構造とした実施例である。高抵抗シリコン
層21がp--型層の場合、図示のように表面から酸化膜２
に達する深さのn+型層25により横方向の素子分離が行わ
れる。第９図は高抵抗シリコン層21をn--型とした場合
の横方向のpn接合分離構造である。図示のように素子間
に分離用のp+型層91が必要である。p+型層の周囲には高
電界がかからないようにするためp-型層92が形成されて
いる。第９図において、酸化膜２に達するn+型層25は必
ずしも必要ではない。第１図その他の実施例について
も、横方向についてはpn接合分離造とすることができ、
その場合も本発明は有効である。 第10図は、第２図の構造を基本とし、そのアノード部
分を複数個に分割配置した実施例である。この構造は、
素子面積が大きい場合に、アノード電流を均一に分散さ
せ上で有効である。この実施例においても、第２図の実
施例と同様、n-型層28を設けることにより高耐圧化が図
られる。 以上の実施例では全て、第５の半導体層と第４の半導
体層を逆導電型とした。これに対し、第４の半導体層を
第５の半導体層と同じ導電型とすることも可能である。
その様な実施例を以下に示す。 第11図は、第１図の構造において、高抵抗シリコン層
４をp--型とし、その底部に設ける低濃度層をn-型層1
0′とした実施例である。この構造においても、n-型層1
0′の不純物総量は0.1〜３×1012／cm2に設定される。 この実施例によっても、高耐圧化が図られる。この素
子構造の場合、耐圧向上の理由を次のように説明するこ
ともできる。この構造では、アノード・カソード間に、
p+型層8,9−n-型層10′−p--型高抵抗シリコン層４−n+
型層６というpnpn構造が形成される。この素子に逆バイ
アスを与えると、中央のn+型層６から高抵抗シリコン層
４内に縦方向に空乏層が伸びると同時に、周辺のp+型層
８からn-型層10′ないに横方向に空乏層が伸びる。その
結果として第１図の実施例と同様に、アノード・カソー
ド間電圧はシリコン層４に伸びる空乏層とn-型層10′に
伸びる空乏層により分担され、シリコン層４にのみ高電
界がかかるのが防止される。 第12図は、第２図の構造において、シリコン層21をn
--型とし、その底部の低濃度層をp-型層28′とした実施
例である。第13図は、第３図の構造におけるn-型層37を
p-型層37′とした実施例である。第14図は、第４図の構
造におけるn-型層49をp-型層49′とした実施例である。
第15図は、第14図の構造を若干変更し、ドレイン・ソー
ス間にpnpn構造を導入し導電変調型MOSFETを構成した実
施例である。第16図は、第５図の構造におけるn-型層49
をp-型層49′とした実施例である。これら第12図〜第16
図の実施例によっても同様に高耐圧化が図られている。 ［発明の効果］ 以上述べたように本発明によれば、従来の素子構造に
おけるパンチスルーの原因となる層がないので上記パン
チスルーは起こらず、さらに、第２の半導体基板にかか
る電圧の一部を酸化膜に分担させることができるので、
耐圧の改善も図ることができる。
【図面の簡単な説明】 第１図は本発明の他の実施例のダイオードを示す図、第
２図は各部の導電型を逆にした他の実施例のダイオード
を示す図、第３図は他の誘電体分離構造を用いた実施例
のダイオードを示す図、第４図はｐチャネルMOSトラン
ジスタに適用した実施例を示す図、第５図はｎチャネル
MOSトランジスタに適用した実施例を示す図、第６図お
よび第７図はそれぞれ第１図および第２図の実施例を変
形した実施例を示す図、第８図および第９図は横方向素
子分離をpn接合分離とした実施例のダイオードを示す
図、第10図は分割アノード構造の実施例のダイオードを
示す図、第11図は第１図の構成を変形した実施例を示す
図、第12図は第２図の構成を変形した実施例を示す図、
第13図は第３図の構成を変形した実施例を示す図、第14
図は第４図の構成を変形した実施例を示す図、第15図は
第14図の構成を変形した導電変調型MOSFETの実施例を示
す図、第16図は第５図の構成を変形した実施例を示す
図、第17図は従来の誘電体分離構造のダイオードを示す
図、第18図は本発明の一実施例のダイオードを示す図で
ある。 １…基板、2,3…酸化膜、４…高抵抗シリコン層（第２
の半導体基板）、５…多結晶シリコン膜、６…n+型層
（第１の半導体層）、７…n-型層（第５の半導体層）、
８…p+型層（第２の半導体層）９…p+型層、10…n-型層
（第４の半導体層）、11…第１の電極（アノード電
極）、12…第２の電極（カソード電極）、21…高抵抗シ
リコン層（第２の半導体基板）、22…p+型層（第１の半
導体層）、23…p-型層（第５の半導体層）、24…n+型層
（第２の半導体層）、25…n+型層、26…第１の電極（カ
ソード電極）、27…第２の電極（アノード電極）、28…
p-型層（第４の半導体層）、31…多結晶シリコン層、32
…酸化膜、33…高抵抗シリコン層（第２の半導体基
板）、34…p+型層（第１の半導体層）、35…p-型層（第
５の半導体層）、36…n+型層（第２の半導体層）、37…
p-型層（第４の半導体層）、38…第１の電極（カソード
電極）、39…第２の電極（アノード電極）、41…基板、
42,43…酸化膜、44…高抵抗シリコン層（第２の半導体
基板）、45…p+型層（第１の半導体層）、46…p-型層
（第５の半導体層）、47…ｎ型層（チャネル領域、第２
の半導体層）、48…p+型層、49…n-型層（第４の半導体
層）、50…ゲート絶縁膜、51…ゲート電極、52…第１の
電極（ソース電極）、53…第２の電極（ドレイン電
極）、54…多結晶シリコン膜、55…n+型層、56…ｐ型層
（第１の半導体層）、57…n+型層、58…p-型層（第５の
半導体層）、59…n+型層（第２の半導体層）、60…n+型
層、61……第１の電極（ドレイン電極）、62…第２の電
極（ソース電極）。

Claims (1)

  1. (57)【特許請求の範囲】 １．第１の半導体基板と高抵抗の第２の半導体基板が絶
    縁膜を介して直接接着された半導体基板と、 前記第２の半導体基板に形成された素子分離溝と、 この素子分離溝と前記絶縁膜とで囲まれた領域の前記第
    ２の半導体基板の表面に形成されたｎ型で高不純物濃度
    の第１の半導体層と、 前記第２の半導体基板の表面の前記第１の半導体層とは
    離れた位置に形成されたｐ型で高不純物濃度の第２の半
    導体層と、 前記素子分離溝の側壁に形成された素子分離絶縁膜を介
    して前記素子分離溝内に埋め込まれた第３の半導体層と を具備し、 前記第１および第２の半導体層間に逆バイアス電圧を印
    加した時に前記第２の半導体基板に空乏層が伸び前記絶
    縁膜に達することで、前記電圧の一部を前記絶縁膜が分
    担することを特徴とする高耐圧半導体素子。 ２．前記第２の半導体基板の底部に、単位面積当たりの
    不純物総量が0.1〜３×1012／cm2の範囲である低不純物
    濃度のｎ型またはｐ型の第４の半導体層を設けたことを
    特徴とする特許請求の範囲第１項記載の高耐圧半導体素
    子。 ３．前記第２の半導体基板の前記第１の半導体層周辺部
    表面に、ｎ型で低不純物濃度の第５の半導体層を設けた
    ことを特徴とする特許請求の範囲第１項記載の高耐圧半
    導体素子。
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