JPS6030168A - 相補型ｍｏｓ半導体装置及びその製造方法 - Google Patents
相補型ｍｏｓ半導体装置及びその製造方法Info
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- JPS6030168A JPS6030168A JP58138802A JP13880283A JPS6030168A JP S6030168 A JPS6030168 A JP S6030168A JP 58138802 A JP58138802 A JP 58138802A JP 13880283 A JP13880283 A JP 13880283A JP S6030168 A JPS6030168 A JP S6030168A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型ＭＯ８半導体装置及びその製造方法に関
する。
する。
周知の如く、相補型ＭＯ８半導体装置（以下ＣＭＯ８と
略す）は同一基板上にｐチャンネル丁”ｒとｎチャンネ
ルＴｒを形成したものである。特に、最近の０ＭＯ８は
高密度、高集積化に伴ない微細化技術の確立が要望され
ている。
略す）は同一基板上にｐチャンネル丁”ｒとｎチャンネ
ルＴｒを形成したものである。特に、最近の０ＭＯ８は
高密度、高集積化に伴ない微細化技術の確立が要望され
ている。
ところで、従来の０ＭＯ８は以下に示す方法によシ製造
されている。
されている。
まず、例えばｎ型（１００）面のシリコン基板１上に熱
酸化膜２を成長させ、更に写真蝕刻法によりウェル予定
部が除去されたレジスト・ヤターン３を形成した後、こ
ｔ′Ｌ含マスクとしてボロンを例えば１００ ｋｅＶ、
ドーズ量８５×１０１２ｃｍ−２の条件でイオン注入し
て基板１にボロンイオン注入層４を形成する（第１図（
ａ）図示）。つづいて、レジストパターン３を除去し、
イオン注入層４を例えば１２００℃、３０時間熱拡散し
てｐ−ウェル領域５を形成し、更に熱酸化膜２をエツチ
ング除去した後、再度熱酸化膜６、シリコン窒化膜７を
順次形成する（第１図（ｂ１図示）。
酸化膜２を成長させ、更に写真蝕刻法によりウェル予定
部が除去されたレジスト・ヤターン３を形成した後、こ
ｔ′Ｌ含マスクとしてボロンを例えば１００ ｋｅＶ、
ドーズ量８５×１０１２ｃｍ−２の条件でイオン注入し
て基板１にボロンイオン注入層４を形成する（第１図（
ａ）図示）。つづいて、レジストパターン３を除去し、
イオン注入層４を例えば１２００℃、３０時間熱拡散し
てｐ−ウェル領域５を形成し、更に熱酸化膜２をエツチ
ング除去した後、再度熱酸化膜６、シリコン窒化膜７を
順次形成する（第１図（ｂ１図示）。
ひきつづき、シリコン窒化膜のフィールド部をフォトエ
ツチング技術によシ選択エツチングしてシリコン窒化膜
パターン７ａ〜７ｃ”ｆ形成する（第１図（０１図示）
。
ツチング技術によシ選択エツチングしてシリコン窒化膜
パターン７ａ〜７ｃ”ｆ形成する（第１図（０１図示）
。
次いで、写真蝕刻法によりｐ−ウェル領域５以外を覆う
レゾスト／ぐターン８を形成し、該レジストパターン８
及びシリコン窒化膜パターン７ｂをマスクとして例えば
がロンを加速電圧４０ ｋｅＶ、ドーズｔ ８ Ｘ １
０１５ｃｎｒ−２の条件でイオン注入した後、熱拡散を
行なってフィールド反転防止用のｐ土層９を形成する（
第１図（ｄ）図示）。
レゾスト／ぐターン８を形成し、該レジストパターン８
及びシリコン窒化膜パターン７ｂをマスクとして例えば
がロンを加速電圧４０ ｋｅＶ、ドーズｔ ８ Ｘ １
０１５ｃｎｒ−２の条件でイオン注入した後、熱拡散を
行なってフィールド反転防止用のｐ土層９を形成する（
第１図（ｄ）図示）。
つづいて、レジス） ｉ４ターン８を除去し、再度写真
蝕刻法によシル−ウェル領域５を覆うレジストツクター
ン１０を形成し、該レジストツターンノ０及びシリコン
窒化膜パターン７ａ、７ｃをマスクとして例えばリンを
加速電圧１００ ｋｅＶ、ドーズｆｘ ５ Ｘ １０１
２ｃｒｎ−２の条件でイオン注入した後、熱拡散な行な
ってフィールド反転防止用のｎ土層１１を形成する（第
１図（ｅ）図示）。ひきつづき、レジストパターン１θ
を除去し、シリコン窒化膜パターン７ａ〜７ｃを耐酸化
性マスクとして高温ウェット雰囲気中で選択酸化を行な
いフィールド酸化膜１２を形成した（第１図（ｆ）図示
）。
蝕刻法によシル−ウェル領域５を覆うレジストツクター
ン１０を形成し、該レジストツターンノ０及びシリコン
窒化膜パターン７ａ、７ｃをマスクとして例えばリンを
加速電圧１００ ｋｅＶ、ドーズｆｘ ５ Ｘ １０１
２ｃｒｎ−２の条件でイオン注入した後、熱拡散な行な
ってフィールド反転防止用のｎ土層１１を形成する（第
１図（ｅ）図示）。ひきつづき、レジストパターン１θ
を除去し、シリコン窒化膜パターン７ａ〜７ｃを耐酸化
性マスクとして高温ウェット雰囲気中で選択酸化を行な
いフィールド酸化膜１２を形成した（第１図（ｆ）図示
）。
次いで、フィールド酸化膜１２で分離された島状のｎ５
のシリコン基板１領域及びｐ−ウェル領域５に熱酸化膜
を成長させ、更に多結晶シリコン膜を堆積し、この多結
晶シリコン層にリン拡散を行なう。つづいて、多結晶シ
リコン層をパターニングしてゲート電極１３１，１３２
を形成し、これをマスクとして熱酸化膜をエツチングし
てダート酸化ｗＡｌ ４１＋ ” ２ ”形成した後、
島状の基板１領域にボロンを、島状のｐ−ウェル領域５
に砒素な、夫々イオン注入してｐ＋のソース、ドレイン
領域１５１，１６．、ｎ十型のソース、ドレイン領域１
５２，１６２？形成する（第１図（ｇ１図示）。その後
、常法に従って全面にＣＶＤ−Ｓ ｉ ０２膜１７な堆
積し、こ扛にコンタクトホール１Ｂ、〜１８４を間予し
た後、ｈｔｙの蒸着、ツクターニングによりＡｔ配線１
９〜２２を形成して０ＭＯ８を製造する（第１図（ｈ）
図示）。
のシリコン基板１領域及びｐ−ウェル領域５に熱酸化膜
を成長させ、更に多結晶シリコン膜を堆積し、この多結
晶シリコン層にリン拡散を行なう。つづいて、多結晶シ
リコン層をパターニングしてゲート電極１３１，１３２
を形成し、これをマスクとして熱酸化膜をエツチングし
てダート酸化ｗＡｌ ４１＋ ” ２ ”形成した後、
島状の基板１領域にボロンを、島状のｐ−ウェル領域５
に砒素な、夫々イオン注入してｐ＋のソース、ドレイン
領域１５１，１６．、ｎ十型のソース、ドレイン領域１
５２，１６２？形成する（第１図（ｇ１図示）。その後
、常法に従って全面にＣＶＤ−Ｓ ｉ ０２膜１７な堆
積し、こ扛にコンタクトホール１Ｂ、〜１８４を間予し
た後、ｈｔｙの蒸着、ツクターニングによりＡｔ配線１
９〜２２を形成して０ＭＯ８を製造する（第１図（ｈ）
図示）。
しかしながら、上述した従来法にあっては次のような欠
点を有する。即ち、まず、ｐ十のソース領域１５１ （
又はドレイン領域１６１ ）とｎ型基板１とｐ−ウェル
領域５とによる寄生ｐｎｐトランジスタやｎ＋型のスー
ス領域１５２（又はドレイン領域１６２）とｐ−ウェル
領域５とｎ型基板１とによる寄生ｎｐｎ ）ランジスタ
が発生することによってラッチアップ現象が起きる。
点を有する。即ち、まず、ｐ十のソース領域１５１ （
又はドレイン領域１６１ ）とｎ型基板１とｐ−ウェル
領域５とによる寄生ｐｎｐトランジスタやｎ＋型のスー
ス領域１５２（又はドレイン領域１６２）とｐ−ウェル
領域５とｎ型基板１とによる寄生ｎｐｎ ）ランジスタ
が発生することによってラッチアップ現象が起きる。
ラッチアップ現象は基板１及びウェル領域５の抵抗と少
数キャリアの到達確率によシ決まる。
数キャリアの到達確率によシ決まる。
到達確率はｎチャンネル、ｐチャンネルの素子領域間の
距離で決まることから、微細化すればラッチアップ現象
が起こシ易くなシ、素子特性の低下を招く。また、第１
図（ｂ）に示す如く、ｐ−ウェル領域５は基板１の深さ
方向に伸ひると共に、横方向にも伸ひ（例えば基板方向
へ１０μｍ伸びると横方向へも７〜８μｍ伸びる）１微
細化の障害、集積度の低下を招く。更に、第１図（ｄ）
、 （ｅ）に示す如くｎチャンネルとｐチャンネルの
フィールド反転防止用のイオン注入を行なうため、写真
蝕刻工程の回数が増え、生産性の向上化の障害となる。
距離で決まることから、微細化すればラッチアップ現象
が起こシ易くなシ、素子特性の低下を招く。また、第１
図（ｂ）に示す如く、ｐ−ウェル領域５は基板１の深さ
方向に伸ひると共に、横方向にも伸ひ（例えば基板方向
へ１０μｍ伸びると横方向へも７〜８μｍ伸びる）１微
細化の障害、集積度の低下を招く。更に、第１図（ｄ）
、 （ｅ）に示す如くｎチャンネルとｐチャンネルの
フィールド反転防止用のイオン注入を行なうため、写真
蝕刻工程の回数が増え、生産性の向上化の障害となる。
また第１図（ｔｌに示すようにｐ−ウェル領域５を形成
する時高温（１２００℃）で長時間（３０時間）熱処理
するため、ウェハの大口径に伴いウェハに゛ソリ″が発
生し写真蝕刻工程等が困難になシ、又結晶欠陥等が発生
し素子劣化を招く。
する時高温（１２００℃）で長時間（３０時間）熱処理
するため、ウェハの大口径に伴いウェハに゛ソリ″が発
生し写真蝕刻工程等が困難になシ、又結晶欠陥等が発生
し素子劣化を招く。
本発明はラッチアップの防止、ソフトエラーの抑制及び
素子の微細化がなさ扛た高性能、高信頼性、高集積度の
ＣＭＯＳ並びにかかる０ＭＯ８を簡単な工程で製造し得
る方法を提供しようとするものである。
素子の微細化がなさ扛た高性能、高信頼性、高集積度の
ＣＭＯＳ並びにかかる０ＭＯ８を簡単な工程で製造し得
る方法を提供しようとするものである。
本願第１の発明は第１導電型の半導体基板と、この基板
上に設けられた絶縁材料からなる素子分離領域と、この
素子分離領域によシ分離さｎさ接舷の島状素子領域の少
なくとも隣シ合う２つの領域に夫々設けられた第１導電
型、第２導電型の単結晶半導体層からなる素子領域とを
具備し、前記素子領域のうちの少なくとも一方の基板と
の界面に該素子領域とは反対導電型でＩ Ｘ １０１６
／ａｎ’ 以上の濃度をもつ不純物層を設け、かつ前記
素子領域のうちのいずれか一方の基板との界面の一部も
しくは全部に絶縁層を介在せしめたことを特徴とするも
のである。こうした構造にすることによって、既述の如
くラッチアップの防止、ソフトエラーの抑制及び素子の
微細化を達成した高性能、高信頼性、高集積度のＣＭＯ
Ｓが得られる。
上に設けられた絶縁材料からなる素子分離領域と、この
素子分離領域によシ分離さｎさ接舷の島状素子領域の少
なくとも隣シ合う２つの領域に夫々設けられた第１導電
型、第２導電型の単結晶半導体層からなる素子領域とを
具備し、前記素子領域のうちの少なくとも一方の基板と
の界面に該素子領域とは反対導電型でＩ Ｘ １０１６
／ａｎ’ 以上の濃度をもつ不純物層を設け、かつ前記
素子領域のうちのいずれか一方の基板との界面の一部も
しくは全部に絶縁層を介在せしめたことを特徴とするも
のである。こうした構造にすることによって、既述の如
くラッチアップの防止、ソフトエラーの抑制及び素子の
微細化を達成した高性能、高信頼性、高集積度のＣＭＯ
Ｓが得られる。
また、本願第２の発明は第１導電型の半導体基板上に素
子分離領域となる絶縁ｊ摸を形成する工程と、この絶縁
膜を選択的にエツチング除去して素子分離領域を形成す
る工程と、この素子分離領域によシ分離された複数の島
状基板領域のうちの少なくとも隣り合う２つの領域の一
方に前記素子分離領域より充分に薄い絶縁層を一部もし
くは全部に形成する工程と、全面に前記素子分離領域に
比べて充分に薄い非単結晶半導体薄層を形成する工程と
、前記島状基板領域に埋込まれた非単結晶半導体薄層の
うちの少なくとも一つに第１導電型又は第２導電型の不
純物をドーピングして濃度がＩ Ｘ １’０１６／ｃ−
以上の不純物層を形成する工程と、再び全ｌｎ１に、前
記島状基板領域が埋まるように非単結晶半導体層を形成
する工程と、非単結晶半導体層及び不純物層にエネルギ
ービームを照射して単結晶化する工程と、素子分離領域
上の単結晶半導体層をエツチング除去した後、絶縁層が
設けられた島状基板領域及びこれと隣接する島状基板領
域に残存した単結晶半導体層に第１導電型又は第２導電
型の不純物を少なくとも前記不純物層が形成された単結
晶半導体層に対しては該不純物層と反対導電型となるよ
うにドーピングして隣り合う２つの島状基板領域に第１
導電型、第２導電型の素子領域を形成する工程とを具備
したことを＠徴とするものである。こうした方法によれ
ば既述した優【た特性な有する０ＭＯ８を簡単な工程で
得ることができる。
子分離領域となる絶縁ｊ摸を形成する工程と、この絶縁
膜を選択的にエツチング除去して素子分離領域を形成す
る工程と、この素子分離領域によシ分離された複数の島
状基板領域のうちの少なくとも隣り合う２つの領域の一
方に前記素子分離領域より充分に薄い絶縁層を一部もし
くは全部に形成する工程と、全面に前記素子分離領域に
比べて充分に薄い非単結晶半導体薄層を形成する工程と
、前記島状基板領域に埋込まれた非単結晶半導体薄層の
うちの少なくとも一つに第１導電型又は第２導電型の不
純物をドーピングして濃度がＩ Ｘ １’０１６／ｃ−
以上の不純物層を形成する工程と、再び全ｌｎ１に、前
記島状基板領域が埋まるように非単結晶半導体層を形成
する工程と、非単結晶半導体層及び不純物層にエネルギ
ービームを照射して単結晶化する工程と、素子分離領域
上の単結晶半導体層をエツチング除去した後、絶縁層が
設けられた島状基板領域及びこれと隣接する島状基板領
域に残存した単結晶半導体層に第１導電型又は第２導電
型の不純物を少なくとも前記不純物層が形成された単結
晶半導体層に対しては該不純物層と反対導電型となるよ
うにドーピングして隣り合う２つの島状基板領域に第１
導電型、第２導電型の素子領域を形成する工程とを具備
したことを＠徴とするものである。こうした方法によれ
ば既述した優【た特性な有する０ＭＯ８を簡単な工程で
得ることができる。
次に、本発明の詳細な説明する。
〔１〕丑ず、面指数（１００）のｐ型シリコン基板１０
１にＣＶＤ法で厚さ４μｍの酸化膜（絶縁膜）１０２を
成長させた。つづいて、全面に７オトレジスト膜を塗布
し、写真蝕刻法により素子分離領域予定部を覆ったレジ
ストパターン（マスク材）１０３ａ、１０３ｂ、１０３
ｃ ｆ形成した（第２図（ａ）図示）。ひきつづき、レ
ジストパターン１０３＆、１０３ｂ、１０３ｃをマスク
として例えば反応性イオンエツチングによシ酸化膜１０
２を選択エツチングして素子分離領域１０４を形成し、
その後レジメ） Ｉ？ターン２０３ ａ ％ ｃを除去
した。この時、素子分離領域１０４で分離さｎた二つの
隣シ合う島状の基板領域１０５１゜１０５２が形成さｎ
た（第２図（ｂ）図示）。
１にＣＶＤ法で厚さ４μｍの酸化膜（絶縁膜）１０２を
成長させた。つづいて、全面に７オトレジスト膜を塗布
し、写真蝕刻法により素子分離領域予定部を覆ったレジ
ストパターン（マスク材）１０３ａ、１０３ｂ、１０３
ｃ ｆ形成した（第２図（ａ）図示）。ひきつづき、レ
ジストパターン１０３＆、１０３ｂ、１０３ｃをマスク
として例えば反応性イオンエツチングによシ酸化膜１０
２を選択エツチングして素子分離領域１０４を形成し、
その後レジメ） Ｉ？ターン２０３ ａ ％ ｃを除去
した。この時、素子分離領域１０４で分離さｎた二つの
隣シ合う島状の基板領域１０５１゜１０５２が形成さｎ
た（第２図（ｂ）図示）。
〔１１〕 次いで、熱酸化処理して露出する基板領域１
０５１，１０５２に例えば厚さ１０００Ｘの酸化酸化層
を除去した後、他方の基板領域１ｏ５１に薄い酸化層１
０６を残存させた（第２図（ｃ）図示）。
０５１，１０５２に例えば厚さ１０００Ｘの酸化酸化層
を除去した後、他方の基板領域１ｏ５１に薄い酸化層１
０６を残存させた（第２図（ｃ）図示）。
つづいて、全面にＪＥＩＩμｍの非単結晶シリコン薄層
、例えば多結晶シリコン薄層１０７を途中１で堆積し、
つづいて写真蝕刻法によりレジス）ｋマスク材として酸
化層１０６上の多結晶シリコン層１０７部分のみに、例
えばイオン注入により砒素を添加し不純物濃度Ｉ Ｘ
１０”／ｃｍ’のｎ＋型多結晶シリコン層１０７１にし
た（第２図ｊｄ１図示）。
、例えば多結晶シリコン薄層１０７を途中１で堆積し、
つづいて写真蝕刻法によりレジス）ｋマスク材として酸
化層１０６上の多結晶シリコン層１０７部分のみに、例
えばイオン注入により砒素を添加し不純物濃度Ｉ Ｘ
１０”／ｃｍ’のｎ＋型多結晶シリコン層１０７１にし
た（第２図ｊｄ１図示）。
〔１１１〕 次いで、全面に素子分離領域１０４と同厚
さになるように再び厚さ３μ？ｎの非単結晶シリリコン
層、例えば多結晶シリコン層１０８を堆積した（第２図
（ｅ１図示）。ひきつづき、多結晶シリコン層１０８全
面にエネルギービーム、例えばレーザービームを照射し
た。この時、第２図（ｆ）に示す如くｐ型シリコン基板
１０１と直接接触する多結晶シリコン層側から該基板１
０１を結晶１核として単結晶化してｐ型巣結晶シリコン
層１０９が形成されると共に酸化層１０６上にｎ生型単
結晶シリコン層１１０（ｎ土層）が形成された。
さになるように再び厚さ３μ？ｎの非単結晶シリリコン
層、例えば多結晶シリコン層１０８を堆積した（第２図
（ｅ１図示）。ひきつづき、多結晶シリコン層１０８全
面にエネルギービーム、例えばレーザービームを照射し
た。この時、第２図（ｆ）に示す如くｐ型シリコン基板
１０１と直接接触する多結晶シリコン層側から該基板１
０１を結晶１核として単結晶化してｐ型巣結晶シリコン
層１０９が形成されると共に酸化層１０６上にｎ生型単
結晶シリコン層１１０（ｎ土層）が形成された。
〔１■〕 次いで、単結晶シリコン層１０９上の全面に
プラズマ窒化膜１１１を堆積した（第２図（ｇ）図示）
。つづいて、反応性イオンエツチングでプラズマ窒化膜
１１１を処理した。この時、第２図（ｈ）に示す如く、
単結晶シリコン層１０９の凹部に堆積されたプラズマ窒
化膜部分は他の平坦な同シリコン層１０９上のプラズマ
窒化膜部分に比べて、エツチングレートが遅くなシ、同
単結晶シリコン層１０９の凹部のみにプラズマ窒化膜１
１１′が残存した。ひきつづき、残存プラズマ窒化膜１
１１′と単結晶シリコン層１０９を同時にエツチングし
、素子分離領域１０４で分離された島状の基板領域１０
５．．１０５２のみに単結晶シリコン層を残存させた後
、下部にｎ＋型単結晶シリコン層１１０の存在しない単
結晶シリコン層に図示しないレジストパターンをマスク
材として例えばボロンな加速電圧２００ ｋｅＶドーズ
量５ Ｘ １０７ｃｍ２の条件でイオン注入し、又下部
にｎ生型単結晶シリコン層１１０の存在する単結晶シリ
コン層に図示しないレジスト・ぐターンをマスク材とし
て例えば−、リンを加’Ａ＝ ”ｉｌＬ圧２００ ｋｅ
Ｖ、ドーズｉｉ ５ Ｘ １０ ”７ｃｍ２の条件でイ
オン注入し、例えば１１００℃で熱処理してｐ型シリコ
ン層からなるｐ型素子領域１１２、ｎ型シリコン層から
なるｎ型素子領域１１３を形成した（第２図（ｉ）図示
）。
プラズマ窒化膜１１１を堆積した（第２図（ｇ）図示）
。つづいて、反応性イオンエツチングでプラズマ窒化膜
１１１を処理した。この時、第２図（ｈ）に示す如く、
単結晶シリコン層１０９の凹部に堆積されたプラズマ窒
化膜部分は他の平坦な同シリコン層１０９上のプラズマ
窒化膜部分に比べて、エツチングレートが遅くなシ、同
単結晶シリコン層１０９の凹部のみにプラズマ窒化膜１
１１′が残存した。ひきつづき、残存プラズマ窒化膜１
１１′と単結晶シリコン層１０９を同時にエツチングし
、素子分離領域１０４で分離された島状の基板領域１０
５．．１０５２のみに単結晶シリコン層を残存させた後
、下部にｎ＋型単結晶シリコン層１１０の存在しない単
結晶シリコン層に図示しないレジストパターンをマスク
材として例えばボロンな加速電圧２００ ｋｅＶドーズ
量５ Ｘ １０７ｃｍ２の条件でイオン注入し、又下部
にｎ生型単結晶シリコン層１１０の存在する単結晶シリ
コン層に図示しないレジスト・ぐターンをマスク材とし
て例えば−、リンを加’Ａ＝ ”ｉｌＬ圧２００ ｋｅ
Ｖ、ドーズｉｉ ５ Ｘ １０ ”７ｃｍ２の条件でイ
オン注入し、例えば１１００℃で熱処理してｐ型シリコ
ン層からなるｐ型素子領域１１２、ｎ型シリコン層から
なるｎ型素子領域１１３を形成した（第２図（ｉ）図示
）。
〔〕 次いで、ｐ型、ｎ型素子・領域１１２，１１３含
熱酸化して厚さ４００Ｘの酸化膜を成長させ、更に全面
に燐ドーノ多結晶シリコン膜を堆積し、これをパターン
ニングして各素子領域１１２，１１３上にケ８−ト電極
１１４１，１１４２を選択的に形成した後、こ扛らゲー
ト正極１１４．，１１４２ をマスクとして酸化膜をエ
ツチングしてダート酸化膜１１５．１１６を形成した。
熱酸化して厚さ４００Ｘの酸化膜を成長させ、更に全面
に燐ドーノ多結晶シリコン膜を堆積し、これをパターン
ニングして各素子領域１１２，１１３上にケ８−ト電極
１１４１，１１４２を選択的に形成した後、こ扛らゲー
ト正極１１４．，１１４２ をマスクとして酸化膜をエ
ツチングしてダート酸化膜１１５．１１６を形成した。
つづいて、ｐ型素子領域１１２に砒素を、ｎ型素子領域
１１３にゾロンを、夫々イオン注入し、熱処理してｎ＋
型のンース、ドレイン領域１１７１．１１８１ 、ｐ”
型のソース、ドレイン領域１１７２ 、Ｊ１１３２ 、
ｆ形成した。その後、全面にＣＶＤ−８ｉ０２膜１１９
を堆積し、コンタクトホールな開孔した後、Ａｔ膜の蒸
着、ツクターニングによｐ Ａｔ配線１２０〜１２３を
形成して０ＭＯ８を製造した（第２図（ｊ）図示）。
１１３にゾロンを、夫々イオン注入し、熱処理してｎ＋
型のンース、ドレイン領域１１７１．１１８１ 、ｐ”
型のソース、ドレイン領域１１７２ 、Ｊ１１３２ 、
ｆ形成した。その後、全面にＣＶＤ−８ｉ０２膜１１９
を堆積し、コンタクトホールな開孔した後、Ａｔ膜の蒸
着、ツクターニングによｐ Ａｔ配線１２０〜１２３を
形成して０ＭＯ８を製造した（第２図（ｊ）図示）。
しかして、本発明の０ＭＯ８は第２図（ｊｌに示す如く
ｐ型シリコン基板１０１上に素子分離領域１０５含設け
、かつこの素子分離領域１０４に分離された島状の基板
領域１０５．．１０５２に夫々単結晶シリコン層からな
るｐ型素子領域（ｎチャンネルＴｒ領域）１１２、ｎ型
素子領域（ＰチャンネルＴｒ領域） １１ｓｆ（設ける
と共に、基板１０１とｐ型素子領域１１２の界面全体に
薄い酸化層１０６含介在させ、更にｐ型素子領域１１２
と酸化層１０６の界面にｎ十型単結晶シリコン層１１０
を設けた構造になっている。
ｐ型シリコン基板１０１上に素子分離領域１０５含設け
、かつこの素子分離領域１０４に分離された島状の基板
領域１０５．．１０５２に夫々単結晶シリコン層からな
るｐ型素子領域（ｎチャンネルＴｒ領域）１１２、ｎ型
素子領域（ＰチャンネルＴｒ領域） １１ｓｆ（設ける
と共に、基板１０１とｐ型素子領域１１２の界面全体に
薄い酸化層１０６含介在させ、更にｐ型素子領域１１２
と酸化層１０６の界面にｎ十型単結晶シリコン層１１０
を設けた構造になっている。
このため、ｎチャンネルＴｒとｐチャンネルＴｒは薄い
酸化層Ｊθ６で絶縁されるので、寄生トランジスタが形
成されず、こ扛によるラッチアップ現象のない良好な素
子特性を有するＣＭＯＳを得ることができる。また、ｐ
型素子領域（ｐ−ウェル）１１２内にα線が入射された
場合、ｐ型素子領域１１２内に電子−正孔対が発生し、
ｐ型素子領域１１２の表面に形成されたソース、ドレイ
ン領域１１７１．１１８１及びダート電極１１４１直下
に集まってＭＯＳ ）ランジスタの誤動作を起こす、い
わゆるソフトエラーを生じるが、ｐ型素子領域１１２の
酸化層１０６界面にはｎ＋型単結晶シリコン層１１０が
設けられているため、電子は該ｎ＋型単結晶シリコン層
１１０に吸収される。その結果、電子がｐ型素子領域１
１２のソース、ドレイン領域１１７． 、１１ Ｂ。
酸化層Ｊθ６で絶縁されるので、寄生トランジスタが形
成されず、こ扛によるラッチアップ現象のない良好な素
子特性を有するＣＭＯＳを得ることができる。また、ｐ
型素子領域（ｐ−ウェル）１１２内にα線が入射された
場合、ｐ型素子領域１１２内に電子−正孔対が発生し、
ｐ型素子領域１１２の表面に形成されたソース、ドレイ
ン領域１１７１．１１８１及びダート電極１１４１直下
に集まってＭＯＳ ）ランジスタの誤動作を起こす、い
わゆるソフトエラーを生じるが、ｐ型素子領域１１２の
酸化層１０６界面にはｎ＋型単結晶シリコン層１１０が
設けられているため、電子は該ｎ＋型単結晶シリコン層
１１０に吸収される。その結果、電子がｐ型素子領域１
１２のソース、ドレイン領域１１７． 、１１ Ｂ。
などに吸収される割合が少なくなるので、ソフトエアー
な抑制できる。一方、ｎ型素子領域１１３の下面はｐ型
シリコン基板１０１に接しているため、該基板１０１に
よシ同様にソフトエアーを抑制できる。
な抑制できる。一方、ｎ型素子領域１１３の下面はｐ型
シリコン基板１０１に接しているため、該基板１０１に
よシ同様にソフトエアーを抑制できる。
一方、本発明方法によれば第２図（ｉ）に示す如く素子
分離領域１０４で分離された島状の基板領域に該素子分
離領域表面と略同レベルのｐ型、ｎ３型の単結晶シリコ
ンからなる素子領域１１２゜１１３を形成できる。この
ため、前記工程において、酸化膜成長、燐ドープ多結晶
シリコン膜の堆積後、レノスト膜塗布、写真蝕刻に際し
て、素子分離領域１０４の端部でレジスト残りが生じる
のを回避でき、これによって寸法精度が良好なレジスト
パターンの形成が可能となり、ひいては高精度のダート
電極１１４１＋ １１’２を形成できる。しかも、同工
程においてＡｔ配線を形成する際、素子分離領域１０５
端部で各ＡＡ配線１２０〜１”２３が断切れするのを防
止できる。
分離領域１０４で分離された島状の基板領域に該素子分
離領域表面と略同レベルのｐ型、ｎ３型の単結晶シリコ
ンからなる素子領域１１２゜１１３を形成できる。この
ため、前記工程において、酸化膜成長、燐ドープ多結晶
シリコン膜の堆積後、レノスト膜塗布、写真蝕刻に際し
て、素子分離領域１０４の端部でレジスト残りが生じる
のを回避でき、これによって寸法精度が良好なレジスト
パターンの形成が可能となり、ひいては高精度のダート
電極１１４１＋ １１’２を形成できる。しかも、同工
程においてＡｔ配線を形成する際、素子分離領域１０５
端部で各ＡＡ配線１２０〜１”２３が断切れするのを防
止できる。
更に、素子分離領域１０４の形成工程において、選択酸
化法のようなバーズビークの発生はないため、素子分離
領域１０４の微細化、ひいては素子領域１１２，１１３
の寸法縮小を抑制でき、高集積度の０ＭＯ８を製造でき
る。その他、素子領域１１２，１１３にホワイトリボン
が生成烙れるのを防止できるため、素子特性の優れた０
ＭＯ８を得ることができる。
化法のようなバーズビークの発生はないため、素子分離
領域１０４の微細化、ひいては素子領域１１２，１１３
の寸法縮小を抑制でき、高集積度の０ＭＯ８を製造でき
る。その他、素子領域１１２，１１３にホワイトリボン
が生成烙れるのを防止できるため、素子特性の優れた０
ＭＯ８を得ることができる。
更に、ｐ型素子領域１１２と基板１０１の界面に酸化層
１０６１形成することによってフィールド反転防止層の
形成工程ケ省略でき、又、ｐａｎ型素子領域形成で高温
長時間の熱処理を施でないためウェハの“ンリ″、結晶
欠陥等を防止でき極めて部層かつ量産的に０ＭＯ８を一
製造できる。
１０６１形成することによってフィールド反転防止層の
形成工程ケ省略でき、又、ｐａｎ型素子領域形成で高温
長時間の熱処理を施でないためウェハの“ンリ″、結晶
欠陥等を防止でき極めて部層かつ量産的に０ＭＯ８を一
製造できる。
なお、上記実施例では絶縁膜として酸化膜な用いたが、
これに限定されない。例えばＣＶＤ−３ｉ、０２膜、Ｓ
ｉ３Ｎ４膜、ｎｚ２ｏ３膜等な用いてもよい。
これに限定されない。例えばＣＶＤ−３ｉ、０２膜、Ｓ
ｉ３Ｎ４膜、ｎｚ２ｏ３膜等な用いてもよい。
上記実施例では、非単結晶シリコンとして多結晶シリコ
ンを用いたが、こｉＬに代えて非晶質シリコンな用いて
もよい。
ンを用いたが、こｉＬに代えて非晶質シリコンな用いて
もよい。
上記実施例では多結晶シリコンの単結晶化をレーザビー
ムを用いて行なったが、こルに代えて電子ビーム或いは
イオンビームによシ単結晶化してもよい。
ムを用いて行なったが、こルに代えて電子ビーム或いは
イオンビームによシ単結晶化してもよい。
上記実施例では多結晶シリコン層をレーデビ−ムにより
単結晶化した後、素子分離領域上の単結晶シリコン層を
エッチパックしたが、先に素子分離領域上の多結晶シリ
コン層をエッチパックして島状素子値域に多結晶シリコ
ン層を残し、この後レーザビームを照射して単結晶化し
てもよい。また、エッチパック工程においてプラズマ窒
化膜に代えてレジスト膜、ポリイミド樹脂膜を用いても
よい。
単結晶化した後、素子分離領域上の単結晶シリコン層を
エッチパックしたが、先に素子分離領域上の多結晶シリ
コン層をエッチパックして島状素子値域に多結晶シリコ
ン層を残し、この後レーザビームを照射して単結晶化し
てもよい。また、エッチパック工程においてプラズマ窒
化膜に代えてレジスト膜、ポリイミド樹脂膜を用いても
よい。
上記実施例ではｐ型素子領域の下部のみにｎ＋型単結晶
シリコン層を設けたが、第３図に示す如くｎ型素子領域
１１３のｐ型シリコン基体１０１の界面にもｐ＋型単結
晶シリコン層１２４を設けてもよい。また、第４図に示
す如く薄い酸化層１０Ｇが存在する島状基板領域にｎ型
素子領域１１３′を設けると共に該領域１１３′を酸化
）ｆｉｌ ０６の界面にｐ十壓単結晶シリコン層１２４
”ｆ、形成し、更に酸化層の存在しない島状基板領域に
ｐ Ｌｕ素子領域１１２′を設け、かつ該素子領域Ｊ
１２”のｐ型シリコン基板１０１との界面にｎ十壓単結
晶シリコン層１１０”ｉｆ影形成た構造にしてもよい。
シリコン層を設けたが、第３図に示す如くｎ型素子領域
１１３のｐ型シリコン基体１０１の界面にもｐ＋型単結
晶シリコン層１２４を設けてもよい。また、第４図に示
す如く薄い酸化層１０Ｇが存在する島状基板領域にｎ型
素子領域１１３′を設けると共に該領域１１３′を酸化
）ｆｉｌ ０６の界面にｐ十壓単結晶シリコン層１２４
”ｆ、形成し、更に酸化層の存在しない島状基板領域に
ｐ Ｌｕ素子領域１１２′を設け、かつ該素子領域Ｊ
１２”のｐ型シリコン基板１０１との界面にｎ十壓単結
晶シリコン層１１０”ｉｆ影形成た構造にしてもよい。
上記実施例では少なくとも隣シ合う二つの領域に形成し
た素子領域のうちの一方の素子領域と基板の界面全体に
酸化層を介在させ／ζが、該界面の一部に酸化層等の薄
い絶縁層を介在させてもよい。このように部分的に介在
させる場合、隣シ合う他方の素子領域側に近い界面部分
に絶縁層を配置することが望ましい。
た素子領域のうちの一方の素子領域と基板の界面全体に
酸化層を介在させ／ζが、該界面の一部に酸化層等の薄
い絶縁層を介在させてもよい。このように部分的に介在
させる場合、隣シ合う他方の素子領域側に近い界面部分
に絶縁層を配置することが望ましい。
上記実施例ではｐ型シリコン基板を用いたが、ｎ型シリ
コン基板、或いはＳＯ８（Ｓｉｌｉｃｏｕ ｏｎｓａｐ
ｐｈｉｒｅ）を用いてもよい。
コン基板、或いはＳＯ８（Ｓｉｌｉｃｏｕ ｏｎｓａｐ
ｐｈｉｒｅ）を用いてもよい。
以上詳述した如く、本発明にょｎはラッチアップの防止
、ンフトエラーの抑制及び素子の微細化がなされた高性
能、高信頼性、高集積度の相補ｆｉＭＯ８半導体装置、
並びにかかる半導体装置を簡単な工程で量産的に製造し
得る方法を提供できる。
、ンフトエラーの抑制及び素子の微細化がなされた高性
能、高信頼性、高集積度の相補ｆｉＭＯ８半導体装置、
並びにかかる半導体装置を簡単な工程で量産的に製造し
得る方法を提供できる。
第１図（ａ）〜（ｈ）は従来のＣＭＯ８の製造工程を示
す断面図、第２図（ａ）〜（ｊ）は本発明の実施例にお
けるｃＭｏｓの製造工程を示す断面図、第３図及び第４
図は夫々本発明の他の実施例を示す断面図である。 １０ノ・・・ｐ型シリコン基板、１ｏ４・・・素子分離
領域、１０５１，１０５２・・・島状基板領域、１０６
・・・薄い酸化膜、Ｊ １０ 、 Ｊ Ｊ Ｏ’・・・
・ｎ＋型単結晶シリコン層、１１２，１１２’・・・ｐ
型素子領域、Ｊ Ｊ ３ 、１１３’・・・ｎ型素子領
域、１１４． 、 Ｊ １４２・・・ダート電極、Ｊ
１７１ ＋ １１７２・・・ソース領域、Ｉ Ｊ ８．
、１１８２ ・・・ドレイン領域、１２０〜１２３・
・・出願人代理人 弁理士 鈴 江 武 彦第１図 第１図 第１図 第２図 第２図 第２図
す断面図、第２図（ａ）〜（ｊ）は本発明の実施例にお
けるｃＭｏｓの製造工程を示す断面図、第３図及び第４
図は夫々本発明の他の実施例を示す断面図である。 １０ノ・・・ｐ型シリコン基板、１ｏ４・・・素子分離
領域、１０５１，１０５２・・・島状基板領域、１０６
・・・薄い酸化膜、Ｊ １０ 、 Ｊ Ｊ Ｏ’・・・
・ｎ＋型単結晶シリコン層、１１２，１１２’・・・ｐ
型素子領域、Ｊ Ｊ ３ 、１１３’・・・ｎ型素子領
域、１１４． 、 Ｊ １４２・・・ダート電極、Ｊ
１７１ ＋ １１７２・・・ソース領域、Ｉ Ｊ ８．
、１１８２ ・・・ドレイン領域、１２０〜１２３・
・・出願人代理人 弁理士 鈴 江 武 彦第１図 第１図 第１図 第２図 第２図 第２図
Claims (5)
- （１）第１導電型の半導体基板と、この基板上に設けら
れた絶縁材料からなる素子分離領域と、この素子分離領
域によシ分離さｎた複数の島状基板領域の少なくとも隣
シ合う２つの領域に夫々設けられた第１導電型、第２導
電型の単結晶半導体層からなる素子領域とを具備し、前
記素子領域のうちの少なくとも一方の基板との界面に該
素子領域とは反対導電型でＩ Ｘ １０ ”／ｃｎ１以
上の濃度をもつ不純物層を設け、かつ前記素子領域のう
ちのいず扛か一方の基板との界面の一部もしくは全部に
絶縁層を介在せしめたこと２特徴とする相補型ＭＯ８半
導体装置。 - （２）第１導電型、第２導電型の素子領域の濃度がＩ
Ｘ １０１６７ｃｍ３未満であることを特徴とする特許
請求の範囲第１項記載の相補型ＭＯ８半導体装置。 - （３）第１導電型、第２導電型の素子領域の表面が素子
分離領域の表面とほぼ同レベルであることな特徴とする
特許請求の範囲第１項記載の相補型ＭＯ８半導体装置。 - （４）第１導電型の半導体基板上に素子分離領域となる
絶縁膜を形成する工程と、この絶縁膜を選択的にエツチ
ング除去して基板上に素子分離領域透形成する工程と、
この素子分離領域によシ分離された複数の島状基板領域
のうちの少なくとも隣り合う２つの領域の一方に前記素
子分離領域より充分に薄い絶縁層を一部もしくは全部に
形成する工程と、全面に前記素子分離領域に比べて充分
薄い非単結晶薄層を形成する工程と、前記島状基板領域
に埋込まれた非単結晶半導体薄層のうちの少なくとも一
つに第１導電型又は第２導電型の不純物をドーピングし
て濃度がＩ Ｘ １０ ”／ｃｍ’以上の不純物層を形
成する工程と、再び、全面に前記島状基板領域が卵重る
ように非単結晶半導体層を形成する工程と、非単結晶半
導体層及び不純物層にエネルギービームを照射して単結
晶化する工程と、素子分離領域上の単結晶半導体層をエ
ツチング除去した後、絶縁層が設けられた島状基板領域
及びこれと隣接する島状基板領域に残存した単結晶半導
体層に第１導電型又は第２導電型の不純物を少なくとも
前記不純物層が形成された単結晶半導体層に対しては該
不純物層と反対導電型となるようにドーピングして隣り
合う２つの島状領域に第１導電型、第２導電型の素子領
域を形成する工程とを具備したことな特徴とする相補型
ＭＯ８半導体装置の製造方法。 - （５）素子分離領域上の単結晶半導体層のエツチングを
、エッチパック法によシ行なうことを特徴とする特許請
求の範囲第４項記載の井目捕型ＭＱＳ半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138802A JPS6030168A (ja) | 1983-07-29 | 1983-07-29 | 相補型ｍｏｓ半導体装置及びその製造方法 |
| DE8484108241T DE3478170D1 (en) | 1983-07-15 | 1984-07-13 | A c-mos device and process for manufacturing the same |
| EP84108241A EP0134504B1 (en) | 1983-07-15 | 1984-07-13 | A c-mos device and process for manufacturing the same |
| US07/478,044 US5079183A (en) | 1983-07-15 | 1989-01-06 | C-mos device and a process for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138802A JPS6030168A (ja) | 1983-07-29 | 1983-07-29 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030168A true JPS6030168A (ja) | 1985-02-15 |
Family
ID=15230570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138802A Pending JPS6030168A (ja) | 1983-07-15 | 1983-07-29 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41368E1 (en) | 1999-08-31 | 2010-06-08 | Panasonic Corporation | High voltage SOI semiconductor device |
-
1983
- 1983-07-29 JP JP58138802A patent/JPS6030168A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41368E1 (en) | 1999-08-31 | 2010-06-08 | Panasonic Corporation | High voltage SOI semiconductor device |
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