JPS6030169A - 相補型ｍｏｓ半導体装置及びその製造方法 - Google Patents
相補型ｍｏｓ半導体装置及びその製造方法Info
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- JPS6030169A JPS6030169A JP58138803A JP13880383A JPS6030169A JP S6030169 A JPS6030169 A JP S6030169A JP 58138803 A JP58138803 A JP 58138803A JP 13880383 A JP13880383 A JP 13880383A JP S6030169 A JPS6030169 A JP S6030169A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型ＭＯ８半導体装置及びその製造方法に関
する。
する。
周知の如く、相補型ＭＯ８半導体装置（以下ＣＭＯ８と
略す）はり一基板上にｐチャンネルＴｒとｎチャンネル
Ｔｒを形成したものである。特に、最近の０ＭＯ８は高
密度、高集積化に伴ない微細化技術の確立が要望されて
いる。
略す）はり一基板上にｐチャンネルＴｒとｎチャンネル
Ｔｒを形成したものである。特に、最近の０ＭＯ８は高
密度、高集積化に伴ない微細化技術の確立が要望されて
いる。
ところで、従来の０ＭＯ８は以下に示す方法によシ製造
されている。
されている。
まず、例えばｎ型（１００）面のシリコン基板１上忙熱
酸化膜２を成長させ、更に写真蝕刻法によシラニル予定
部が除去されたレジスト・臂ターン３を形成した後、こ
れをマスクとしてピロンを例えば１００１ｃｅＶ、ドー
ズｉ ８．５ Ｘ １０”ｃｎＴ ２の条件でイオン注
入して基板１にピロンイオン注入層４を形成する（第１
図（ａ）図示）。つづいて、レジストノぐターン３を除
去（−、イオン注入層４を例えば１２００℃、３０時間
熱拡散してｐ−ウェル領域５を形成１更に熱酸化膜２を
エツチング除去した後、再度熱酸化膜６、シリコン窒化
膜７を順次形成する（第１図（ｂ）図示）。
酸化膜２を成長させ、更に写真蝕刻法によシラニル予定
部が除去されたレジスト・臂ターン３を形成した後、こ
れをマスクとしてピロンを例えば１００１ｃｅＶ、ドー
ズｉ ８．５ Ｘ １０”ｃｎＴ ２の条件でイオン注
入して基板１にピロンイオン注入層４を形成する（第１
図（ａ）図示）。つづいて、レジストノぐターン３を除
去（−、イオン注入層４を例えば１２００℃、３０時間
熱拡散してｐ−ウェル領域５を形成１更に熱酸化膜２を
エツチング除去した後、再度熱酸化膜６、シリコン窒化
膜７を順次形成する（第１図（ｂ）図示）。
ひきつづき、シリコン窒化膜のフィールド部をフォトエ
ツチング技術にょシ選択エツチングしてシリコン窒化膜
パターン７８〜７ｃを形成する（第１図（ｃ）図示）。
ツチング技術にょシ選択エツチングしてシリコン窒化膜
パターン７８〜７ｃを形成する（第１図（ｃ）図示）。
次いで、写真蝕刻法によルｐ−ウェル領域５以外を覆う
レゾストノやターン８を形成し、該レジストパターン８
及びシリコン窒化膜パターン７ｂをマスクとして例えば
ピロンを加速電圧４０ ｋａＶ、ドーズ量８Ｘ１０ ｃ
ｍ の条件でイオン注入した後、熱拡散を行なってフィ
ールド反転防止用のｐ”Ｈ９を形成する（第１図（ｄ）
図示）。
レゾストノやターン８を形成し、該レジストパターン８
及びシリコン窒化膜パターン７ｂをマスクとして例えば
ピロンを加速電圧４０ ｋａＶ、ドーズ量８Ｘ１０ ｃ
ｍ の条件でイオン注入した後、熱拡散を行なってフィ
ールド反転防止用のｐ”Ｈ９を形成する（第１図（ｄ）
図示）。
つづ−て、レゾストックターン８を除去し、再度写真蝕
刻法によシル−ウェル領域５を覆うレジストパターン１
０を形成し、該レジストパターン１０及びシリコン窒化
膜ノぐターン７ｍ、７ｃをマスクとして例えばリンを加
速電圧１００ｋｅＶ。
刻法によシル−ウェル領域５を覆うレジストパターン１
０を形成し、該レジストパターン１０及びシリコン窒化
膜ノぐターン７ｍ、７ｃをマスクとして例えばリンを加
速電圧１００ｋｅＶ。
ドー−ｅ ｆｔ ｓ ｘ １０１２ｔｙｎ−２の条件で
イオン注入した後、熱拡散を行なってフィールド反転防
止用のｎ土層１１を形成する（第１図（ｅ）図示）。ひ
きつづき、レジストパターン１０を陥≠１− シ１１コ
ン窃イに膜ノやターン？ａ〜２ｃを耐酸化性マスクとし
て高温ウェット雰囲気中で選択酸化を行なりフィールド
酸化膜１２を形成した（第１図（ｆ）図示）。
イオン注入した後、熱拡散を行なってフィールド反転防
止用のｎ土層１１を形成する（第１図（ｅ）図示）。ひ
きつづき、レジストパターン１０を陥≠１− シ１１コ
ン窃イに膜ノやターン？ａ〜２ｃを耐酸化性マスクとし
て高温ウェット雰囲気中で選択酸化を行なりフィールド
酸化膜１２を形成した（第１図（ｆ）図示）。
次いで、フィールド酸化膜１２で分離された島状のｎ型
のシリコン基板１領域及びｐ−ウェル領域５に熱酸化膜
を成長させ、更に多結晶シリコン膜を堆積し、この多結
晶シリコン層にリン拡散を行なう。つづいて、多結晶シ
リコン層を７４ターニングしてダート電極１３１，１３
２を形成し、これをマスクとして熱酸化膜をエツチング
してダート酸化膜１４１．１４．を形成した後、島状の
基板１領域にピロンを、島状のｐ−ウェル領域５に砒素
を、夫々イオン注入してｐ＋型のソース、ドレイン領域
ｉｓ２．ｉｅ２を形成する（第１図（ｇ）図示）。その
後、常法に従って全面にＣＶＤ−８１０２膜１７を堆積
し、これにコンタクトホール１８．〜ノ８４を間予した
後、Ａｔ膜の蒸着、パターニングによシＡｔ配線１９〜
２２を形成して０ＭＯ８を製造する（第１図ｃ〜図示。
のシリコン基板１領域及びｐ−ウェル領域５に熱酸化膜
を成長させ、更に多結晶シリコン膜を堆積し、この多結
晶シリコン層にリン拡散を行なう。つづいて、多結晶シ
リコン層を７４ターニングしてダート電極１３１，１３
２を形成し、これをマスクとして熱酸化膜をエツチング
してダート酸化膜１４１．１４．を形成した後、島状の
基板１領域にピロンを、島状のｐ−ウェル領域５に砒素
を、夫々イオン注入してｐ＋型のソース、ドレイン領域
ｉｓ２．ｉｅ２を形成する（第１図（ｇ）図示）。その
後、常法に従って全面にＣＶＤ−８１０２膜１７を堆積
し、これにコンタクトホール１８．〜ノ８４を間予した
後、Ａｔ膜の蒸着、パターニングによシＡｔ配線１９〜
２２を形成して０ＭＯ８を製造する（第１図ｃ〜図示。
しかしながら、上述した従来法にあっては次のような欠
点を有する。即ち、まず、ｐ＋のソース領域１５１ （
又はドレイン領域１６□ ）とｎ型基板１とｐ−ウェル
領域５とによる寄生ｐｎｐトランジスタやｎ生型のソー
ス領域１５２ （又はドレイン領域１６鵞 ）とｐ−ウ
ェル領域５とｎ型基板１とによる寄生ｎｐｎ ）ランジ
スタが発生することによってラッチアップ現象が起きる
。
点を有する。即ち、まず、ｐ＋のソース領域１５１ （
又はドレイン領域１６□ ）とｎ型基板１とｐ−ウェル
領域５とによる寄生ｐｎｐトランジスタやｎ生型のソー
ス領域１５２ （又はドレイン領域１６鵞 ）とｐ−ウ
ェル領域５とｎ型基板１とによる寄生ｎｐｎ ）ランジ
スタが発生することによってラッチアップ現象が起きる
。
ラッチアップ現象は基板１及びウェル領域５の抵抗と少
数キャリアの到達確率によシ決まる。
数キャリアの到達確率によシ決まる。
到達確率はｎチャンネル、ｐチャンネルの素子領域間の
距離で決まることから、微細化すればラッチアップ現象
が起こシ易くなシ、素子特性の低下を招く。また、第１
図［ｂ）に示す如り、ｐ−ウェル領域５は基板ｌの深さ
方向に伸びると共に、横方向にも伸び（例えば基板方向
へ１０μｍ伸びると横方向へも７〜８μｍ伸びる）、微
細化の障害、集積度の低下を招く。更に、第１図（（至
）、（ｅ）に示す如くｎチャンネルとｐチャンネルのフ
ィールド反転防止用のイオン注入を行なうため、写真蝕
刻工程の回数等が増え生産性の向上の障害となる。（さ
らに上１己のようなウェル構造ではｐ−ウェル５の部分
の抵抗が比較的に高い為（ρ、＝ｓ ｋＷａ ） 、ウ
ェル表面に形成されたトランジスタの動作によシ基板電
流が流れた場合、ｐ−ウェル内の電位が基板電流による
電圧降下によって局所的に変動しやすく、半導体装置の
動作マージンが低下（時には誤動作）することがあった
。また、第１図（ｂ）に示すようにｐ−ウェル領域５を
形成する時、高温（１２００℃）で長時間（３０時間）
熱処理するだめ、ウエノ・の大口径に伴りウエノ１に１
ソリ“が発生し写真蝕刻工程等が困難になり、また、結
晶欠陥等が発生し素子劣化を招く。
距離で決まることから、微細化すればラッチアップ現象
が起こシ易くなシ、素子特性の低下を招く。また、第１
図［ｂ）に示す如り、ｐ−ウェル領域５は基板ｌの深さ
方向に伸びると共に、横方向にも伸び（例えば基板方向
へ１０μｍ伸びると横方向へも７〜８μｍ伸びる）、微
細化の障害、集積度の低下を招く。更に、第１図（（至
）、（ｅ）に示す如くｎチャンネルとｐチャンネルのフ
ィールド反転防止用のイオン注入を行なうため、写真蝕
刻工程の回数等が増え生産性の向上の障害となる。（さ
らに上１己のようなウェル構造ではｐ−ウェル５の部分
の抵抗が比較的に高い為（ρ、＝ｓ ｋＷａ ） 、ウ
ェル表面に形成されたトランジスタの動作によシ基板電
流が流れた場合、ｐ−ウェル内の電位が基板電流による
電圧降下によって局所的に変動しやすく、半導体装置の
動作マージンが低下（時には誤動作）することがあった
。また、第１図（ｂ）に示すようにｐ−ウェル領域５を
形成する時、高温（１２００℃）で長時間（３０時間）
熱処理するだめ、ウエノ・の大口径に伴りウエノ１に１
ソリ“が発生し写真蝕刻工程等が困難になり、また、結
晶欠陥等が発生し素子劣化を招く。
本発明はラッチアップの防止、動作マージンの改善及び
素子の微細化がなされた高性能、高信頼性、高集積度の
０ＭＯ８並びにかかる０ＭＯ８を簡単な工程で製造し得
る方法を提供しようとするものである。
素子の微細化がなされた高性能、高信頼性、高集積度の
０ＭＯ８並びにかかる０ＭＯ８を簡単な工程で製造し得
る方法を提供しようとするものである。
本願第１の発明は第１導電型の半導体基板と、この基板
上釦設けられた絶縁材料からなる素子分離領域と、この
素子分離領域によシ分離された複数の島状素子領域の少
なくとも隣シ合う２つの領域に夫々設けられた第１導電
型、第２導電型の単結晶半導体層からなる素子領域とを
具備し、前記素子領域のうちの少なくとも一方の基板と
の界面に該素子領域とは同一導電型で１ｘｌＯＡ−Ｉｎ
以上の濃度をもつ不純物層を設け、かつ前記素子領域の
うちのいずれか一方の基板との界面の一部もしくは全部
に絶縁層を介在せしめたことを特徴とするものでおる。
上釦設けられた絶縁材料からなる素子分離領域と、この
素子分離領域によシ分離された複数の島状素子領域の少
なくとも隣シ合う２つの領域に夫々設けられた第１導電
型、第２導電型の単結晶半導体層からなる素子領域とを
具備し、前記素子領域のうちの少なくとも一方の基板と
の界面に該素子領域とは同一導電型で１ｘｌＯＡ−Ｉｎ
以上の濃度をもつ不純物層を設け、かつ前記素子領域の
うちのいずれか一方の基板との界面の一部もしくは全部
に絶縁層を介在せしめたことを特徴とするものでおる。
こうした構造にすること釦よって、既述の如くラッチア
ップの防止、動作マージンの改善及び素子の微細化を達
成した高性能、高信頼性、高集積度の０ＭＯ８が得られ
る。
ップの防止、動作マージンの改善及び素子の微細化を達
成した高性能、高信頼性、高集積度の０ＭＯ８が得られ
る。
また、本願第２の発明は第１導電型の半導体基板上に素
子分離領域となる絶縁膜を形成する工程と、この絶縁膜
を選択的にエツチング除去して素子分離領域を形成する
工程と、この素子分離領域によシ分離された複数の島状
基板領域のうちの少なくとも隣シ合う２つの領域の一方
に前記素子分離領域よシ充分に薄い絶縁層を一部もしく
は全部に形成する工程と、全面に前記素子分離領域に比
べて充分に薄い非単結晶半導体薄層を形成する工程と、
前記島状基板領域に埋込まれた非単結晶半導体薄層のう
ちの少なくとも１９に第１導電型又は第２導電型の不純
物をドーピングして濃度が１ｘｌＯ／ｃｍ以上の不純物
層を形成する工程と、再び全面に前記島状基板領域が埋
まるように非単結晶半導体層を形成する工程と、非単結
晶半導体層及び不純物層にエネルギービームを照射して
単結晶化する工程と、素子分離領域上の単結晶半導体層
をエツチング除去した後、絶縁層が設けられた島状基板
領域及びこれと隣接する島状基板領域に残存した単結晶
半導体層に第１導電型又は第２導電型の不純物を少なく
とも前記不純物層が形成された単結晶半導体層に対して
は該不純物層と同一導電型となるようにドーピングして
隣シ合う２つの島状基板領域に第１導電型、第２導電型
の素子領域を形成する工程とを具備したことを特徴とす
るものである。こうした方法によれば既述した優れた特
性を有するＣＭＯ８を簡単な工程で得ることができる。
子分離領域となる絶縁膜を形成する工程と、この絶縁膜
を選択的にエツチング除去して素子分離領域を形成する
工程と、この素子分離領域によシ分離された複数の島状
基板領域のうちの少なくとも隣シ合う２つの領域の一方
に前記素子分離領域よシ充分に薄い絶縁層を一部もしく
は全部に形成する工程と、全面に前記素子分離領域に比
べて充分に薄い非単結晶半導体薄層を形成する工程と、
前記島状基板領域に埋込まれた非単結晶半導体薄層のう
ちの少なくとも１９に第１導電型又は第２導電型の不純
物をドーピングして濃度が１ｘｌＯ／ｃｍ以上の不純物
層を形成する工程と、再び全面に前記島状基板領域が埋
まるように非単結晶半導体層を形成する工程と、非単結
晶半導体層及び不純物層にエネルギービームを照射して
単結晶化する工程と、素子分離領域上の単結晶半導体層
をエツチング除去した後、絶縁層が設けられた島状基板
領域及びこれと隣接する島状基板領域に残存した単結晶
半導体層に第１導電型又は第２導電型の不純物を少なく
とも前記不純物層が形成された単結晶半導体層に対して
は該不純物層と同一導電型となるようにドーピングして
隣シ合う２つの島状基板領域に第１導電型、第２導電型
の素子領域を形成する工程とを具備したことを特徴とす
るものである。こうした方法によれば既述した優れた特
性を有するＣＭＯ８を簡単な工程で得ることができる。
次に、本発明の詳細な説明する。
（１） まず、面指数（１００）のｐ型シリコン基板１
０１にＣＶＤ法で厚さ４μｍの酸化膜（絶縁膜）１０２
を成長させた。つづいて、全面にフォトレジスト膜を塗
布し、写真蝕刻法によい素子分離領域予定部を覆ったレ
ジストパターン（マスク材）１０３ｔｈ、１０３ｂ、１
０３ａを形成した（第２図（ａ）図示）。ひきつづき、
レジストパターン１０３ｈ、１０３ｂ、１０３ｃをマス
クとして例えば反応性イオンエツチングにより酸化膜１
０２を選択エツチングして素子分離領域１０４を形成し
その後レジストパターン１０３ａ〜Ｃを除去した。この
時、素子分離領域１０４で分離された２つの隣シ合う島
状の基板領域１０５１゜１０５２が形成された（第２図
（ｂ）図示）。
０１にＣＶＤ法で厚さ４μｍの酸化膜（絶縁膜）１０２
を成長させた。つづいて、全面にフォトレジスト膜を塗
布し、写真蝕刻法によい素子分離領域予定部を覆ったレ
ジストパターン（マスク材）１０３ｔｈ、１０３ｂ、１
０３ａを形成した（第２図（ａ）図示）。ひきつづき、
レジストパターン１０３ｈ、１０３ｂ、１０３ｃをマス
クとして例えば反応性イオンエツチングにより酸化膜１
０２を選択エツチングして素子分離領域１０４を形成し
その後レジストパターン１０３ａ〜Ｃを除去した。この
時、素子分離領域１０４で分離された２つの隣シ合う島
状の基板領域１０５１゜１０５２が形成された（第２図
（ｂ）図示）。
（ｉｉ） 次いで、熱酸化処理して露出する基板領域１
０５、．１０５２ に例えば厚さ１００ＯＸの酸化層を
成長させた後、一方の基板領域１０５２上の酸化層を除
去した後、他方の基板領域１０５１に薄い酸化層１０６
を残存させた（第２図（ｃ）図示）。つづいて、全面に
厚さ１μｍの非単結晶シリコン薄層、例えば多結晶シリ
コン薄層１０７を途中まで堆積した後、レゾスト・ヤタ
ーンをマスク材として酸化層１θ６上の多結晶シリコン
層１０２部分のみに例えば、イオン注入により砒素を添
加し不純物濃度１×１０／ｃｒｎのｎ型１０２１を形成
した（第２図（ｄ）図示）。
０５、．１０５２ に例えば厚さ１００ＯＸの酸化層を
成長させた後、一方の基板領域１０５２上の酸化層を除
去した後、他方の基板領域１０５１に薄い酸化層１０６
を残存させた（第２図（ｃ）図示）。つづいて、全面に
厚さ１μｍの非単結晶シリコン薄層、例えば多結晶シリ
コン薄層１０７を途中まで堆積した後、レゾスト・ヤタ
ーンをマスク材として酸化層１θ６上の多結晶シリコン
層１０２部分のみに例えば、イオン注入により砒素を添
加し不純物濃度１×１０／ｃｒｎのｎ型１０２１を形成
した（第２図（ｄ）図示）。
呻 次いで、全面に素子分離領域１０４と同厚さになる
ように再び厚さ３μｍの非単結晶シリコン層、例えば多
結晶シリコン層ｉｏｓを堆積した（第２図（ｅ）図示）
。ひきつづき、多結晶シリコン層１０８全面にエネルギ
ービーム、例えばレーザービームを照射した。この時、
第２図（ｆ）に示す如くｐ型シリコン基板１０１と直接
接触する多結晶シリコン層側から該基板１０１を結晶核
として単結晶化して単結晶シリコン層１０９が形成され
ると共に酸化層１０６上にｎ＋ｍ単結晶シリコン層（ｎ
＋層）１１０が形成された。
ように再び厚さ３μｍの非単結晶シリコン層、例えば多
結晶シリコン層ｉｏｓを堆積した（第２図（ｅ）図示）
。ひきつづき、多結晶シリコン層１０８全面にエネルギ
ービーム、例えばレーザービームを照射した。この時、
第２図（ｆ）に示す如くｐ型シリコン基板１０１と直接
接触する多結晶シリコン層側から該基板１０１を結晶核
として単結晶化して単結晶シリコン層１０９が形成され
ると共に酸化層１０６上にｎ＋ｍ単結晶シリコン層（ｎ
＋層）１１０が形成された。
ｑＶｌ 次いで、単結晶シリコン層１０９上の全面にプ
ラズマ窒化膜１１１を堆積した（第２図（ｇ）図示）。
ラズマ窒化膜１１１を堆積した（第２図（ｇ）図示）。
つづいて、反応性イオンエツチングでプラズマ窒化膜１
１ノを処理した。この時、第２図（）ｌ）に示す如く単
結晶シリコン層１０９の凹部に堆積されたプラズマ窒化
膜部分は、他の平坦な同シリコン層１０９上のプラズマ
窒化膜部分に比べて、エツチングレートが遅くなシ、同
単結晶シリコン層１０９の四部のみにプラズマ窒化膜１
１１′が残存した。ひきつづき、残存プラズマ窒化膜１
１１′と単結晶シリコン層１０９を同時にエツチングし
、素子分離領域１０４で分離された島状基板領域１０５
１．１０５２のみＶｎｎクシ１コン層外剪ん貞ぜ奇移、
下部に酢化層１０６の存在するｐ型巣結晶シリコン層に
図示しないレジストパターンをマスクとして例えばリン
を加速電圧２００ ｋｅｙ、ドース量５ＸＩＯｃｍ の
条件でイオン注入し、例えば１１００℃で熱処理してｐ
型巣結晶シリコン層からなるｐ型素子領域１１２及びｎ
型に変換された単結晶シリコン領域からなるｎ型素子領
域（ｎ−ウェル）１１３を形成した（第２図（１）図示
）。
１ノを処理した。この時、第２図（）ｌ）に示す如く単
結晶シリコン層１０９の凹部に堆積されたプラズマ窒化
膜部分は、他の平坦な同シリコン層１０９上のプラズマ
窒化膜部分に比べて、エツチングレートが遅くなシ、同
単結晶シリコン層１０９の四部のみにプラズマ窒化膜１
１１′が残存した。ひきつづき、残存プラズマ窒化膜１
１１′と単結晶シリコン層１０９を同時にエツチングし
、素子分離領域１０４で分離された島状基板領域１０５
１．１０５２のみＶｎｎクシ１コン層外剪ん貞ぜ奇移、
下部に酢化層１０６の存在するｐ型巣結晶シリコン層に
図示しないレジストパターンをマスクとして例えばリン
を加速電圧２００ ｋｅｙ、ドース量５ＸＩＯｃｍ の
条件でイオン注入し、例えば１１００℃で熱処理してｐ
型巣結晶シリコン層からなるｐ型素子領域１１２及びｎ
型に変換された単結晶シリコン領域からなるｎ型素子領
域（ｎ−ウェル）１１３を形成した（第２図（１）図示
）。
（ψ 次いで、ｐ型、ｎ型の素子領域１１２゜１１３を
熱酸化して厚さ４００Ｘの酸化膜を成長させ、更に全面
に燐ドープ多結晶シリコン膜を堆積し、これをパクーニ
ングして各素子領域１１２．１１３上にダート電極１１
４ ｉ ＋ １１４２を選択的に形成した後、これらｒ
−ト電極１１４１ ．１１４２ｆマスクとして酸化膜を
エツチングしてｒ−ト酸化膜１１５！ 、１１５゜を形
成した。つづいて、ｐ型素子領域１１２に砒素を、ｎ型
素子領域１１３にピロンを、夫々イオン注入し、熱処理
してｎ１型のソース、ドレイン領域１１６１ ．１１７
１、ｐ＋型のソース、ドレイン領域１１６２．１１７２
を形成した。
熱酸化して厚さ４００Ｘの酸化膜を成長させ、更に全面
に燐ドープ多結晶シリコン膜を堆積し、これをパクーニ
ングして各素子領域１１２．１１３上にダート電極１１
４ ｉ ＋ １１４２を選択的に形成した後、これらｒ
−ト電極１１４１ ．１１４２ｆマスクとして酸化膜を
エツチングしてｒ−ト酸化膜１１５！ 、１１５゜を形
成した。つづいて、ｐ型素子領域１１２に砒素を、ｎ型
素子領域１１３にピロンを、夫々イオン注入し、熱処理
してｎ１型のソース、ドレイン領域１１６１ ．１１７
１、ｐ＋型のソース、ドレイン領域１１６２．１１７２
を形成した。
その後、全面にｃｖｎ−ｓｔｏ２膜１１８を堆積し、コ
ンタクトホール１１９！〜１１９４を開孔した後、Ａｔ
膜の蒸着、ノ臂ターニングによシＡｔ配線１２０〜１２
３を形成して０ＭＯ８を製造した（第２図り）図示）。
ンタクトホール１１９！〜１１９４を開孔した後、Ａｔ
膜の蒸着、ノ臂ターニングによシＡｔ配線１２０〜１２
３を形成して０ＭＯ８を製造した（第２図り）図示）。
しかして、本発明の０ＭＯ８は第２図゛す）に示す如く
ｐ型シリコン基板１０１上に素子分離領域１０４を設け
、かつこの素子分離領域１０４に分離された島状・の基
板領域１０５１．１０５２に夫々単結晶シリコン層から
なるｐ型素子領域（ｎチャンネルＴｒ領域）１１２、ｎ
型素子領域（ｐチャンネルＴｒ領域）１１３を設けると
共に、基板１０ノとｎ型素子領域１１３の界面全体に薄
い酸化Ｒ１０６を介在させ、更にｎ型素子領域１１Ｂの
酸化層１０６との界面にｎ１型単結晶シリコン層１１０
を設けた構造になっている。
ｐ型シリコン基板１０１上に素子分離領域１０４を設け
、かつこの素子分離領域１０４に分離された島状・の基
板領域１０５１．１０５２に夫々単結晶シリコン層から
なるｐ型素子領域（ｎチャンネルＴｒ領域）１１２、ｎ
型素子領域（ｐチャンネルＴｒ領域）１１３を設けると
共に、基板１０ノとｎ型素子領域１１３の界面全体に薄
い酸化Ｒ１０６を介在させ、更にｎ型素子領域１１Ｂの
酸化層１０６との界面にｎ１型単結晶シリコン層１１０
を設けた構造になっている。
このため、ｎチャンネルＴｒとｐチャンネルＴｒは薄い
酸化層１０６で絶縁されるので、寄生トランジスタが形
成されず、これによるラッチアップ現象のない良好な素
子特性を有する０ＭＯ８を得ることができる。また、素
子分離領域１０４とｐ型、ｎ型の素子領域Ｊ １２ 、
１１ 、？との表面が同一レベルとなシ平坦化できる。
酸化層１０６で絶縁されるので、寄生トランジスタが形
成されず、これによるラッチアップ現象のない良好な素
子特性を有する０ＭＯ８を得ることができる。また、素
子分離領域１０４とｐ型、ｎ型の素子領域Ｊ １２ 、
１１ 、？との表面が同一レベルとなシ平坦化できる。
更に、ウェルになるｎ型素子領域１１３の下部にｎ＋型
単結晶シリコン層１１０が存在するため、ｎ−ウェル１
１３の抵抗（ρｇ −２ｋＱｌｏ）が低くなり、ｎウェ
ル１１３の電位が基板電流による電圧降下によって局所
的に変動するのを防止することができる。更にウェルと
なるｎ型素子領域１１３は素子分離領域１０４間の幅で
決まり、横方向への拡散は阻止される。したがって、上
記ラッチアップ現象の防止、素子領域の平坦化、ウェル
領域の電位の変動防止、及びウェル領域の横方向拡散の
阻止によυ高性能、高集積度、高信頼性の相補屋半導体
装置を得ることができる。
単結晶シリコン層１１０が存在するため、ｎ−ウェル１
１３の抵抗（ρｇ −２ｋＱｌｏ）が低くなり、ｎウェ
ル１１３の電位が基板電流による電圧降下によって局所
的に変動するのを防止することができる。更にウェルと
なるｎ型素子領域１１３は素子分離領域１０４間の幅で
決まり、横方向への拡散は阻止される。したがって、上
記ラッチアップ現象の防止、素子領域の平坦化、ウェル
領域の電位の変動防止、及びウェル領域の横方向拡散の
阻止によυ高性能、高集積度、高信頼性の相補屋半導体
装置を得ることができる。
一方、本発明方法によれば第２図ｆｉ）に示す如く素子
分離領域１０４で分離された島状の基板領域に該素子分
離領域表面と略同しくルのｐ型、ｎ型の単結晶シリコン
からなる素子領域１１２゜１１３を形成できる。このた
め、前記〔ｖ〕工程において、酸化膜成長、燐ドープ多
結晶シリコン膜の堆積後、レジスト膜塗布、写真蝕刻に
際して、素子分離領域１０４の端部でレソスト残）が生
じるのを回避でき、これによって寸法精度が良好なレジ
ストノ９クーンの形成が可能となシ、ひいては高精度の
ダート電極１１４□ 。
分離領域１０４で分離された島状の基板領域に該素子分
離領域表面と略同しくルのｐ型、ｎ型の単結晶シリコン
からなる素子領域１１２゜１１３を形成できる。このた
め、前記〔ｖ〕工程において、酸化膜成長、燐ドープ多
結晶シリコン膜の堆積後、レジスト膜塗布、写真蝕刻に
際して、素子分離領域１０４の端部でレソスト残）が生
じるのを回避でき、これによって寸法精度が良好なレジ
ストノ９クーンの形成が可能となシ、ひいては高精度の
ダート電極１１４□ 。
１１４２を形成できる。しかも、同〔ｖ〕工程において
Ａｔ配線を形成する際、素子分離領域１０４端部で各Ａ
ｔ配線１２０〜１２３が断切れするのを防止できる。
Ａｔ配線を形成する際、素子分離領域１０４端部で各Ａ
ｔ配線１２０〜１２３が断切れするのを防止できる。
更に、素子分離領域１０４の形成工程において、選択酸
化法のようなパーズーーりの発生はないため、素子分離
領域１θ４の微細化、ひいては素子領域１１２，１１３
の寸法縮小を抑制でき、高集積度のＣＭｏ５を製造でき
る。その他、素子領域１１２，１１３にホワイトリボン
が生成されるのを防止できるため、素子特性の優れたｃ
ｒｖｔｏｓを得ることができる。
化法のようなパーズーーりの発生はないため、素子分離
領域１θ４の微細化、ひいては素子領域１１２，１１３
の寸法縮小を抑制でき、高集積度のＣＭｏ５を製造でき
る。その他、素子領域１１２，１１３にホワイトリボン
が生成されるのを防止できるため、素子特性の優れたｃ
ｒｖｔｏｓを得ることができる。
更に、ｎ−ウェルとしてのｎ型素子領域１１３の形成に
際し、高温長時間の熱処理を施さないため翫ウェハの”
ソリ″、結晶欠陥等の発生を防止でき、素子特性の優れ
た０ＭＯ８を得ることができる。
際し、高温長時間の熱処理を施さないため翫ウェハの”
ソリ″、結晶欠陥等の発生を防止でき、素子特性の優れ
た０ＭＯ８を得ることができる。
なお、上記実施例では絶縁膜として酸化膜を用いたが、
これ忙限定されない。例えばＣＶＤ−８１ｏ２膜、Ｓｉ
３Ｎ４膜、Ａｔ２０５ ＦＩ３等ＩＴｌいても、！：い
。
これ忙限定されない。例えばＣＶＤ−８１ｏ２膜、Ｓｉ
３Ｎ４膜、Ａｔ２０５ ＦＩ３等ＩＴｌいても、！：い
。
上記実施例では非単結晶シリコンとして多結晶シリコン
を用いたが、これに代えて非結晶シリコン、或いはエピ
タキシャル成長にょ多形成された単結晶シリコン層を用
いてもよい。
を用いたが、これに代えて非結晶シリコン、或いはエピ
タキシャル成長にょ多形成された単結晶シリコン層を用
いてもよい。
上記実施例では多結晶シリコンの単結晶化をレーザービ
ームを用いて行なったが、これ処代えて電子ビーム或い
はイオンビームにより単結晶化してもよい。
ームを用いて行なったが、これ処代えて電子ビーム或い
はイオンビームにより単結晶化してもよい。
上記実施例では多結晶シリコン層をレーデ−ビームによ
ル単結晶化した後、素子分離領域上の単結晶シリコン層
をエツチングしたが、先に素子分離領域上の多結晶シリ
コン層をエッチバックして島状素子領域に多結晶シリコ
ン層を残し、この後レーザービームを照射して単結晶化
してもよい。また、エッチバック工程においてプラズマ
窒化膜に代えてレジスト膜、ポリイミド°樹脂膜を用い
てもよい。
ル単結晶化した後、素子分離領域上の単結晶シリコン層
をエツチングしたが、先に素子分離領域上の多結晶シリ
コン層をエッチバックして島状素子領域に多結晶シリコ
ン層を残し、この後レーザービームを照射して単結晶化
してもよい。また、エッチバック工程においてプラズマ
窒化膜に代えてレジスト膜、ポリイミド°樹脂膜を用い
てもよい。
上記実施例ではｐ型多結晶シリコン薄層やｐ型巣結晶シ
リコン層をｎ”２Ｊ、ｎ型に変換する手段としてイオン
注入法を採用したが、これに限らずＰＳＧ膜やＡｓ５Ｇ
膜を拡散源とする方法、或いは燐拡散法等を採用しても
よい。
リコン層をｎ”２Ｊ、ｎ型に変換する手段としてイオン
注入法を採用したが、これに限らずＰＳＧ膜やＡｓ５Ｇ
膜を拡散源とする方法、或いは燐拡散法等を採用しても
よい。
上記実施例ではｎ型素子領域の下部のみにｎ型単結晶シ
リコン層を設けたが、第３図に示す如＜、ｐ型素子領域
１１２下部にもｆ型巣結晶シリコン層１２４を設けても
よ込。この場合、不純物源として？ロンを用いればよい
。このような第３図に示す構成にすれば、両方の素子領
域１１２，１１３にｎ増、ｐ１型の単結晶シリコン層（
不純物層）が形成されるため、フィールド反転防止層の
形成を省略できる。
リコン層を設けたが、第３図に示す如＜、ｐ型素子領域
１１２下部にもｆ型巣結晶シリコン層１２４を設けても
よ込。この場合、不純物源として？ロンを用いればよい
。このような第３図に示す構成にすれば、両方の素子領
域１１２，１１３にｎ増、ｐ１型の単結晶シリコン層（
不純物層）が形成されるため、フィールド反転防止層の
形成を省略できる。
上記実施例では少女くと１０合９２つの領域に形成した
素子領域のうちの一方の素子領域と基板の界面全体に酸
化層を介在させたが、該界面の一部に酸化層等の薄い絶
縁層を介在させてもよい。このように部分的に介在させ
る場合、隣シ合う他方の素子領域側に近い界面部分に絶
縁層を配置することが望ましい。
素子領域のうちの一方の素子領域と基板の界面全体に酸
化層を介在させたが、該界面の一部に酸化層等の薄い絶
縁層を介在させてもよい。このように部分的に介在させ
る場合、隣シ合う他方の素子領域側に近い界面部分に絶
縁層を配置することが望ましい。
上記実施例ではｐ型シリコン基板を用いたが、ｈＴｉシ
リコン基板、或いはＳＯ８（５ｉｌｉｃｏｎ ０ｎＳａ
ｐｐｈｉｖｅ ）を用いてもよい。
リコン基板、或いはＳＯ８（５ｉｌｉｃｏｎ ０ｎＳａ
ｐｐｈｉｖｅ ）を用いてもよい。
以上詳述した如く、本発明によればラッチアップの防止
、動作マーノンの改善及び素子の微細化がなされた高性
能、高信頼性、高集積度の相補１ＭＯ８半導体装置、並
びにかかる半導体装置を簡単な工程で量産的に製造し得
る方法を提供できる。
、動作マーノンの改善及び素子の微細化がなされた高性
能、高信頼性、高集積度の相補１ＭＯ８半導体装置、並
びにかかる半導体装置を簡単な工程で量産的に製造し得
る方法を提供できる。
【図面の簡単な説明】
第１図（ａ）〜（ｈ）は従来の０ＭＯ８の製造工程を示
す断面図、第２図（ａ）〜ｆｊ）は本発明の実施例にお
ける０ＭＯ８の製造工程を示す断面図、第３図は本発明
の他の実施例を示す断面図である。 １０１・・・ｐ型シリコン基板、１ｏ４・・・素子分離
領域、１０５１．１０５２・・・島状基板領域、１０６
・・・薄い酸化層、１１ｏ・・・訝型単結晶シリコン層
、１１２・・・ｐ型素子領域、１１３・・・ｎ型素子領
域、１１４１ 、１１４２−ｐ−）電極、１１６１．１
１６２・・・ソース領域、１１７１゜１１７２・・・ド
レイン領域、１２０〜１２ｇ・・・Ａｔ配線、１２４・
・・ｐ１型単結晶シリコン層。 出願人代理人 弁理土鈴 江 武 彦 第１図 １１１１１１１１１１１１ 第１図 第１図 第２図 第２図 第２図
す断面図、第２図（ａ）〜ｆｊ）は本発明の実施例にお
ける０ＭＯ８の製造工程を示す断面図、第３図は本発明
の他の実施例を示す断面図である。 １０１・・・ｐ型シリコン基板、１ｏ４・・・素子分離
領域、１０５１．１０５２・・・島状基板領域、１０６
・・・薄い酸化層、１１ｏ・・・訝型単結晶シリコン層
、１１２・・・ｐ型素子領域、１１３・・・ｎ型素子領
域、１１４１ 、１１４２−ｐ−）電極、１１６１．１
１６２・・・ソース領域、１１７１゜１１７２・・・ド
レイン領域、１２０〜１２ｇ・・・Ａｔ配線、１２４・
・・ｐ１型単結晶シリコン層。 出願人代理人 弁理土鈴 江 武 彦 第１図 １１１１１１１１１１１１ 第１図 第１図 第２図 第２図 第２図
Claims (5)
- （１）第１導電型の半導体基板と、この基板上に設けら
れた絶縁材料からなる素子分離領域と、この素子分離領
域によ）分離された複数の島状基板領域の少なくとも隣
シ合５２つの領域に夫夫設けられた第１導電型、第２導
電型の単結晶半導体層からなる素子領域とを具備し、前
記素子領域のうちの少なくとも一方の基板との界面に該
素子領域とは同一導電型でＩ Ｘ １０１６／ｃｍ３以
上の濃度をもつ不純物層を設け、かつ前記素子領域のう
ちのｂずれか一方の基板との界面の一部もしくは全部に
絶縁層を介在せしめたことを特徴とする相補型ＭＯ８半
導体装置。 - （２） 第１導電型、第２導電型の素子領域の濃度がＩ
Ｘ １０１６／ｃａｒ’未満であることを特徴とする
特許請求の範囲第１項記載の相補型ＭＯ８半導体装置。 - （３）第１導電型、第２導電型の素子領域の表面が素子
分離領域の表面とほぼ四レベルであることを特徴とする
特許請求の範囲第１項記載の相補型ＭＯ８半導体装置。 - （４）第１導電型の半導体基板上に素子分離領域となる
絶縁膜を形成する工程と、この絶縁膜を選択的にエツチ
ング除去して基板上に素子分離領域を形成する工程と、
この素子分離領域により分離された複数の島状基板領域
のうちの少なくとも隣シ合う２つの領域の一方に前記素
子分離領域よシ充分に薄い絶縁層を一部もしくは全部に
形成する工程と、全面に前記素子分１ｆ領域に比べて充
分薄い非単結晶’１１３ ＩＮ 、形成する工程と、前
記島状基板領域に埋込まれた非単結晶半導体薄層のうち
の少なくとも１つに第１導電型又は第２導電型の不純物
をドーピングして濃度がｌＸｌ０１６，４３以上の不純
物層を形成する工程と、再び、全面に前記島状基板領域
が埋まるように非単結晶半導体層を形成する工程と、非
単を照射して単結晶化する工程と、素子分離領域上の単
結晶半導体層をエツチング除去した後、絶縁層が設けら
れた島状基板領域及びこれと隣接する島状基板領域に残
存した単結晶半導体層に第１導電型又は第２導電型の不
純物を少なくとも前記不純物層が形成された単結晶半導
体層に対しては該不純物層と同一導電型となるよりにド
ーピングして隣）合５２つの島状領域に第１導電型、第
２導電型の素子領域を形成する工程とを具備したことを
特徴とする相補型ＭＯ８半導体装置の製造方法。 - （５） 素子分離領域上の単結晶半導体層のエツチング
を、エッチパック法によシ行なうことを特徴とする特許
請求の範囲第４項記載の相補型ＭＯ８半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138803A JPS6030169A (ja) | 1983-07-29 | 1983-07-29 | 相補型ｍｏｓ半導体装置及びその製造方法 |
| DE8484108241T DE3478170D1 (en) | 1983-07-15 | 1984-07-13 | A c-mos device and process for manufacturing the same |
| EP84108241A EP0134504B1 (en) | 1983-07-15 | 1984-07-13 | A c-mos device and process for manufacturing the same |
| US07/478,044 US5079183A (en) | 1983-07-15 | 1989-01-06 | C-mos device and a process for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138803A JPS6030169A (ja) | 1983-07-29 | 1983-07-29 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030169A true JPS6030169A (ja) | 1985-02-15 |
Family
ID=15230595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138803A Pending JPS6030169A (ja) | 1983-07-15 | 1983-07-29 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002370876A (ja) * | 2001-06-12 | 2002-12-24 | May Ushiyama Gakuen | エレベータ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55111171A (en) * | 1979-02-20 | 1980-08-27 | Mitsubishi Electric Corp | Field-effect semiconductor device |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5840852A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
-
1983
- 1983-07-29 JP JP58138803A patent/JPS6030169A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55111171A (en) * | 1979-02-20 | 1980-08-27 | Mitsubishi Electric Corp | Field-effect semiconductor device |
| JPS5840851A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS5840852A (ja) * | 1981-09-03 | 1983-03-09 | Toshiba Corp | 相補型ｍｏｓ半導体装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002370876A (ja) * | 2001-06-12 | 2002-12-24 | May Ushiyama Gakuen | エレベータ |
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