JP2021166253A - 半導体装置 - Google Patents

Abstract

【課題】ｐｎ接合ダイオードのアノード配線にサージが流入した場合であっても、パッシベーション膜における絶縁破壊が発生しないようにすることができる半導体装置を提供する。
【解決手段】半導体装置１は、保護素子、第１分離領域３Ａ、及び第２分離領域３Ｂを備える。保護素子はｐｎ接合ダイオードを含んで構成される。第１分離領域３Ａは、活性層２２をｐｎ接合ダイオードが配置される第１活性層領域１１とｐｎ接合ダイオードが配置されない第２活性層領域１２に電気的に分離する。第２分離領域３Ｂは、第２活性層領域１２を、第１分離領域３Ａを介して第１活性層領域１１に隣接する第３活性層領域１２Ａと、第１活性層領域１１とは隣接せずに第３活性層領域１２Ａに隣接する第４活性層領域１２Ｂに分離する。その上で、第１分離領域３Ａ及び第３活性層領域１２Ａの電位を不定電位とし、支持基板２０及び第４活性層領域１２Ｂの電位を接地電位に設定する。
【選択図】図１

Description

本発明は、半導体装置に関し、特に保護素子を備えた半導体装置に適用される有効な技術に関する。

特許文献１には、トレンチ分離構造を有するｐ型ＳＯＩ(Silicon On Insulator)基板に形成されたｐｎ接合ダイオードが開示されている。

ｐ型ＳＯＩ基板は、下層から順に支持基板、埋込み酸化膜、ｐ型活性層、絶縁層として機能するパッシベーション膜、及び配線層を積層することで構成され、ｐ型活性層にｐｎ接合ダイオードが形成されている。

こうしたｐ型ＳＯＩ基板では支持基板と、トレンチと、トレンチによって分離された、ｐｎ接合が形成されるｐ型活性層領域に隣接する隣接領域とを接地電位に設定し、ｐｎ接合面に生じる空乏層の広がりを制御してｐｎ接合ダイオードの耐圧を向上させている。

しかしながら、配線層に位置するｐｎ接合ダイオードのアノード配線にサージが流入すると、パッシベーション膜を介して積層されるアノード配線と隣接領域の電位差がパッシベーション膜の絶縁耐圧を超え、パッシベーション膜の絶縁破壊が発生することがある。

特開２０２０−１３９０２号公報

本発明は、上記事実を考慮し、ｐｎ接合ダイオードのアノード配線にサージが流入した場合であっても、パッシベーション膜における絶縁破壊が発生しないようにすることができる半導体装置を提供する。

本発明の第１態様に係る半導体装置は、支持基板上に絶縁層を介して活性層が形成された基板の活性層に配置され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される保護素子と、ｐｎ接合ダイオードを分離するように活性層に配置され、活性層をｐｎ接合ダイオードが配置される第１活性層領域とｐｎ接合ダイオードが配置されない第２活性層領域に電気的に分離する第１分離領域と、第２活性層領域を、第１分離領域を介して第１活性層領域に隣接する第３活性層領域と、第１活性層領域とは隣接せずに第３活性層領域に隣接する第４活性層領域に分離する第２分離領域と、を備え、第１分離領域及び第３活性層領域の電位を不定電位とし、支持基板及び第４活性層領域の電位を接地電位とする。

第１態様に係る半導体装置によれば、第１分離領域及び第３活性層領域の電位が不定電位に設定されるため、アノード領域と接続されるアノード配線にサージが流入したとしても、電界効果によって第１分離領域及び第３活性層領域の電位がサージ電圧に追従する。したがって、アノード配線と第１分離領域及び第３活性層領域との電位差が、第１分離領域及び第３活性層領域の電位を接地電位に設定した場合よりも低く抑えられる。結果として、アノード配線と第１分離領域及び第３活性層領域との電位差による絶縁破壊の発生を抑制することができる。また、支持基板及び第４活性層領域の電位は接地電位に設定される。したがって、サージがアノード配線に流入していない通常の状態では、第１分離領域の電位及び第３活性層領域の電位がカップリング効果によって共に接地電位となるように誘導されるため、ｐｎ接合ダイオードの電気的特性が維持される。

第２態様の半導体装置では、第２分離領域を、アノード領域と電気的に接続されるアノード配線が第４活性層領域の上層まで延伸しない位置に配置する。

第２態様に係る半導体装置によれば、第４活性層領域の上層にアノード配線が積層されないような位置に第２分離領域が配置される。したがって、第４活性層領域の上層にも積層されているアノード配線にサージが流入した場合よりも、サージが第４活性層領域に形成される素子に与える影響を低減することができる。

第３態様の半導体装置では、第２分離領域を、第１活性層領域の上層から第３活性層領域の上層に延伸するアノード配線の延伸方向に沿って、アノード配線から２０μｍ以上離れた位置に配置する。

第３態様に係る半導体装置によれば、第２分離領域をアノード配線に近づける程、１枚のＳＯＩ基板に、より多くの素子を形成することが可能になるが、あえてアノード配線から２０μｍ以上離れた位置に第２分離領域を配置する。第２分離領域をアノード配線に近づけ過ぎると、アノード配線にサージが流入した場合、第３活性層領域と第４活性層領域の電位差が第２分離領域の絶縁耐圧を超え、第２分離領域の絶縁破壊を引き起こすことがある。しかしながら、アノード配線から２０μｍ以上離れた位置に第２分離領域を配置することで、アノード配線にサージが流入した場合であっても、パッシベーション膜に加え、第２分離領域の絶縁破壊を抑制することができるようになる。

第４態様の半導体装置では、アノード配線の配線パターンの角が鈍角になるように形成する。

アノード配線にサージが流入した場合、アノード配線の角の電界密度はアノード配線の他の部分の電界密度に比べて高くなる。すなわち、アノード配線の配線パターンの角を鈍角にすることで、アノード配線の配線パターンの角に生じる電界密度が、９０度以下の角度で構成される配線パターンの角に生じる電界密度より低くなる。したがって、第４態様に係る半導体装置によれば、アノード配線の配線パターンに９０度以下の角度で構成される角が存在する場合と比較して、サージの流入によるアノード配線とアノード配線の直下に位置する第３活性層領域との電位差を低減することができる。

本発明によれば、ｐｎ接合ダイオードのアノード配線にサージが流入した場合であっても、パッシベーション膜における絶縁破壊が発生しないようにすることができる半導体装置を提供することができる。

本発明の形態に係る半導体装置の要部構成例を概略的に示す断面構造図である。 半導体装置のアノード配線にサージ電圧を印加した場合の半導体装置における電位分布の一例を示す図である。 半導体装置のアノード配線にサージ電圧を印加した場合の半導体装置における２地点間の電位差の変化例を示すグラフである。 アノード配線の端部からの距離を変化させた場合における第２電位差の変化例を示すグラフである。

以下、本実施の形態について図１〜図４を参照しながら説明する。なお、同じ構成要素には全図面を通して同じ符号を付与し、重複する説明を省略する。

図１は、本実施の形態に係る半導体装置１をＸ軸方向（厚さ方向という）に切断した場合の断面構造図の一例を示す図である。図１に示す断面構造図では、半導体装置１の要部構成例を概略的に示している。

半導体装置１は基板（半導体ペレット又は半導体チップ）２を主体に構成されている。基板２にはＳＯＩ基板が使用されている。すなわち、基板２は、導電性を有する支持基板２０と、支持基板２０上に形成された絶縁層２１と、絶縁層２１上に形成された活性層２２とを順次積層した構造を有する。

支持基板２０は、例えばシリコン単結晶基板により形成され、低不純物密度のｐ型に設定されている。なお、支持基板２０は、中不純物密度又は高不純物密度のｐ型に設定されてもよく、又はｎ型に設定されてもよい。

絶縁層２１は、埋込み酸化膜（BOX：Buried Oxide）として形成され、具体的にはシリコン酸化膜により形成される。絶縁層２１は、例えばイオン注入法を用いて支持基板２０の内部に酸素を注入し、支持基板２０内部のシリコンを部分的に酸化させることにより形成される。

活性層２２は、例えば支持基板２０と同様にシリコン単結晶層により形成され、低不純物密度のｐ型に設定されている。活性層２２は、支持基板２０の表面層の一部を用いて形成され、絶縁層２１が形成されることによってこの絶縁層２１を境として支持基板２０と電気的に分離される。

活性層２２には、例えばダイオードを含む複数の素子が形成される。具体的には、活性層２２にｎ型半導体領域４を形成し、アノード領域としての活性層２２と、カソード領域としてのｎ型半導体領域４とのｐｎ接合部によって、保護素子として機能するｐｎ接合ダイオードが形成される。

ｎ型半導体領域４は、活性層２２の表面から内部へｎ型不純物をイオン注入法又は固相拡散法を用いて導入し、ｎ型不純物を活性化することにより形成される。ｎ型半導体領域４の不純物密度は活性層２２の不純物密度よりも高く設定される。また、ｎ型半導体領域４における活性層２２とのｐｎ接合深さは、厚さ方向における活性層２２の長さ、すなわち、活性層２２の厚さよりも浅く設定される。

また、アノード領域としての活性層２２の表面には、活性層２２と同一導電型のコンタクト領域として使用されるｐ型半導体領域５が形成される。ｐ型半導体領域５はｎ型半導体領域４の不純物密度よりも高い不純物密度に設定される。また、ｐ型半導体領域５の深さは、例えばｎ型半導体領域４のｐｎ接合深さよりも浅く設定される。活性層２２にｐ型半導体領域５が形成されることにより、アノード領域としての活性層２２と、活性層２２に電気的に接続される配線との接触抵抗を小さくすることができる。このようにｐ型半導体領域５は、配線と活性層２２を接続する領域であることから、以降では、ｐ型半導体領域５のことを活性層２２と区別するため「コンタクト領域５」と記載する。

このように活性層２２にはダイオードのような素子が複数形成される。したがって、異なる素子間に作用する電気的な影響を排除するため、各々の素子を分離する分離領域３が活性層２２に形成される。図１に示す半導体装置１の例では、活性層２２に第１分離領域３Ａ、第２分離領域３Ｂ、及び第３分離領域３Ｃが形成されている。以降では、各々の分離領域３を区別して説明する場合には第１分離領域３Ａ、第２分離領域３Ｂ、及び第３分離領域３Ｃと記載し、各々の分離領域３を区別せずに説明する場合には、単に「分離領域３」と記載する。

図１に示す半導体装置１において、活性層２２とｎ型半導体領域４のｐｎ接合部によって形成されるダイオードを含むように、第１分離領域３Ａと第３分離領域３Ｃによって囲まれた活性層２２の領域を第１活性層領域１１という。

第１分離領域３Ａを介して第１活性層領域１１に隣接する活性層２２の領域である第２活性層領域１２は、第２分離領域３Ｂによって更に第３活性層領域１２Ａと第４活性層領域１２Ｂに分離される。すなわち、第３活性層領域１２Ａは、第１分離領域３Ａと第２分離領域３Ｂによって囲まれた活性層２２の領域であって、第１分離領域３Ａを介して第１活性層領域１１に隣接している。また、第４活性層領域１２Ｂは、第１活性層領域１１とは隣接せずに、第２分離領域３Ｂを介して第３活性層領域１２Ａに隣接する活性層２２の領域である。

分離領域３は、トレンチ３０と、絶縁体３１と、導電体３２を含んで構成され、いわゆるトレンチアイソレーション構造を有する。すなわち、分離領域３は、半導体装置１の厚さ方向に沿って、活性層２２の表面から絶縁層２１の表面に向かって活性層２２を分離するように形成される。

トレンチ３０は、半導体装置１の厚さ方向の長さに対して、Ｙ軸方向（幅方向という）の長さが短くなるように設定されている。すなわち、トレンチ３０を有する分離領域３が採用されると、活性層２２の表面上における分離領域３の占有面積が小さくなるので、半導体装置１の集積度を向上させることができる。トレンチ３０は、半導体装置１の製造プロセスにおいて、例えばリアクティブイオンエッチング（RIE）等の異方性エッチングを用いて形成される。

絶縁体３１はトレンチ３０の側壁に配置される。絶縁体３１は例えばシリコン酸化膜により形成され、シリコン酸化膜は例えば化学的気相析出（CVD）法を用いて形成される。

導電体３２は、トレンチ３０内部に絶縁体３１を介して埋設される。導電体３２として、例えばシリコン多結晶膜が使用される。シリコン多結晶膜には不純物が導入され、シリコン多結晶膜が低抵抗値になるように調整されている。

上記のように構成された活性層２２の上にはパッシベーション膜１０が積層される。パッシベーション膜１０は、例えばシリコン酸化膜若しくはシリコン窒化膜の単層、又はそれらを積層した複合膜により形成される。

また、パッシベーション膜１０上には配線層７が積層される。一例として、配線層７には単層配線構造が用いられるが２層以上の配線構造を用いてもよい。配線層７には、例えば、銅（Cu）、シリコン（Si）が添加されたアルミニウム合金膜が使用される。

配線層７には、例えばｎ型半導体領域４と接続されるカソード配線７Ａと、コンタクト領域５と接続されるアノード配線７Ｂと、第１活性層領域１１に形成されたダイオードとは異なる他の素子等に接続される配線である外部配線７Ｃが形成される。

カソード配線７Ａの一方の端部は、パッシベーション膜１０の厚さ方向に貫通して形成された接続孔１３Ａを通してｎ型半導体領域４に電気的に接続される。カソード配線７Ａの他方の端部は第１活性層領域１１の上層を、パッシベーション膜１０を介して延伸し、第３分離領域３Ｃの上層を跨いで図示しない内部回路に接続される。領域の上層とは、当該領域の上に積層されている層であって、その範囲が下層に位置する領域の範囲に制限されたものである。

また、アノード配線７Ｂの一方の端部は、接続孔１３Ｂを通してコンタクト領域５に電気的に接続され、コンタクト領域５を通じて第１活性層領域１１に電気的に接続される。アノード配線７Ｂの他方の端部Ｋ１は第１活性層領域１１の上層を、パッシベーション膜１０を介して延伸し、第１分離領域３Ａの上層を跨いで第３活性層領域１２Ａの上層に到達する。

このように第１分離領域３Ａは、アノード配線７Ｂの端部Ｋ１が第１活性層領域１１の上層からはみ出して第３活性層領域１２Ａの上層に到達するような位置に配置される。また、第２分離領域３Ｂは、第１活性層領域１１に形成されるダイオードと他の素子等が形成される外部領域の境界に設けられる。具体的には、他の素子が形成される第４活性層領域１２Ｂの上層までアノード配線７Ｂの端部Ｋ１が延伸しないような位置に第２分離領域３Ｂが配置される。したがって、第１分離領域３Ａと第２分離領域３Ｂによって囲まれる第３活性層領域１２Ａには、何れの素子も形成されていないことになる。

なお、外部配線７Ｃの一端は、接続孔１３Ｃを通して第４活性層領域１２Ｂに電気的に接続されている。

（本実施の形態の作用及び効果）
上述したような構成を有する半導体装置１において、第１分離領域３Ａにおける導電体３２の電位、及び第３活性層領域１２Ａの電位を不定電位とし、支持基板２０及び第４活性層領域１２Ｂの電位を接地電位に設定する。不定電位とは、強制的に何れかの電位となるように設定されていない状態での電位である。なお、以降では、第１分離領域３Ａにおける導電体３２の電位のことを、単に「第１分離領域３Ａの電位」ということにする。

こうした電位設定を行った半導体装置１のアノード配線７Ｂにサージが流入した場合、パッシベーション膜１０を介してアノード配線７Ｂと活性層２２との間に電位差が生じることになる。この電位差（「サージ流入電位差」という）がパッシベーション膜１０の絶縁耐圧を超えると、パッシベーション膜１０で絶縁破壊が発生することになる。しかしながら、アノード配線７Ｂとパッシベーション膜１０を介して接する第１分離領域３Ａの電位、及び第３活性層領域１２Ａの電位は不定電位に設定されているため、アノード配線７Ｂにサージが流入したとしても、電界効果によって各々の電位がサージ電圧に追従することになる。

従来は、半導体装置１に第２分離領域３Ｂを配置していなかったため、活性層２２には第１活性層領域１１と第２活性層領域１２のみが存在し、第１分離領域３Ａの電位、及び第３活性層領域１２Ａを含む第２活性層領域１２の電位を共に接地電位に設定していた。したがって、本実施の形態に係る半導体装置１では、第１分離領域３Ａの電位及び第２活性層領域１２の電位がそれぞれ接地電位に設定されている場合と比較して、サージ流入電位差が抑制されることになる。

サージの流入によって発生する電界密度はアノード配線７Ｂの角ほど高くなる傾向を示すため、例えば第３活性層領域１２Ａの上層に位置するアノード配線７Ｂの端部Ｋ１には、アノード配線７Ｂの他の部分に比べて高い電圧が印加される。しかしながら、第３活性層領域１２Ａの電位は不定電位であるため、サージの流入に伴って第３活性層領域１２Ａの電位も上昇する。したがって、他の箇所に比べて絶縁破壊を起こしやすいアノード配線７Ｂの端部Ｋ１におけるサージ流入電位差が抑制されることになる。

一方で、第１分離領域３Ａ及び第３活性層領域１２Ａにそれぞれ隣接する支持基板２０及び第４活性層領域１２Ｂの電位は、共に接地電位に設定されている。したがって、サージがアノード配線７Ｂに流入していない通常の状態では、第１分離領域３Ａの電位、及び第３活性層領域１２Ａの電位がカップリング効果によってそれぞれ接地電位となるように誘導されるため、ダイオードの電気的特性が維持されることになる。

（シミュレーション結果）
図２は、図１に示した半導体装置１のアノード配線７Ｂにサージ電圧を印加した場合の半導体装置１における電位分布の一例を示す図である。図２に示す半導体装置１の電位分布は、図１の半導体装置１の幅方向に沿った地点Ｙ１〜地点Ｙ２間の電位分布を示す。

図２において、白色に近い箇所ほど電圧の大きさが高く、黒色に近い箇所ほど電圧の大きさが低いことを表している。なお、アノード配線７Ｂに印加したサージ電圧は負の電圧であるため、電圧の大きさが高いとは、負極方向に電圧の大きさが高いことを表している。また、距離Ｌは、第３活性層領域１２Ａの上層に位置するアノード配線７Ｂの端部Ｋ１の位置を基準とした、半導体装置１の幅方向に沿ったアノード配線７Ｂの端部Ｋ１から第２分離領域３Ｂの中心までの距離を表している。

アノード配線７Ｂにサージ電圧が印加されるため、最も高い電圧の領域がアノード配線７Ｂを中心に分布し、アノード配線７Ｂから離れるにつれて、サージ電圧の流入に伴い印加される電圧が低くなっている様子が図２によって示されている。

図３は、半導体装置１のアノード配線７Ｂにサージ電圧を印加した場合の半導体装置１における２地点間の電位差の変化例を示すグラフである。図３の横軸はアノード配線７Ｂにサージ電圧を印加してからの経過時間を表し、縦軸は電圧を表す。

図３において、波形４０は、アノード配線７Ｂの端部Ｋ１と、アノード配線７Ｂの端部Ｋ１の直下に位置する第３活性層領域１２Ａの表面部分の地点Ｋ２との電位差（「第１電位差」という）の時間変化を表している。波形４１は、第２分離領域３Ｂに隣接し、かつ、第３活性層領域１２Ａの表面部分の地点Ｋ３と、第２分離領域３Ｂに隣接し、かつ、第４活性層領域１２Ｂの表面部分の地点Ｋ４との電位差（「第２電位差」という）の時間変化を表している。波形４２は、アノード配線７Ｂの端部Ｋ１の電位と接地電位（例えば支持基板２０の電位）との電位差の時間変化を表している。閾値４３は、パッシベーション膜１０の絶縁耐圧（−１５００Ｖ）を表し、閾値４４は、第２分離領域３Ｂにおける絶縁体３１の絶縁耐圧（−１０００Ｖ）を表す。

既に説明したように、従来は活性層２２に第２分離領域３Ｂを配置せず、第１分離領域３Ａの電位、及び第２活性層領域１２の電位を共に接地電位に設定していた。したがって、アノード配線７Ｂにサージ電圧が印加された場合のアノード配線７Ｂと、第１分離領域３Ａ及び第２活性層領域１２とのそれぞれの電位差は波形４２で示されるような変化を示す。この場合、波形４２のピーク電圧は閾値４３を超えるため、パッシベーション膜１０の絶縁破壊が発生することになる。

これに対して、本実施の形態に係る半導体装置１では、アノード配線７Ｂにサージ電圧が印加されても、第１電位差のピーク電圧が閾値４３以下に抑制されるため、パッシベーション膜１０の絶縁破壊は発生しないことがわかる。また、第２電位差のピーク電圧についても閾値４４以下に抑制されるため、第２分離領域３Ｂにおける絶縁体３１の絶縁破壊も発生しないことがわかる。

すなわち、第２分離領域３Ｂを設けて第１活性層領域１１と第４活性層領域１２Ｂとの間に不定電位の第３活性層領域１２Ａを設け、第１分離領域３Ａも不定電位に設定することで、パッシベーション膜１０の絶縁破壊が発生しにくい半導体装置１が得られる。

上述したように、サージの流入によって発生する電界密度はアノード配線７Ｂの角ほど高くなる傾向を示すため、アノード配線７Ｂの端部Ｋ１には、アノード配線７Ｂの他の部分に比べて高い電圧が印加される。また、電界密度はアノード配線７Ｂの角が鋭角になるにつれて高くなる。したがって、アノード配線７Ｂとして、角が鈍角になるようカットしたパターン配線を形成した方が、同じ大きさのサージ電圧に対して第１電位差が低く抑えられるようになる。同様の理由から、アノード配線７Ｂの配線パターンの角をできるだけ曲率半径の大きな曲線で形成するようにしてもよい。

なお、図２における距離Ｌが短いほど１枚のＳＯＩ基板に、より多くの素子を形成することができる。しかしながら、アノード配線７Ｂに第２分離領域３Ｂを近づけすぎると、アノード配線７Ｂにサージ電圧が印加された場合、第２分離領域３Ｂにおける絶縁体３１の絶縁破壊が発生することが考えられる。

これに対して、図４は、距離Ｌを変化させた場合における第２電位差のピーク電圧の変化例を示すグラフである。図４によれば、隣り合うピーク電圧の測定値を直線で接続した場合、距離Ｌが２０μｍ未満ではピーク電圧が閾値４４を超え、距離Ｌが２０μｍ以上であればピーク電圧が閾値４４以下に抑えられる傾向があることが確認できる。したがって、第１活性層領域１１の上層から第３活性層領域１２Ａの上層に延伸するアノード配線７Ｂの延伸方向、すなわち、半導体装置１の幅方向に沿って、アノード配線７Ｂの端部Ｋ１から２０μｍ以上離れた位置に第２分離領域３Ｂを配置することが好ましい。

以上、実施の形態を用いて本発明について説明したが、本発明は実施の形態に記載の範囲には限定されない。本発明の要旨を逸脱しない範囲で実施の形態に多様な変更又は改良を加えることができ、当該変更又は改良を加えた形態も本発明の技術的範囲に含まれる。例えば、図１に示すように、ｎ型半導体領域４とコンタクト領域５の間にｎ型の制御用半導体領域６を形成して、制御用半導体領域６によってダイオードにおける空乏層の広がりを制御し、半導体装置１の絶縁耐圧を向上させるようにしてもよい。

１・・・半導体装置、２・・・基板、３・・・分離領域、３Ａ・・・第１分離領域、３Ｂ・・・第２分離領域、３Ｃ・・・第３分離領域、４・・・ｎ型半導体領域、５・・・ｐ型半導体領域（コンタクト領域）、６・・・制御用半導体領域、７・・・配線層、７Ａ・・・カソード配線、７Ｂ・・・アノード配線、７Ｃ・・・外部配線、１０・・・パッシベーション膜、１１・・・第１活性層領域、１２・・・第２活性層領域、１２Ａ・・・第３活性層領域、１２Ｂ・・・第４活性層領域、１３Ａ（１３Ｂ、１３Ｃ）・・・接続孔、２０・・・支持基板、２１・・・絶縁層、２２・・・活性層、３０・・・トレンチ、３１・・・絶縁体、３２・・・導電体、４０・・・第１電位差の波形、４１・・・第２電位差の波形、４２・・・アノード配線の端部の電位と接地電位との電位差の波形、４３・・・閾値（パッシベーション膜の絶縁耐圧）、４４・・・閾値（絶縁体の絶縁耐圧）、Ｋ１・・・アノード配線の端部、Ｋ２・・・アノード配線の端部直下における第３活性層領域の表面地点、Ｋ３・・・第２分離領域に隣接する第３活性層領域の表面地点、Ｋ４・・・第２分離領域に隣接する第４活性層領域の表面地点、Ｌ・・・半導体装置の幅方向に沿ったアノード配線の端部から第２分離領域までの距離

Claims (4)

1. 支持基板上に絶縁層を介して活性層が形成された基板の前記活性層に配置され、アノード領域とカソード領域とのｐｎ接合ダイオードを含んで構成される保護素子と、
   前記ｐｎ接合ダイオードを分離するように前記活性層に配置され、前記活性層を前記ｐｎ接合ダイオードが配置される第１活性層領域と前記ｐｎ接合ダイオードが配置されない第２活性層領域に電気的に分離する第１分離領域と、
   前記第２活性層領域を、前記第１分離領域を介して前記第１活性層領域に隣接する第３活性層領域と、前記第１活性層領域とは隣接せずに前記第３活性層領域に隣接する第４活性層領域に分離する第２分離領域と、
   を備え、
   前記第１分離領域及び前記第３活性層領域の電位を不定電位とし、前記支持基板及び前記第４活性層領域の電位を接地電位とする
   半導体装置。
2. 前記第２分離領域を、前記アノード領域と電気的に接続されるアノード配線が前記第４活性層領域の上層まで延伸しない位置に配置した
   請求項１記載の半導体装置。
3. 前記第２分離領域を、前記第１活性層領域の上層から前記第３活性層領域の上層に延伸する前記アノード配線の延伸方向に沿って、前記アノード配線から２０μｍ以上離れた位置に配置した
   請求項２記載の半導体装置。
4. 前記アノード配線の配線パターンの角が鈍角になるように形成した
   請求項２又は請求項３に記載の半導体装置。

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