JP2014165317A

JP2014165317A - 半導体装置

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Publication number: JP2014165317A
Application number: JP2013034711A
Authority: JP
Inventors: Shumei Sai; 秀明崔
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-02-25
Filing date: 2013-02-25
Publication date: 2014-09-08
Also published as: US20140284757A1; CN104009094A

Abstract

【課題】ダイオードのｐ−ｎ接合の面積を増大させずにＥＳＤ耐量を向上できる半導体装置の提供。
【解決手段】実施形態の半導体装置は、第１導電形の半導体基板１、第２導電形の第１の半導体層２、第１導電形の第２の半導体層３、第２導電形の第３の半導体層４、第１の電極Ａ、及び第２の電極Ｃを備える。第２の半導体層３は、第１の半導体層２の表面から半導体基板１に達し、第１の半導体層２を取り囲む。第３の半導体層４は、第２の半導体層から離間するように、第２の半導体層３に囲まれた第１の半導体層２の表面に選択的に設けられる。半導体基板と第３の半導体層との間の耐圧は、第２の半導体層３と第３の半導体層４との間の耐圧よりも低い。
【選択図】図１

Description

本発明の実施形態は半導体装置に関する。

半導体素子をＥＳＤ（Electro Static Discharge）による破壊から保護するために、半導体素子の入力端子と接地端子との間にＥＳＤ保護ダイオードが用いられる。１チップ内にＥＳＤ保護ダイオードだけを素子として有する半導体装置、または、１チップ内にＥＳＤ保護ダイオードと保護すべき半導体素子とを有する半導体装置が製造されている。ＥＳＤ保護ダイオードのＥＳＤ耐量は、ダイオードのｐ−ｎ接合の面積が広いほど高い。しかしながら、ＥＳＤ耐量を高くするためにダイオードのｐ−ｎ接合の面積を広くするほど、チップの面積が大きくなり、生産コストを増大させてしまう問題点が生じる。

特開２０１１−２２８５７７号公報

ダイオードのｐ−ｎ接合の面積を増大させずにＥＳＤ耐量を向上できる半導体装置を提供する。

本発明の実施形態に係る半導体装置は、第１導電形の半導体基板と、第２導電形の第１の半導体層と、第１導電形の第２の半導体層と、第２導電形の第３の半導体層と、第１の電極と、第２の電極と、を備える。第１の半導体層は、半導体基板上に設けられる。第２の半導体層は、第１の半導体層の表面から半導体基板に達し、第１の半導体層を取り囲む。第３の半導体層は、第２の半導体層から離間するように、第２の半導体層に囲まれた第１の半導体層の表面に選択的に設けられ、第１の半導体層の第２導電形不純物濃度よりも高い第２導電形不純物濃度を有する。第１の電極は、半導体基板に電気的に接続される。第２の電極は、第３の半導体層に電気的に接続される。半導体基板と第３の半導体層との間の耐圧は、第２の半導体層と第３の半導体層との間の耐圧よりも低い。

第１の実施形態に係る半導体装置の断面図。第１の実施形態に係る半導体装置の平面図。第１の実施形態の変形例１に係る半導体装置の平面図。比較例に係る半導体装置の断面図。第１の実施形態の変形例２に係る半導体装置の断面図。第２の実施形態に係る半導体装置の断面図。第３の実施形態に係る半導体装置の断面図。第４の実施形態に係る半導体装置の断面図。

以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｐ形で、第２導電形をｎ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＡｌＧａＮ）などの化合物半導体にも適用可能である。ｎ形の導電形をｎ^＋、ｎ、ｎ⁻で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ、ｐ⁻の順にｐ形不純物濃度が低いものとする。各実施形態に係る半導体装置は、ＥＳＤ保護ダイオードだけを有するまたはＥＳＤ保護ダイオードと他の半導体素子とを有する半導体装置である。説明を簡単にするため、各実施形態では、要部であるＥＳＤ保護ダイオードの部分だけが説明される。

（第１の実施形態）
図１〜図３を用いて、本発明の第１の実施形態に係る半導体装置を説明する。図１は本実施形態に係る半導体装置の断面図である。図２は、本実施形態に係る半導体装置の平面図である。図３は、本実施形態の変形例１に係る半導体装置の平面図である。

図１及び図２に示したように、本実施形態に係る半導体装置は、ｐ形半導体基板１（第１導電形の半導体基板）と、ｎ⁻形エピタキシャル層２（第２導電形の第１の半導体層）と、ｐ形半導体層３（第１導電形の第２の半導体層）と、ｎ^＋形コンタクト層４（第２導電形の第３の半導体層）と、アノード電極Ａ（第１の電極）と、カソード電極Ｃ（第２の電極）と、を備える。ｐ形半導体基板１、ｎ⁻形エピタキシャル層２、ｐ形半導体層３、及びｎ^＋形コンタクト層４は、例えば、シリコンで構成される。

ｎ⁻形エピタキシャル層２は、ｐ形半導体基板１上にエピタキシャル成長されたｎ形の半導体である。ｎ⁻形エピタキシャル層２は、例えば、１×１０^１３〜１×１０^１４／ｃｍ^３のｎ形不純物濃度を有する。

ｐ形半導体層３は、ｎ⁻形エピタキシャル層２の表面からｐ形半導体基板１に達し、ｎ⁻形エピタキシャル層２を取り囲むように設けられる。図２に示したように、ｐ形半導体層３に取り囲まれたｎ⁻形エピタキシャル層２の形状は、例えば、円形を有する。

ｎ^＋形コンタクト層４は、ｎ⁻形エピタキシャル層２の表面に選択的に設けられる。その際、ｎ^＋形コンタクト層４は、ｐ形半導体層３からｎ⁻形エピタキシャル層２を介して離間するように設けられる。すなわち、図２に示すように、ｎ^＋形コンタクト層４はｎ⁻形エピタキシャル層２の略中心に位置し、例えば、円形の形状を有する。ｎ^＋形コンタクト層４は、ｎ⁻形エピタキシャル層２のｎ形不純物濃度よりも高いｎ形不純物濃度を有し、例えば、１×１０^１９〜１×１０^２０／ｃｍ^３のｎ形不純物濃度を有する。なお、平面視した際の、ｎ^＋形コンタクト層４の円の中心は、ｎ⁻形エピタキシャル層２の円の中心と一致することが望ましいが、これに限定されない。

ｐ形半導体層３及びｎ^＋形コンタクト層４は、ｎ⁻形エピタキシャル層２の表面からイオン注入により各不純物を注入した後に、熱処理を実施することにより形成された不純物拡散層である。しかしながら、ｐ形半導体層３及びｎ^＋形コンタクト層４の形成方法はこれに限定されない。ｐ形半導体層３及びｎ^＋形コンタクト層４は、ｎ⁻形エピタキシャル層２の一部を除去した部分を埋め込むように形成された層とすることもできる。また、ｐ形半導体層３については、ｐ形半導体基板１の一部としてもよい。

ｎ⁻形エピタキシャル層２の表面において、ｎ^＋形コンタクト層４がｐ形半導体層３から離間した距離のうち最短の距離をＬ１とする。ｎ^＋形コンタクト層４の円の中心が、ｎ⁻形エピタキシャル層２の円の中心と一致する場合は、ｎ^＋形コンタクト層４がｐ形半導体層３から離間する距離は、どの部分においても一様にＬ１である。しかしながら、２つの円の中心が一致しない場合は、ｎ^＋形コンタクト層４がｐ形半導体層３から離間する距離は、一様でなくばらつく。本実施形態に係る半導体装置では、２つの円の中心が略一致する例を示している。

一方、ｎ⁻形エピタキシャル層２の表面に垂直な方向において、ｎ^＋形コンタクト層４の底がｐ形半導体基板１から離間した距離をＬ２とする。ｎ^＋形コンタクト層４中では、ｎ形不純物濃度がｎ^＋形コンタクト層４の表面から底に向かって減少する。ｎ^＋形コンタクト層４のｎ形不純物濃度は、ｎ^＋形コンタクト層４の底においてｎ⁻形エピタキシャル層２のｎ形不純物濃度となる。本実施形態に係る半導体装置では、Ｌ１の長さがＬ２よりも大きく（すなわち、Ｌ２＜Ｌ１）なるように、ｎ⁻形エピタキシャル層２の厚さ及びｎ^＋形コンタクト層４のｎ⁻形エピタキシャル層２の表面における形状が設定される。

アノード電極Ａは、ｐ形半導体基板１に電気的に接続される。アノード電極Ａは、ｐ形半導体基板１のｎ⁻形エピタキシャル層２とは反対側の表面に電気的に接続されることができる。または、アノード電極Ａは、ｎ⁻形エピタキシャル層２側からｐ形半導体層３を介してｐ形半導体基板１と電気的に接続されることも可能である。カソード電極Ｃは、ｎ^＋形コンタクト層４に電気的に接続される。

本実施形態に係る半導体装置では、アノード電極Ａとカソード電極Ｃとの間に逆バイアスが印加されると、ｐ形半導体層３とｎ^＋形コンタクト層４との間及びｐ形半導体基板１とｎ^＋形コンタクト層４との間のうち、最も距離が短い部分で耐圧が最も低くブレークダウンが発生する。ここで、本実施形態に係る半導体装置では、Ｌ２＜Ｌ１となっているので、ｎ⁻形エピタキシャル層２の表面に垂直な方向において、ｎ^＋形コンタクト層４とｐ形半導体基板１との間で耐圧が最も低くブレークダウンが発生する。すなわち、本実施形態に係る半導体装置では、ｐ形半導体層３とｎ^＋形コンタクト層４との間の耐圧よりも、ｐ形半導体基板１とｎ^＋形コンタクト層４との間の耐圧の方が低い。この結果、ブレークダウンにより発生した電流が、ｎ^＋形コンタクト層４の底からｐ形半導体基板１に向かって流れる。

本実施形態に係る半導体装置は、断面構造が図１の構造を有していればよく、その平面構造は、図２に挙げた構造以外にも、例えば図３に挙げた構造とすることも可能である。図３の平面図に示す半導体装置においては、ｎ⁻形エピタキシャル層２の平面形状は四角形を有し、ｎ^＋形コンタクト層４の平面形状も同様に四角形を有する。本実施形態の変形例１では、２つの四角形は中心が一致する正方形で示した。ここで、ｎ⁻形エピタキシャル層２の表面において、ｐ形半導体層３とｎ^＋形コンタクト層４との離間した距離に関しては、前記２つの四角形における角と角の間の距離Ｌ３に対して、辺と辺との間の距離の方が短く、これが最短距離Ｌ１となる。

変形例１の場合でも、第１の実施形態と同様に、Ｌ２＜Ｌ１の関係を有するので、ｐ形半導体層３とｎ^＋形コンタクト層４との間の耐圧よりも、ｐ形半導体基板１とｎ^＋形コンタクト層４との間の耐圧の方が低い。この結果、ブレークダウンにより発生した電流が、ｎ^＋形コンタクト層４の底からｐ形半導体基板１に向かって流れる。本実施形態に係る半導体装置の要部であるＥＳＤ保護ダイオードは、Ｌ２＜Ｌ１の関係を充たせば、図２及び図３に示した平面図以外の平面図の構造を有することができる。

次に比較例に係る半導体装置の断面図を図４に示す。比較例に係る半導体装置では、図４に示したように、ｎ⁻形エピタキシャル層２の表面に垂直な方向におけるｎ^＋形コンタクト層４がｐ形半導体基板１から離間した距離Ｌ２よりも、ｎ⁻形エピタキシャル層２の表面におけるｎ^＋形コンタクト層４がｐ形半導体層３から離間した距離のうちの最短の距離Ｌ１の方が短い（すなわち、Ｌ２＞Ｌ１）。比較例に係る半導体装置は、本実施形態に係る半導体装置とこの点で相異する。

このため、比較例に係る半導体装置では、ｎ⁻形エピタキシャル層２の表面におけるｎ^＋形コンタクト層４とｐ形半導体層３との間でブレークダウンが発生する。これにより、ブレークダウンにより発生した電流は、図４に矢印で示したように、ｎ^＋形コンタクト層４の側面からｎ⁻形エピタキシャル層２の表面を通り、ｐ形半導体層３を経て、ｐ形半導体基板１に流れ込む。このため、ｎ^＋形コンタクト層４の側面ではブレークダウンによる電流が集中するために、ＥＳＤ保護ダイオードが破壊されやすい。ＥＳＤは、このＥＳＤ保護ダイオードのブレークダウンにより行われる。このため、比較例に係る半導体装置ではＥＳＤ保護ダイオードのＥＳＤ耐量が低い。

これに対して、本実施形態に係る半導体装置では、Ｌ２よりもＬ１の方が長い。このため、本実施形態に係る半導体装置では、ｎ⁻形エピタキシャル層２の表面に垂直な方向におけるｎ^＋形コンタクト層４とｐ形半導体基板１との間でブレークダウンが発生する。これにより、ブレークダウンにより発生した電流は、ｎ^＋形コンタクト４層の底面からｐ形半導体基板１の表面に向かってｎ⁻形エピタキシャル層２中を垂直に流れる。ｎ^＋形コンタクト層４の側面積に比べてｎ^＋形コンタクト層４の底面積の方が広いので、本実施形態に係る半導体装置では、ブレークダウンによる電流密度が低い。このため、本実施形態に係る半導体装置では、比較例に係る半導体装置と比べて、ＥＳＤ保護ダイオードのチップ内に占める面積を維持しながら、ＥＳＤ保護ダイオードのＥＳＤ耐量を向上させることができる。

次に第１の実施形態の変形例２に係る半導体装置の断面図を図５に示す。図５に示したように、変形例２に係る半導体装置は、第１の実施形態に係る半導体装置の各半導体層の導電形を逆にしたものである。すなわち、変形例２に係る半導体装置では、第１導電形をｎ形とし、第２導電形をｐ形とした。また、第１の電極をカソード電極Ｃとし、第２の電極をアノード電極Ａとした。

このため、変形例２に係る半導体装置では、第１の実施形態に係る半導体装置とは逆の向きに電流が流れる。この点を除いては、変形例２に係る半導体装置は、第１の実施形態に係る半導体装置と同様な動作及び効果を有する。

（第２の実施形態）
第２の実施形態に係る半導体装置について図６を用いて説明する。図６は第２の実施形態に係る半導体装置の断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。

図６に示したように、本実施形態に係る半導体装置は、ｎ^＋形コンタクト層４の表面からｎ^＋形コンタクト層４の底よりもｐ形半導体基板側に延伸し、ｎ^＋形コンタクト層４の外周に沿って設けられたトレンチ５をｎ⁻形エピタキシャル層２中に備える。また、本実施形態に係る半導体装置では、ｎ⁻形エピタキシャル層２の表面に垂直な方向におけるｎ^＋形コンタクト層４がｐ形半導体基板１から離間した距離Ｌ２と、ｎ⁻形エピタキシャル層２の表面におけるｎ^＋形コンタクト層４がｐ形半導体層３から離間した距離のうち最短の距離Ｌ１との間には、制約は何もない。以上の点で、本実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と相異する。

本実施形態に係る半導体装置では、ｎ⁻形エピタキシャル層２の表面において、ｎ^＋形コンタクト層４とｐ形半導体層３との間にトレンチ５が存在する。このトレンチは、容量が非常に小さいコンデンサとして機能する。このため、アノード電極Ａとカソード電極Ｃとの間に逆バイアスが印加されると、ｎ^＋形コンタクト層４とｐ形半導体層３との間に印加された電圧のほとんどが、ｎ⁻形エピタキシャル層２の表面においてトレンチ５に印加されることとなる。

この結果、ｎ⁻形エピタキシャル層２の表面に平行な方向において、ｎ⁻形エピタキシャル層２とｐ形半導体層３とのｐ−ｎ接合でブレークダウンがほとんど発生しなくなる。そのため、本実施形態に係る半導体装置では、第１の実施形態のようにＬ２＜Ｌ１の条件を満たさなくても、ｎ⁻形エピタキシャル層２の表面に垂直な方向におけるｎ^＋形コンタクト層４とｐ形半導体基板１との間でブレークダウンが発生する。これにより、ブレークダウンにより発生した電流は、ｎ^＋形コンタクト４層の底面からｐ形半導体基板１の表面に向かってｎ⁻形エピタキシャル層２中を垂直に流れる。本実施形態に係る半導体装置では、第１の実施形態に係る半導体装置と同様に、比較例に係る半導体装置と比べて、ＥＳＤ保護ダイオードのチップ内に占める面積を維持しながら、ＥＳＤ保護ダイオードのＥＳＤ耐量が向上することができる。

本実施形態に係る半導体装置では、Ｌ２＜Ｌ１の制約を受けずにｎ⁻形エピタキシャル層２の表面に垂直な方向におけるｎ^＋形コンタクト層４とｐ形半導体基板１との間でブレークダウンが発生する。このため、本実施形態に係る半導体装置では、第１の実施形態に係る半導体装置と比べて、ｎ⁻形エピタキシャル層２の表面において、ｎ^＋形コンタクト層４の面積を大きくすることができる。その結果、本実施形態に係る半導体装置では、さらにＥＳＤ保護ダイオードのＥＳＤ耐量が向上することができる。

しかしながら、Ｌ１が極めて短くなると、トレンチ５の直下におけるｎ^＋形コンタクト層４の底からｐ形半導体層３への経路の距離が、Ｌ２に比べて短くなってしまう。この場合は、トレンチ５の直下におけるｎ^＋形コンタクト層４の底からｐ形半導体層３への経路においてブレークダウンが起きてしまう。これを防ぐため、Ｌ１が短くなるほど、トレンチ５を深く形成し、トレンチ５の直下におけるｎ^＋形コンタクト層４の底からｐ形半導体層３への経路の距離がＬ２に比べて長くなるようにする。ｎ⁻形エピタキシャル層２の表面に垂直な方向におけるｎ^＋形コンタクト層４とｐ形半導体基板１との間で確実にブレークダウンを発生させるために、トレンチ５をｐ形半導体基板１に到達するように形成することも可能である。

（第３の実施形態）
第３の実施形態に係る半導体装置について図７を用いて説明する。図７は第３の実施形態に係る半導体装置の断面図である。なお、第２の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第２の実施形態との相異点について主に説明する。

図７に示したように、本実施形態に係る半導体装置は、第２の実施形態に係る半導体装置においてトレンチ５の側壁及び底面を覆う絶縁膜６をさらに備える。絶縁膜６は、例えば、酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンであってもよい。絶縁膜６は、トレンチ５内に設けられるだけでなく、ｎ⁻形エピタキシャル層２の表面及びｐ形半導体層３の表面に設けられてもよい。この点において、本実施形態に係る半導体装置は、第２の実施形態に係る半導体装置と相異する。

本実施形態に係る半導体装置は、第２の実施形態に係る半導体装置と比べて、絶縁膜６を備えることにより、トレンチ５内の異物によるショートを防止することができる。これ以外は、本実施形態に係る半導体装置は、第２の実施形態に係る半導体装置と同様の効果を有する。

（第４の実施形態）
第４の実施形態に係る半導体装置について図８を用いて説明する。図８は、第４の実施形態に係る半導体装置の断面図である。なお、第３の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第２の実施形態との相異点について主に説明する。

本実施形態に係る半導体装置は、第３の実施形態に係る半導体装置においてトレンチ５を埋め込む絶縁膜６を備える。この点において、本実施形態に係る半導体装置は、第３の実施形態に係る半導体装置と相異する。本実施形態に係る半導体装置においても、第３の実施形態に係る半導体装置と同様な効果を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ｐ形半導体基板
２ｎ⁻形エピタキシャル層
３ｐ形半導体層
４ｎ^＋形コンタクト層
５トレンチ
６絶縁膜
Ａアノード電極
Ｃカソード電極

Claims

第１導電形の半導体基板と、
前記半導体基板上に設けられた第２導電形の第１の半導体層と、
前記第１の半導体層の表面から前記半導体基板に達し、前記第１の半導体層を取り囲む第１導電形の第２の半導体層と、
前記第２の半導体層から離間するように、前記第２の半導体層に囲まれた前記第１の半導体層の前記表面に選択的に設けられ、前記第１の半導体層の第２導電形不純物濃度よりも高い第２導電形不純物濃度を有する第２導電形の第３の半導体層と、
前記半導体基板に電気的に接続された第１の電極と、
前記第３の半導体層に電気的に接続された第２の電極と、
前記表面において、前記第３の半導体層の外周に沿って、前記表面から、前記第３の半導体層の底よりも前記半導体基板側に延伸するトレンチと、
前記トレンチの側壁及び底面を覆う絶縁膜と、
を備え、
前記半導体基板と前記第３の半導体層との間の耐圧は、前記第２の半導体層と前記第３の半導体層との間の耐圧よりも低く、
前記表面における、前記第２の半導体層と前記第３の半導体層との離間距離の最小値は、前記表面に垂直な方向における、前記第３の半導体層の底と前記半導体基板との離間距離よりも大きく、
前記絶縁膜は、前記トレンチを埋め込むように設けられている半導体装置。
第１導電形の半導体基板と、
前記半導体基板上に設けられた第２導電形の第１の半導体層と、
前記第１の半導体層の表面から前記半導体基板に達し、前記第１の半導体層を取り囲む第１導電形の第２の半導体層と、
前記第２の半導体層から離間するように、前記第２の半導体層に囲まれた前記表面に選択的に設けられ、前記第１の半導体層の第２導電形不純物濃度よりも高い第２導電形不純物濃度を有する第２導電形の第３の半導体層と、
前記半導体基板に電気的に接続された第１の電極と、
前記第３の半導体層に電気的に接続された第２の電極と、
を備え、
前記半導体基板と前記第３の半導体層との間の耐圧は、前記第２の半導体層と前記第３の半導体層との間の耐圧よりも低い半導体装置。
前記表面における、前記第２の半導体層と前記第３の半導体層との離間距離の最小値は、前記表面に垂直な方向における、前記第３の半導体層の底と前記半導体基板との離間距離よりも大きい請求項２記載の半導体装置。
前記表面において、前記第３の半導体層の外周に沿って、前記表面から、前記第３の半導体層の底よりも前記半導体基板側に延伸するトレンチをさらに備えた請求項２記載の半導体装置。
前記トレンチの側壁及び底面を覆う絶縁膜をさらに備えた請求項４記載の半導体装置。
前記絶縁膜は、前記トレンチを埋め込むように設けられている請求項５記載の半導体装置。