JP5369396B2 - 半導体装置 - Google Patents

Description

この発明は、同一半導体基板に複数の半導体素子を集積化し回路が形成され、サージ保護素子が形成された半導体装置に関する。

複数のパワー半導体素子や駆動回路及びサージ保護素子とが同一半導体基板上に形成された半導体装置において、外来のサージ電圧やノイズ電圧の印加およびパワー半導体素子自身の動作で発生したサージ電圧によって、パワー半導体素子や制御回路などが誤動作する場合がある。
これを防止するために、誘電体分離構造や高濃度埋め込みエピタキシャル層と高濃度分離拡散層を用いた接合分離等の分離構造の適用がなされている。自動車向け半導体装置においても、前記誘電体分離や接合分離技術を用いて素子の微細化や集積化および機能の統合化を進めパワー半導体素子や制御回路の面積縮小化を図っている。
しかし、自動車向け半導体装置ではＥＳＤ（Ｅｌｅｃｔｒｉｃ Ｓｔａｔｉｃ Ｄｉｓｃｈｒｇｅ）耐量やサージ耐量やノイズ耐量に対して特に要求が厳しく、サージ保護素子の動作が周囲の半導体素子や制御回路に影響を及ぼさないように、サージ保護素子と、その周囲に形成される半導体素子や制御回路の間を電気的に分離しなければならない。
そのために、サージ保護用素子を誘電体分離や接合分離を用いて、その分離された領域内に横型のサージ保護素子を形成することが、通常行われているが、横型のサージ保護素子は占有面積が大きくなりチップ面積が大きくなる。

そのため、サージ保護素子は同一半導体基板に形成せずにチップ面積を縮小化し、サージ保護素子としてダイオードや抵抗・コンデンサなどを個別に外付けして高サージ耐量を実現させる例が多い。
また、サージ保護素子として縦形ダイオードを同一半導体基板に形成して小面積化することが行われている。この場合は、横形のサージ保護素子よりも電流密度を大きくできるので、小面積でも高いサージ電圧を吸収できサージ保護効果も大きい。
縦形ダイオードを制御回路などの集積回路（ＩＣ）の入力保護で用いる場合、サージ保護素子である縦形ダイオードのカソード電極を半導体基板の表面側に形成し、これを入力端子としても利用して、この入力端子にプルアップ抵抗を介してＶｃｃの高電位側に接続することがしばしば行われる。
また、この入力端子は保護対象となるパワー半導体素子や制御回路とも接続される。入力端子がプルアップされている場合、サージ保護素子である縦形ダイオードのｐｎ接合は常時逆バイアスに印加されているため、通常動作では縦型ダイオードには順方向電流は流れない。
しかし、ｐｎ接合が順バイアスとなるようなマイナスの大きなサージ電圧が入力端子に印加されると、縦形ダイオードには極めて大きな電流が流れることになる。この大きな電流の一部は、サージ電圧が印加された縦形ダイオードのｎ型拡散層（カソード領域）と隣接する縦形ダイオードのｎ型拡散層（カソード領域）とｐ型半導体基板からなる寄生ｎｐｎトランジスタのベース電流として作用するため、この寄生ｎｐｎトランジスタが動作する。

この寄生ｎｐｎトランジスタの動作により、隣接する縦形ダイオードに流れる電流は、Ｖｃｃからプルアップ抵抗を通して流れるため、プルアップ抵抗の電圧降下により隣接縦形ダイオードのカソード電極、つまり隣接する入力端子の電位が低下する方向に変動し、これに接続された制御回路の動作が不安定になる。
この様な隣接する入力端子の電位変動を抑制する手段として、縦形ダイオードの間に挟まれたｐ型半導体基板の表面層に第１導電型および第２導電型の分離層を形成する。これらの分離層をグランドと接続することにより、縦形ダイオードに順方向電流が流れた際に、第２導電型の分離層にて隣接の縦形ダイオードへ回り込む電流を引き抜く方法が特許文献１に開示されている（図１１）。
また、縦型ダイオード間の第１導電型および第２導電型の分離層の表面に浮遊電極を形成し、第２導電型の分離層に引き抜かれた電流を浮遊電極を通してグランドと接続する半導体基板に流す方法が特許文献２に開示されている（図１２）。
特開２００５−３２７９６４号公報 特開２００５−３１７６３０号公報

特許文献１、２に示された方法は、縦形ダイオードに順方向電流が流れた際の隣接縦形ダイオードへの回り込み電流をダイオード間に形成されたｎ型分離層５を介して引き抜くことである。回り込み電流を分離層５を介して引く抜くことで、隣接する縦型ダイオードの間に形成される寄生ｎｐｎトランジスタの動作を防止し、隣接する入力端子の電位変動を抑制している。
しかし、この方法では、その電流引き抜き効果はｎ型分離層５の深さに大きく依存する。ｎ型分離層５を深く形成すると、電流引き抜き効果は大きくなり隣接縦型ダイオードへの回り込み電流が少なくなるので、隣接の入力端子の電位変動は抑制される。
しかし、深いｎ型分離層５の形成は、横方向拡散も大きくなることから、ｎ型分離層の幅が広がることになり、その結果、隣接する縦型ダイオードの間にあるｐ型分離層６とｎ型分離層５を合わせた分離層の幅を広げる必要がある。入力端子数が多くなる程、分離層の占める面積が増大し、チップ面積に対する分離層の占有面積が大きくなる。
この発明の目的は、前記の課題を解決して、入力端子に負の過大なサージ電圧が印加され、サージ保護素子の縦形ダイオードに順方向電流が流れた場合にも、隣接する入力端子の電位変動を抑制し、制御回路の安定した動作を確保し、且つ、チップ面積に対する縦型ダイオード間の分離層の占有面積を小さくできる半導体装置を提供することにある。

また、ＥＳＤなどの大きな正の電圧が印加された場合でも素子が破壊しないＥＳＤ耐量の大きな半導体装置を提供することにある。

前記の目的を達成するために、半導体層に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、
第１導電型の半導体層の表面層に離れて形成された複数の第２導電型の第１拡散層と、隣り合う前記第１拡散層の間に挟まれ、前記第１拡散層から離れて前記半導体層の表面層に形成される第１導電型の第２拡散層と、前記第２拡散層の表面から前記半導体層に達して前記隣り合う第１拡散層との間にそれぞれ前記第２拡散層が残るように形成されるトレンチ溝と、前記トレンチ溝の底部に形成された第２導電型の第３拡散層と、前記トレンチ溝を充填した導電体と、前記第１拡散層上に形成された第１金属電極と、前記導電体上および前記第２拡散層上に形成された第２金属電極と、前記半導体層の裏面側に形成した裏面電極とを有し、前記半導体層と前記第１拡散層で前記縦型ｐｎ接合ダイオードを構成する半導体装置であって、前記第２金属電極がグランドと接続する構成とする。
また、半導体層に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、
第１導電型の半導体層の表面層に離れて形成された複数の第２導電型の第１拡散層と、隣り合う前記第１拡散層の間に挟まれ、前記第１拡散層から離れて前記半導体層の表面層に形成される第１導電型の第２拡散層と、前記第２拡散層の表面から前記半導体層に達して前記隣り合う第１拡散層との間にそれぞれ前記第２拡散層が残るように形成されるトレンチ溝と、前記トレンチ溝の底部に形成された第２導電型の第３拡散層と、前記トレンチ溝を充填した導電体と、前記第１拡散層上に形成された第１金属電極と、前記導電体上および前記第２拡散層上に形成された第２金属電極と、前記半導体層の裏面側に形成した裏面電極とを有し、前記半導体層と前記第１拡散層で前記縦型ｐｎ接合ダイオードを構成する半導体装置であって、前記第２金属電極が浮遊電極である構成とする。

また、半導体層に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、
第１導電型の半導体層の表面層に離れて形成された複数の第２導電型の第１拡散層と、隣り合う前記第１拡散層の間に挟まれ、前記第１拡散層から離れて前記半導体層に形成されるトレンチ溝と、前記トレンチ溝と前記隣り合う第１拡散層のそれぞれの間で、前記半導体層の表面層に前記トレンチ溝の長手方向の側壁と接して形成された第１導電型の第２拡散層と、前記トレンチ溝の底部に形成された第２導電型の第３拡散層と、前記トレンチ溝を充填した導電体と、前記第１拡散層上に形成された第１金属電極と、前記導電体上および前記第２拡散層上に形成された第２金属電極と、前記半導体層の裏面側に形成した裏面電極とを有し、前記第２拡散層は、前記トレンチ溝の長手方向に拡散深さの異なる層を備え、前記半導体層と前記第１拡散層で前記縦型ｐｎ接合ダイオードを構成する半導体装置であって、前記第２金属電極がグランドと接続する構成とする。
また、半導体層に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、
第１導電型の半導体層の表面層に離れて形成された複数の第２導電型の第１拡散層と、隣り合う前記第１拡散層の間に挟まれ、前記第１拡散層から離れて前記半導体層に形成されるトレンチ溝と、前記トレンチ溝と前記隣り合う第１拡散層のそれぞれの間で、前記半導体層の表面層に前記トレンチ溝の長手方向の側壁と接して形成された第１導電型の第２拡散層と、前記トレンチ溝の底部に形成された第２導電型の第３拡散層と、前記トレンチ溝を充填した導電体と、前記第１拡散層上に形成された第１金属電極と、前記導電体上および前記第２拡散層上に形成された第２金属電極と、前記半導体層の裏面側に形成した裏面電極とを有し、前記第２拡散層は、前記トレンチ溝の長手方向に拡散深さの異なる層を備え、前記半導体層と前記第１拡散層で前記縦型ｐｎ接合ダイオードを構成する半導体装置であって、前記第２金属電極が浮遊電極である構成とする。
また、前記第２拡散層は、第１の深さを有する第１層と第２の深さを有する第２層とからなり、第１層と第２層が前記トレンチ溝の長手方向に交互に配置されている構成とする。
また、拡散深さが最も深い前記第２拡散層と前記第３半導体層が前記半導体基板に接する構成とするとよい。

この発明によれば、制御回路のサージ保護に用いられる縦形の保護ダイオードに負の過大なサージ電圧が印加されて、過大な順方向電流が流れた場合においても、これに隣接する縦型の保護ダイオードとの間に形成される寄生ｎｐｎトランジスタの動作を抑制し、隣接する入力端子の電位を安定化することで、制御回路の安定した動作を確保することができる。
また、トレンチ溝と分離層を組み合わせることで、保護ダイオード間の分離層の占有面積を小さくできる。
また、第１導電型（ｐ型）の分離層を拡散深さの浅い層と深い層で形成することで、負のサージ電圧が印加された場合に隣接する入力端子の電位変動を抑制できて、さらに正のサージ耐量を向上させることができる。

発明の実施の形態を以下の実施例で説明する。従来技術の図で説明した部位と同一な部位には同一な符号を付した。また、ここでは第１導電型をｐ型、第２導電型をｎ型とするが逆にすることも可能である。

図１は、この発明の第１実施例の半導体装置の要部断面図である。ｐ型半導体層１の表面層にｎ型拡散層３を形成し、その表面に金属電極８を形成し、裏面には共通電極である裏面電極１１を形成する。ｎ型拡散層３（カソード領域）とｐ型半導体層１（アノード領域）のｐｎ接合ダイオードでサージ保護用の縦形ダイオードを形成する。
また、ｎ型拡散層３の隣にはｎ型拡散層３とは離してｎ型拡散層４を形成し、その表面に金属電極９を形成し、サージ保護素子である縦形ダイオードを隣接して形成する。２つの縦形ダイオード間のｐ半導体層１にトレンチ溝２０を形成する。このトレンチ溝２０の底部にｎ型分離層５を形成し、トレンチ溝２０の両側のｐ型半導体層１の表面層にｐ型分離層６を形成する。
トレンチ溝２０の側壁に絶縁膜１５を形成し、トレンチ溝２０の内部を導電体１６で充填しその上端部に金属電極１０を形成する。金属電極１０はｎ型分離層５と電気的に接続し、更にｐ型分離層６とも接続する。この金属電極１０はグランドＧＮＤと接続する。
なお、トレンチ溝２０の側壁の絶縁膜１５は必ずしも形成する必要はない。金属電極８と金属電極９はボンディングパッドで形成された入力端子ＩＮであり、それぞれの入力端子ＩＮには独立した制御回路の入力信号が入力される。図では便宜的に金属電極８、９と入力端子ＩＮはそれぞれ個別に描かれている。

また金属電極８と金属電極９へは同一半導体基板上に形成した制御回路やパワー半導体素子などが金属配線により接続され、その際プルアップ抵抗などを介して高電位側端子のＶｃｃとも接続し、さらに裏面電極１１及び金属電極１０はＧＮＤと接続する。
縦形ダイオードのカソード電極である金属電極８には通常はＶｃｃからプルアップ抵抗１２を介して正の電圧が印加され、縦形ダイオードは逆バイアス状態となっており順方向電流が流れることはない。
しかし、サージなどで負の電圧が印加された場合には、縦形ダイオードが順バイアス状態になり順方向電流が流れる。このときｎ型拡散層３よりｐ型半導体層１内に注入された電子の殆どはｐ型基板１で再結合するが、一部の電子は横方向に広がり、隣接するｎ型分離層５に至ることでｎ型拡散層３／ｐ型半導体層１／ｎ型分離層５からなる寄生ｎｐｎトランジスタが動作し、ｎ型分離層５内に流れた電子はトレンチ溝内に形成された電極１６を通って表面金属電極１０に流れる。
さらに詳しく説明すると、前記の一部の電子がｐ型半導体層１内を広がって流れることで、この電子を中和するように正孔もｐ型半導体層１内を広がって流れる。この正孔流が寄生ｎｐｎトランジスタのベース電流となり、寄生ｎｐｎトランジスタのコレクタ（ｎ型分離層５）からベース（ｐ型半導体層１）を通ってエミッタ（ｎ型拡散層４）へ大きな電流が流れる。

この様に縦型ダイオードに負のサージ電圧が印加された場合、ｎ型拡散層３／ｐ型半導体層１／ｎ型分離層５からなる寄生ｎｐｎトランジスタが動作することで、２つの縦形ダイオード間に形成されるｎ型拡散層３／ｐ型半導体層１／ｎ型拡散層４からなる寄生ｎｐｎトランジスタの動作を抑制できる。寄生ｎｐｎトランジスタの動作を抑制することで、ｎ型拡散層４に形成される金属電極９（隣接する入力端子ＩＮ）の電位変動を抑制し、これと接続する制御回路の動作を安定化することができる。
ｎ型分離層５は電子の引き抜き効率を考慮すると深く形成することが望ましく、トレンチ溝２０の底部に形成することで、ｐ型半導体層１の深い位置に最小限の幅にてｎ型分離層５が形成できることから、縦型ダイオード間の分離層（ｐ型分離層６の表面の幅とトレンチ２０の開口部の幅を合わせた領域のこと）の占める面積を従来構造より小さくすることが出来る。

図２は、この発明の第２実施例の半導体装置の要部断面図である。第１実施例と異なるのは、ｐ型半導体層１が高濃度のｐ型半導体基板２の上に形成されている点である。通常ｐ型半導体層１はｐ型半導体基板２上形成したエピタキシャル成長層である。
この場合は、隣接する入力端子ＩＮの電位変動については第１実施例と同様の効果が得られる。また、縦型ダイオード間の分離層（ｐ型分離層６の表面の幅とトレンチ２０の開口部の幅を合わせた領域のこと）の占める面積は第１実施例と同様である。また、この場合は、第１実施例の縦型ダイオードより縦型ダイオードの動作抵抗を小さくできて、正のサージ電圧が印加されたときのサージ電流を大きくできるので、正のサージ耐量を向上させることができる。

図３は、この発明の第３実施例の半導体装置の要部断面図である。第１、第２実施例と異なるのは分離領域表面に形成された金属電極１０が表面上どこの電極とも接続されていない浮遊の金属電極となっている点である。
この様に形成された場合においてもｎ型拡散層３／ｐ型半導体層１／ｎ型分離層５からなる寄生ｎｐｎトランジスタを動作させ、隣接するｎ型拡散層４（金属電極９）の電位変動を抑制し、安定した回路動作を確保できる点で第２実施例の場合と同じである。但し、金属電極１０をグランドと接続する配線が不要となるので、第２実施例の場合より、配線領域の削減によりチップの縮小化を図れる。
図３において、ｎ型分離層５に引き抜かれた電子は導電体１６を通って金属電極１０にてキャリア変換され、裏面電極１１からｐ型半導体基板２とｐ型半導体層１およびｐ拡散層６を通って表面の金属電極１０へ流れる正孔と再結合する。

図４は、この発明の第４実施例の半導体装置の要部断面図である。この構造は第３実施例とほぼ同等である。しかし、第３実施例ではトレンチ溝２０を形成した後にその両側にｐ型分離層６を形成するか、離してｐ型分離層６を二つ形成した後にその間にトレンチ溝２０を形成するのに対し、本実施例ではｐ型分離層６を一つ形成した後、このｐ型分離層６の中央部にｐ型分離層６を分断するようにトレンチ溝２０を形成する点が異なる。本実施例の場合は、トレンチ溝２０を形成する箇所の面積をｐ型分離層６を形成するときのマスク開口部として利用できるため、トレンチ溝２０の両側に位置するｐ型分離層６の幅を第３実施例より小さくできる。その結果、チップの縮小化を図れる。
また、隣接する入力端子ＩＮの電位変動については第３実施例と同様の効果が得られる。また、金属電極１０をグランドＧＮＤと接続した場合も同様の効果が得られる。
図５は、図４の半導体装置の製造方法を示す工程図であり、同図（ａ）〜同図（ｄ）は工程順に示した要部製造工程断面図である。
不純物濃度が高いｐ型半導体基板２上にｐ型半導体層１をエピタキシャル成長などで形成し、ｐ型半導体層１にｐ型半導体基板２と接するｎ型拡散層３、４を形成し、このｎ型拡散層３、４に挟まれたｐ型半導体層１の表面層にｐ型分離層６を形成する（同図（ａ））。

つぎに、ｐ型分離層６の表面からｐ型分離層６を貫通しｐ型半導体層１に達するトレンチ溝２０を形成し、トレンチ溝２０の底部にｎ型分離層５を形成する（同図（ｂ））。
つぎに、ｎ型半導体層３、４の一部とｐ型分離層６の一部とこれらの層に挟まれたｐ型半導体層１の上に絶縁膜１４（選択酸化膜）を形成し、トレンチ溝２０の側壁に絶縁膜１５を形成し、トレンチ溝２０の内部にｎ型分離層５と電気的に接続する導電体１６を充填する（同図（ｃ））。
つぎに、導電体１６とｐ型分離層６に接続する金属電極１０を形成する。

図６は、この発明の第５実施例の半導体装置の要部断面図である。第４実施例と異なるのはｎ型分離層５の拡散深さを深くし、ｎ型分離層５が高濃度のｐ型半導体基板２に接している点である。この場合は第４実施例の場合よりｎ型分離層５が深いため、ｎ型拡散層３／ｐ型半導体層１／ｎ型拡散層４で形成される寄生ｎｐｎトランジスタの動作を第４実施例の場合より抑制できる。
また、図示しないが金属電極１０をグランドＧＮＤと接続しても同様の効果が得られる。

図７は、この発明の第６実施例の半導体装置の要部断面図である。第４実施例と異なるのは、ｎ型分離層５およびｐ型分離層６が高濃度のｐ型半導体基板２に接している点である。この構造とすると、ｎ型拡散層３／ｐ型分離層５／ｎ型分離層５で形成される寄生ｎｐｎトランジスタの働きがｐ型分離層６が介在するため弱まり、隣接する入力端子ＩＮの電位変動が第４実施例よりは大きくなるが、従来構造に比べれば電位変動は小さくなる。また、金属電極１０をグランドＧＮＤと接続しても同様の効果が得られる。
また、ｐ型拡散層７を形成するに当たっては、ｎ型拡散層５と同様に半導体層１にトレンチ溝２０と間隔を空けてトレンチ溝２０と同じ形状のトレンチ溝を形成し、そのトレンチ溝の側壁に絶縁膜を形成したのち、トレンチ溝の底部にｐ型拡散層を形成してもよい。この場合、トレンチ溝を導電体で埋め込み導電体１６と電気的に接続する。
尚、前記第１実施例〜第６実施例では、サージなどで大きな負の電圧が印加された場合、隣接する入力端子ＩＮの電位変動をどのようにして抑制するかについて説明した。ＥＳＤなどの大きな正の電圧が印加された場合は、前記したｎ型拡散層３とｐ型半導体層１とｎ型分離層５で構成される寄生ｎｐｎトランジスタの働きが大きいとＥＳＤ耐量は低下する。そのため、前記第１実施例〜第５実施例の場合に比べて第６実施例はＥＳＤ耐量は大きくなる。

つぎに、負のサージ電圧が印加された場合に隣接する入力端子ＩＮの電位変動を抑制し、ＥＳＤによる大きな正の電圧が印加された場合に、ＥＳＤ耐量を向上できる構造について説明する。

図８〜図１０は、この発明の第７実施例の半導体装置の要部構成図であり、図８は平面図、図９は図８のＡ−Ａ線で切断した断面図、図１０は図８のＢ−Ｂ線で切断した断面図である。第１実施例〜第６実施例と大きく異なるのは、縦形ダイオード間で浅いｐ型分離層６と深いｐ型分離層７が交互に形成されている点である。
縦形ダイオード間に深さの異なるｐ型分離層６、７を形成することで、隣接する入力端子の電位変動が抑えられ、ＥＳＤ耐量を向上できる。
縦形ダイオードにＥＳＤなどによる大きな正の電圧が印加されアバランシェ電流によりｎ型分離層５から電子の注入が発生した場合でも拡散深さの深いｐ型分離層７が形成されている箇所ではｐ型分離層７による電位障壁によりｎ型分離層５からｐ型半導体層１への電子の注入が抑えらる。
そのため、ｎ型分離層５／ｐ型半導体層１／ｎ型拡散層３からなる寄生ｎｐｎトランジスタの働きが抑制されて、第１実施例〜第５実施例よりもＥＳＤ耐量を向上させることができる。
一方、負のサージ電圧が入力された時は、拡散深さの浅いｐ型分離層６が形成された部分でｎ型拡散層３／ｐ型半導体層１／ｎ型分離層５からなる寄生ｎｐｎトランジスタが働いて、ｎ形拡散層５から電子を引き抜くことができるので、隣接する入力端子ＩＮの電圧変動は第１実施例〜第５実施例と同程度に抑制することができる。

この発明の第１実施例の半導体装置の要部断面図 この発明の第２実施例の半導体装置の要部断面図 この発明の第１実施例の半導体装置の要部断面図 この発明の第４実施例の半導体装置の要部断面図 図４の半導体装置の製造方法を示す工程図であり、（ａ）〜（ｄ）は工程順に示した要部製造工程断面図 この発明の第５実施例の半導体装置の要部断面図 この発明の第６実施例の半導体装置の要部断面図 この発明の第７実施例の半導体装置の要部平面図 図８のＡ−Ａ線で切断した断面図 図８のＢ−Ｂ線で切断した断面図 従来の半導体装置の要部断面図で金属電極１０がグランドと接続した場合の図 従来の半導体装置の要部断面図で金属電極１０が浮遊電極となった場合の図

符号の説明

１ ｐ型半導体層
２ ｐ型半導体基板
３、４ ｎ型拡散層
５ ｎ型分離層
６ ｐ型分離層
７ ｐ型分離層（拡散深さが深い）
８、９、１０ 金属電極
１１ 裏面電極
１２ プルアップ抵抗
１４、１５、 絶縁膜
１６ 導電体
２０ トレンチ溝
Ｖｃｃ 電源の高電位側端子／電圧
ＩＮ 入力端子
ＧＮＤ グランド

Claims (7)

1. 半導体層に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、
   第１導電型の半導体層の表面層に離れて形成された複数の第２導電型の第１拡散層と、隣り合う前記第１拡散層の間に挟まれ、前記第１拡散層から離れて前記半導体層の表面層に形成される第１導電型の第２拡散層と、前記第２拡散層の表面から前記半導体層に達して前記隣り合う第１拡散層との間にそれぞれ前記第２拡散層が残るように形成されるトレンチ溝と、前記トレンチ溝の底部に形成された第２導電型の第３拡散層と、前記トレンチ溝を充填した導電体と、前記第１拡散層上に形成された第１金属電極と、前記導電体上および前記第２拡散層上に形成された第２金属電極と、前記半導体層の裏面側に形成した裏面電極とを有し、前記半導体層と前記第１拡散層で前記縦型ｐｎ接合ダイオードを構成する半導体装置であって、前記第２金属電極がグランドと接続することを特徴とする半導体装置。
2. 半導体層に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、
   第１導電型の半導体層の表面層に離れて形成された複数の第２導電型の第１拡散層と、隣り合う前記第１拡散層の間に挟まれ、前記第１拡散層から離れて前記半導体層の表面層に形成される第１導電型の第２拡散層と、前記第２拡散層の表面から前記半導体層に達して前記隣り合う第１拡散層との間にそれぞれ前記第２拡散層が残るように形成されるトレンチ溝と、前記トレンチ溝の底部に形成された第２導電型の第３拡散層と、前記トレンチ溝を充填した導電体と、前記第１拡散層上に形成された第１金属電極と、前記導電体上および前記第２拡散層上に形成された第２金属電極と、前記半導体層の裏面側に形成した裏面電極とを有し、前記半導体層と前記第１拡散層で前記縦型ｐｎ接合ダイオードを構成する半導体装置であって、前記第２金属電極が浮遊電極であることを特徴とする半導体装置。
3. 前記半導体層の裏面側と前記裏面電極の間に、それぞれと接し前記第１半導体層の不純物濃度より高い第１導電型の半導体基板を配置し、
   前記第２拡散層が前記半導体基板に接することを特徴とする請求項１または２に記載の半導体装置。
4. 半導体層に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、
   第１導電型の半導体層の表面層に離れて形成された複数の第２導電型の第１拡散層と、隣り合う前記第１拡散層の間に挟まれ、前記第１拡散層から離れて前記半導体層に形成されるトレンチ溝と、前記トレンチ溝と前記隣り合う第１拡散層のそれぞれの間で、前記半導体層の表面層に前記トレンチ溝の長手方向の側壁と接して形成された第１導電型の第２拡散層と、前記トレンチ溝の底部に形成された第２導電型の第３拡散層と、前記トレンチ溝を充填した導電体と、前記第１拡散層上に形成された第１金属電極と、前記導電体上および前記第２拡散層上に形成された第２金属電極と、前記半導体層の裏面側に形成した裏面電極とを有し、前記第２拡散層は、前記トレンチ溝の長手方向に拡散深さの異なる層を備え、前記半導体層と前記第１拡散層で前記縦型ｐｎ接合ダイオードを構成する半導体装置であって、前記第２金属電極がグランドと接続することを特徴とする半導体装置。
5. 半導体層に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、
   第１導電型の半導体層の表面層に離れて形成された複数の第２導電型の第１拡散層と、隣り合う前記第１拡散層の間に挟まれ、前記第１拡散層から離れて前記半導体層に形成されるトレンチ溝と、前記トレンチ溝と前記隣り合う第１拡散層のそれぞれの間で、前記半導体層の表面層に前記トレンチ溝の長手方向の側壁と接して形成された第１導電型の第２拡散層と、前記トレンチ溝の底部に形成された第２導電型の第３拡散層と、前記トレンチ溝を充填した導電体と、前記第１拡散層上に形成された第１金属電極と、前記導電体上および前記第２拡散層上に形成された第２金属電極と、前記半導体層の裏面側に形成した裏面電極とを有し、前記第２拡散層は、前記トレンチ溝の長手方向に拡散深さの異なる層を備え、前記半導体層と前記第１拡散層で前記縦型ｐｎ接合ダイオードを構成する半導体装置であって、前記第２金属電極が浮遊電極であることを特徴とする半導体装置。
6. 前記第２拡散層は、第１の深さを有する第１層と第２の深さを有する第２層とからなり、第１層と第２層が前記トレンチ溝の長手方向に交互に配置されていることを特徴とする請求項４または５に記載の半導体装置。
7. 前記半導体層の裏面側と前記裏面電極の間に、それぞれと接し前記第１半導体層の不純物濃度より高い第１導電型の半導体基板を配置し、
   最も深さが深い前記第２半導体層と前記第３半導体層が前記半導体基板に接することを特徴とする請求項４ないし６のいずれか一つに記載の半導体装置。
   

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