JP2003209185A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims description 5
- 230000005611 electricity Effects 0.000 abstract description 7
- 230000003068 static effect Effects 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 102100031083 Uteroglobin Human genes 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101000777301 Homo sapiens Uteroglobin Proteins 0.000 description 1
- 108090000203 Uteroglobin Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
- H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/251—Lateral thyristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Thin Film Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Thyristors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ基板を用いた半導体装置において、静
電気が印加された場合に放電効率の良いサイリスタやＳ
ＣＲの形成を可能にする。 【解決手段】 この半導体装置は、外部との接続を行う
ための接続端子と、半導体層が形成された絶縁基板１
と、半導体層内に形成され、接続端子に電気的に接続さ
れた第１の導電型の第１の領域２と、半導体層内に形成
され、第１の領域に電気的に接続された第２の導電型の
第２の領域３と、第２の領域に隣接して半導体層内に形
成された第１の導電型の第３の領域４と、第３の領域に
隣接して半導体層内に形成された第２の導電型の第４の
領域５とを具備する。
電気が印加された場合に放電効率の良いサイリスタやＳ
ＣＲの形成を可能にする。 【解決手段】 この半導体装置は、外部との接続を行う
ための接続端子と、半導体層が形成された絶縁基板１
と、半導体層内に形成され、接続端子に電気的に接続さ
れた第１の導電型の第１の領域２と、半導体層内に形成
され、第１の領域に電気的に接続された第２の導電型の
第２の領域３と、第２の領域に隣接して半導体層内に形
成された第１の導電型の第３の領域４と、第３の領域に
隣接して半導体層内に形成された第２の導電型の第４の
領域５とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体装
置に関し、特に、ＳＯＩ（silicon on insulator）基板
上に形成された静電気保護用のサイリスタやＳＣＲ（si
licon controlledrectifier）を有する半導体装置に関
する。
置に関し、特に、ＳＯＩ（silicon on insulator）基板
上に形成された静電気保護用のサイリスタやＳＣＲ（si
licon controlledrectifier）を有する半導体装置に関
する。
【０００２】
【従来の技術】半導体装置において、入力端子や出力端
子に静電気による高電圧が印加されると、内部回路が破
壊されることがある。このような静電破壊は、特に、Ｃ
ＭＯＳタイプの半導体装置において問題となる。静電破
壊を防止するために、サイリスタやＳＣＲを用いた保護
回路を入力端子や出力端子に接続することが広く行われ
ている。
子に静電気による高電圧が印加されると、内部回路が破
壊されることがある。このような静電破壊は、特に、Ｃ
ＭＯＳタイプの半導体装置において問題となる。静電破
壊を防止するために、サイリスタやＳＣＲを用いた保護
回路を入力端子や出力端子に接続することが広く行われ
ている。
【０００３】例えば、日本国特許出願公告（特公）平２
−５２４２６号公報には、図４に示すようなＣＭＯＳタ
イプの半導体装置における保護回路が開示されている。
この保護回路は、第１導電型の半導体基板４３内に形成
され、基準電源電圧ＶSSに接続された第１導電型の第１
コンタクト領域４５と、上記基板内に形成され、基準電
源電圧に接続された第２導電型の第１半導体領域４６
と、ウエル領域４４内に形成され、任意の信号入力端子
もしくは信号出力端子に接続された第２導電型の第２コ
ンタクト領域４８と、上記ウエル領域内に形成され、上
記信号入力端子もしくは信号出力端子に接続された第１
導電型の第２半導体領域４７とを具備している。
−５２４２６号公報には、図４に示すようなＣＭＯＳタ
イプの半導体装置における保護回路が開示されている。
この保護回路は、第１導電型の半導体基板４３内に形成
され、基準電源電圧ＶSSに接続された第１導電型の第１
コンタクト領域４５と、上記基板内に形成され、基準電
源電圧に接続された第２導電型の第１半導体領域４６
と、ウエル領域４４内に形成され、任意の信号入力端子
もしくは信号出力端子に接続された第２導電型の第２コ
ンタクト領域４８と、上記ウエル領域内に形成され、上
記信号入力端子もしくは信号出力端子に接続された第１
導電型の第２半導体領域４７とを具備している。
【０００４】図４において、半導体基板４３は、Ｐ+型
エピタキシャル層４１と、Ｐ型エピタキシャル層４２と
を含んでいる。また、入力端子ＩＮには、ＰチャネルＭ
ＯＳトランジスタＱＰ１と、ＮチャネルＭＯＳトランジ
スタＱＮ１とが接続されている。
エピタキシャル層４１と、Ｐ型エピタキシャル層４２と
を含んでいる。また、入力端子ＩＮには、ＰチャネルＭ
ＯＳトランジスタＱＰ１と、ＮチャネルＭＯＳトランジ
スタＱＮ１とが接続されている。
【０００５】入力端子ＩＮに正の高電圧が印加された場
合には、サイリスタ本来の動作として、入力端子ＩＮに
接続されたＰ+型コンタクト領域４７から、Ｎウエル４
４及びＰ型エピタキシャル層４２を介して、Ｎ+型半導
体領域４６へと電流が流れるようになっている。
合には、サイリスタ本来の動作として、入力端子ＩＮに
接続されたＰ+型コンタクト領域４７から、Ｎウエル４
４及びＰ型エピタキシャル層４２を介して、Ｎ+型半導
体領域４６へと電流が流れるようになっている。
【０００６】一方、入力端子ＩＮに負の電圧が印加され
た場合には、基準電源電圧ＶSSに接続されたＰ+型エピ
タキシャル層４１又はＰ+型コンタクト領域４５から、
Ｐ型エピタキシャル層４２及びＮウエル４４を介して、
Ｎ+型コンタクト領域４８に接続された入力端子ＩＮへ
と、順方向の放電経路に沿って電流が流れるようになっ
ている。このように、サイリスタを用いた従来の保護回
路は、ウエルを含めて、縦方向に少なからず構成要素が
必要であった。
た場合には、基準電源電圧ＶSSに接続されたＰ+型エピ
タキシャル層４１又はＰ+型コンタクト領域４５から、
Ｐ型エピタキシャル層４２及びＮウエル４４を介して、
Ｎ+型コンタクト領域４８に接続された入力端子ＩＮへ
と、順方向の放電経路に沿って電流が流れるようになっ
ている。このように、サイリスタを用いた従来の保護回
路は、ウエルを含めて、縦方向に少なからず構成要素が
必要であった。
【０００７】ところで、複数のＭＯＳトランジスタ間の
電気的な分離を良好にするために、絶縁基板上に単結晶
シリコン層を成長させたＳＯＩ基板が用いられている。
このようなＳＯＩ基板を用いることにより、ＭＯＳトラ
ンジスタの寄生容量を低減でき、高周波特性も良好とな
る。
電気的な分離を良好にするために、絶縁基板上に単結晶
シリコン層を成長させたＳＯＩ基板が用いられている。
このようなＳＯＩ基板を用いることにより、ＭＯＳトラ
ンジスタの寄生容量を低減でき、高周波特性も良好とな
る。
【０００８】しかしながら、ＳＯＩ基板を用いた半導体
装置においては、縦方向に構成要素を配置することはで
きないので、静電気が印加された場合に放電効率の良い
サイリスタやＳＣＲを形成することが困難であった。
装置においては、縦方向に構成要素を配置することはで
きないので、静電気が印加された場合に放電効率の良い
サイリスタやＳＣＲを形成することが困難であった。
【０００９】
【発明が解決しようとする課題】そこで、上記の点に鑑
み、本発明は、ＳＯＩ基板を用いた半導体装置におい
て、静電気が印加された場合に放電効率の良いサイリス
タやＳＣＲの形成を可能にすることを目的とする。
み、本発明は、ＳＯＩ基板を用いた半導体装置におい
て、静電気が印加された場合に放電効率の良いサイリス
タやＳＣＲの形成を可能にすることを目的とする。
【００１０】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る半導体装置は、外部との接続を行うた
めの接続端子と、半導体層が形成された絶縁基板と、半
導体層内に形成され、接続端子に電気的に接続された第
１の導電型の第１の領域と、半導体層内に形成され、第
１の領域に電気的に接続された第２の導電型の第２の領
域と、第２の領域に隣接して半導体層内に形成された第
１の導電型の第３の領域と、第３の領域に隣接して半導
体層内に形成された第２の導電型の第４の領域とを具備
する。
め、本発明に係る半導体装置は、外部との接続を行うた
めの接続端子と、半導体層が形成された絶縁基板と、半
導体層内に形成され、接続端子に電気的に接続された第
１の導電型の第１の領域と、半導体層内に形成され、第
１の領域に電気的に接続された第２の導電型の第２の領
域と、第２の領域に隣接して半導体層内に形成された第
１の導電型の第３の領域と、第３の領域に隣接して半導
体層内に形成された第２の導電型の第４の領域とを具備
する。
【００１１】ここで、第４の領域が、高電位側の電源電
位又は低電位側の電源電位を供給するための配線に電気
的に接続されていても良い。また、本発明に係る半導体
装置は、第３の領域上に絶縁膜を介して形成されたゲー
ト電極をさらに具備しても良い。その場合には、ゲート
電極が、高電位側の電源電位又は低電位側の電源電位を
供給するための配線に電気的に接続されていても良い。
位又は低電位側の電源電位を供給するための配線に電気
的に接続されていても良い。また、本発明に係る半導体
装置は、第３の領域上に絶縁膜を介して形成されたゲー
ト電極をさらに具備しても良い。その場合には、ゲート
電極が、高電位側の電源電位又は低電位側の電源電位を
供給するための配線に電気的に接続されていても良い。
【００１２】さらに、第１の領域と第２の領域とが、半
導体層上に形成されたサリサイド層によって電気的に接
続されていても良い。第３の領域は、第１の導電型の半
導体層に第１の導電型の不純物をさらに注入することに
よって形成されることが望ましい。
導体層上に形成されたサリサイド層によって電気的に接
続されていても良い。第３の領域は、第１の導電型の半
導体層に第１の導電型の不純物をさらに注入することに
よって形成されることが望ましい。
【００１３】また、本発明に係る半導体装置は、半導体
層内に形成され、接続端子に電気的に接続された第２の
導電型の第５の領域と、第５の領域に隣接して半導体層
内に形成された第１の導電型の第６の領域と、第６の領
域に隣接して半導体層内に形成された第２の導電型の第
７の領域と、第６の領域上に絶縁膜を介して形成された
第２のゲート電極とをさらに具備しても良い。その場合
には、第７の領域及び第２のゲート電極が、高電位側の
電源電位又は低電位側の電源電位を供給するための配線
に電気的に接続されていても良い。
層内に形成され、接続端子に電気的に接続された第２の
導電型の第５の領域と、第５の領域に隣接して半導体層
内に形成された第１の導電型の第６の領域と、第６の領
域に隣接して半導体層内に形成された第２の導電型の第
７の領域と、第６の領域上に絶縁膜を介して形成された
第２のゲート電極とをさらに具備しても良い。その場合
には、第７の領域及び第２のゲート電極が、高電位側の
電源電位又は低電位側の電源電位を供給するための配線
に電気的に接続されていても良い。
【００１４】上記のように構成された本発明によれば、
ＳＯＩ基板を用いた半導体装置において、静電気が印加
された場合に放電効率の良いサイリスタやＳＣＲを形成
することが可能となる。
ＳＯＩ基板を用いた半導体装置において、静電気が印加
された場合に放電効率の良いサイリスタやＳＣＲを形成
することが可能となる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳しく説明する。なお、同一の
要素には同一の番号を付して、説明を省略する。図１
に、本発明の第１の実施形態に係る半導体装置の一部を
示す。この半導体装置は、サファイアや石英等の絶縁基
板１上に、単結晶シリコンを成長させて形成される。単
結晶シリコン層において、入力端子ＩＮに接続されたＰ
チャネルＭＯＳトランジスタＱＰ１やＮチャネルＭＯＳ
トランジスタＱＮ１等を静電気から保護するための保護
回路が形成されている。ここで、トランジスタＱＰ１の
ソースは高電位側の電源電位ＶDDに接続され、トランジ
スタＱＮ１のソースは低電位側の電源電位ＶSS（本実施
形態においては接地電位とする）に接続されている。
て、図面を参照しながら詳しく説明する。なお、同一の
要素には同一の番号を付して、説明を省略する。図１
に、本発明の第１の実施形態に係る半導体装置の一部を
示す。この半導体装置は、サファイアや石英等の絶縁基
板１上に、単結晶シリコンを成長させて形成される。単
結晶シリコン層において、入力端子ＩＮに接続されたＰ
チャネルＭＯＳトランジスタＱＰ１やＮチャネルＭＯＳ
トランジスタＱＮ１等を静電気から保護するための保護
回路が形成されている。ここで、トランジスタＱＰ１の
ソースは高電位側の電源電位ＶDDに接続され、トランジ
スタＱＮ１のソースは低電位側の電源電位ＶSS（本実施
形態においては接地電位とする）に接続されている。
【００１６】本実施形態においては、入力端子ＩＮに正
の高電圧が印加された場合に動作する２組の保護回路
が、入力端子ＩＮに接続されたサリサイド層６を中心と
して、対称的に配置されている。
の高電圧が印加された場合に動作する２組の保護回路
が、入力端子ＩＮに接続されたサリサイド層６を中心と
して、対称的に配置されている。
【００１７】図１に示すように、保護回路は、単結晶シ
リコン層に形成されたＰ+領域２と、Ｐ-領域４と、Ｐ-
領域４の両側に形成されたＮ+領域３及び５とを含んで
いる。Ｐ+領域２の上にはサリサイド層６が形成されて
おり、サリサイド層６は入力端子ＩＮに接続される。Ｐ
+領域２とＮ+領域３とは、サリサイド層７によって接続
されている。これにより、Ｐ+領域２とＮ+領域３との間
をオーミックに接続することができる。また、Ｐ-領域
４の上には、ゲート絶縁膜９を介して、ゲート電極１０
が形成されており、ゲート電極１０の側壁には、サイド
ウォール１１が形成されている。さらに、Ｎ+領域５の
上には、サリサイド層８が形成されており、サリサイド
層８は低電位側の電源電位ＶSSに接続される。
リコン層に形成されたＰ+領域２と、Ｐ-領域４と、Ｐ-
領域４の両側に形成されたＮ+領域３及び５とを含んで
いる。Ｐ+領域２の上にはサリサイド層６が形成されて
おり、サリサイド層６は入力端子ＩＮに接続される。Ｐ
+領域２とＮ+領域３とは、サリサイド層７によって接続
されている。これにより、Ｐ+領域２とＮ+領域３との間
をオーミックに接続することができる。また、Ｐ-領域
４の上には、ゲート絶縁膜９を介して、ゲート電極１０
が形成されており、ゲート電極１０の側壁には、サイド
ウォール１１が形成されている。さらに、Ｎ+領域５の
上には、サリサイド層８が形成されており、サリサイド
層８は低電位側の電源電位ＶSSに接続される。
【００１８】図２に、この保護回路の構造と等価回路を
示す。図２の（ａ）に示すように、Ｐ+領域２と、Ｎ+領
域３と、Ｐ-領域４と、Ｎ+領域５とが順に接続されて、
サイリスタを構成している。さらに、Ｐ-領域４上にゲ
ート絶縁膜を介してゲート電極１０が設けられているの
で、ターンオンが起こる電圧（スイッチング電圧）Ｖ S
を制御することが可能な３端子デバイスであるＳＣＲが
構成される。ＳＣＲは、アノードＡと、カソードＫと、
ゲートＧとを有している。図２の（ｂ）において、サイ
リスタの等価回路は、２つのバイポーラトランジスタＱ
１とＱ２によって表すことができる。ＳＣＲの場合に
は、バイポーラトランジスタＱ２が、ゲートを有するＮ
チャネル電界効果トランジスタＱ３としても動作すると
考えることができる。
示す。図２の（ａ）に示すように、Ｐ+領域２と、Ｎ+領
域３と、Ｐ-領域４と、Ｎ+領域５とが順に接続されて、
サイリスタを構成している。さらに、Ｐ-領域４上にゲ
ート絶縁膜を介してゲート電極１０が設けられているの
で、ターンオンが起こる電圧（スイッチング電圧）Ｖ S
を制御することが可能な３端子デバイスであるＳＣＲが
構成される。ＳＣＲは、アノードＡと、カソードＫと、
ゲートＧとを有している。図２の（ｂ）において、サイ
リスタの等価回路は、２つのバイポーラトランジスタＱ
１とＱ２によって表すことができる。ＳＣＲの場合に
は、バイポーラトランジスタＱ２が、ゲートを有するＮ
チャネル電界効果トランジスタＱ３としても動作すると
考えることができる。
【００１９】図２の（ａ）において、カソード電位がア
ノード電位よりも高い場合には、Ｐ -領域４とＮ+領域３
との間のＰＮ接合が逆方向にバイアスされるようになっ
ている。従って、アノード・カソード間の電圧が小さい
場合には、電流がほとんど流れず、ＳＣＲはオフ状態と
なっている。アノード・カソード間の電圧がスイッチン
グ電圧ＶSを越えると、Ｐ-領域４とＮ+領域３との間の
ＰＮ接合がなだれ破壊を起こし、ＳＣＲはターンオンす
る。ゲート電極１０に印加する電圧によって、スイッチ
ング電圧ＶSの値を変化させることができる。本実施形
態においては、ゲート電極１０を低電位側の電源電位Ｖ
SSに接続することにより通常の状態でトランジスタＱ３
をオフさせているが、ゲート電極１０の電位を内部回路
によって制御するようにすれば、Ｎチャネルの出力トラ
ンジスタとして動作させることもできる。また、Ｐ-領
域４を形成するために不純物の注入を別途行い、Ｐ-領
域４の不純物濃度を通常のシリコン層における不純物濃
度よりも高くすることによって、スイッチング電圧ＶS
をさらに低下させることも可能である。
ノード電位よりも高い場合には、Ｐ -領域４とＮ+領域３
との間のＰＮ接合が逆方向にバイアスされるようになっ
ている。従って、アノード・カソード間の電圧が小さい
場合には、電流がほとんど流れず、ＳＣＲはオフ状態と
なっている。アノード・カソード間の電圧がスイッチン
グ電圧ＶSを越えると、Ｐ-領域４とＮ+領域３との間の
ＰＮ接合がなだれ破壊を起こし、ＳＣＲはターンオンす
る。ゲート電極１０に印加する電圧によって、スイッチ
ング電圧ＶSの値を変化させることができる。本実施形
態においては、ゲート電極１０を低電位側の電源電位Ｖ
SSに接続することにより通常の状態でトランジスタＱ３
をオフさせているが、ゲート電極１０の電位を内部回路
によって制御するようにすれば、Ｎチャネルの出力トラ
ンジスタとして動作させることもできる。また、Ｐ-領
域４を形成するために不純物の注入を別途行い、Ｐ-領
域４の不純物濃度を通常のシリコン層における不純物濃
度よりも高くすることによって、スイッチング電圧ＶS
をさらに低下させることも可能である。
【００２０】ＳＣＲがターンオンすると、アノード・カ
ソード間の電圧が低下して、ほぼ一定の値にクランプさ
れる。再び図１を参照すると、ＳＣＲのクランプ電圧
は、ゲート電極１０の長さ（ゲート長）Ｌによって調整
することができる。また、ＳＣＲのクランプ電圧は、図
２の（ｂ）に示すＮチャネル電界効果トランジスタＱ３
のドレインに相当するＮ+領域３の長さＤによっても調
整することができる。これらの値を小さくすると、クラ
ンプ電圧も小さくなる。
ソード間の電圧が低下して、ほぼ一定の値にクランプさ
れる。再び図１を参照すると、ＳＣＲのクランプ電圧
は、ゲート電極１０の長さ（ゲート長）Ｌによって調整
することができる。また、ＳＣＲのクランプ電圧は、図
２の（ｂ）に示すＮチャネル電界効果トランジスタＱ３
のドレインに相当するＮ+領域３の長さＤによっても調
整することができる。これらの値を小さくすると、クラ
ンプ電圧も小さくなる。
【００２１】次に、本発明の第２の実施形態について説
明する。図３に、本発明の第２の実施形態に係る半導体
装置の一部を示す。本実施形態においては、入力端子Ｉ
Ｎに正の高電圧が印加された場合に動作する第１の保護
回路と、入力端子ＩＮに負の電圧が印加された場合に動
作する第２の保護回路とが配置されている。
明する。図３に、本発明の第２の実施形態に係る半導体
装置の一部を示す。本実施形態においては、入力端子Ｉ
Ｎに正の高電圧が印加された場合に動作する第１の保護
回路と、入力端子ＩＮに負の電圧が印加された場合に動
作する第２の保護回路とが配置されている。
【００２２】図３に示すように、Ｐ+領域２と、Ｎ+領域
３と、Ｐ-領域４と、Ｎ+領域５とを含む第１の保護回路
については、第１の実施形態において説明したのと同様
である。さらに、本実施形態においては、第２の保護回
路において、Ｎ+領域２１と、Ｐ-領域２２と、Ｎ+領域
２３とを含むＮチャネル電界効果トランジスタＱ４を有
している。
３と、Ｐ-領域４と、Ｎ+領域５とを含む第１の保護回路
については、第１の実施形態において説明したのと同様
である。さらに、本実施形態においては、第２の保護回
路において、Ｎ+領域２１と、Ｐ-領域２２と、Ｎ+領域
２３とを含むＮチャネル電界効果トランジスタＱ４を有
している。
【００２３】Ｐ+領域２及びＮ+領域２１の上にはサリサ
イド層２４が形成されており、サリサイド層２４は入力
端子ＩＮに接続される。また、Ｐ-領域２２の上には、
ゲート絶縁膜２６を介して、ゲート電極２７が形成され
ており、ゲート電極２７の側壁には、サイドウォール２
８が形成されている。さらに、Ｎ+領域２３の上には、
サリサイド層２５が形成されており、サリサイド層２５
は低電位側の電源電位ＶSSに接続される。
イド層２４が形成されており、サリサイド層２４は入力
端子ＩＮに接続される。また、Ｐ-領域２２の上には、
ゲート絶縁膜２６を介して、ゲート電極２７が形成され
ており、ゲート電極２７の側壁には、サイドウォール２
８が形成されている。さらに、Ｎ+領域２３の上には、
サリサイド層２５が形成されており、サリサイド層２５
は低電位側の電源電位ＶSSに接続される。
【００２４】入力端子ＩＮに負の電圧が印加された場合
には、Ｎチャネル電界効果トランジスタＱ４がオン状態
となり、低電位側の電源電圧ＶSSに電気的に接続された
Ｎ+領域２３から、Ｐ-領域２２を介して、Ｎ+領域２１
に電気的に接続された入力端子ＩＮへと電流が流れるよ
うになっている。
には、Ｎチャネル電界効果トランジスタＱ４がオン状態
となり、低電位側の電源電圧ＶSSに電気的に接続された
Ｎ+領域２３から、Ｐ-領域２２を介して、Ｎ+領域２１
に電気的に接続された入力端子ＩＮへと電流が流れるよ
うになっている。
【００２５】上記の実施形態においては、低電位側の電
源電位ＶSSを接地するＰ型基板に対応した回路例につい
て説明したが、本発明は、高電位側の電源電位ＶDDを接
地するＮ型基板に対応した回路に適用することも可能で
あり、その場合においても、上記と同様の効果が得られ
る。
源電位ＶSSを接地するＰ型基板に対応した回路例につい
て説明したが、本発明は、高電位側の電源電位ＶDDを接
地するＮ型基板に対応した回路に適用することも可能で
あり、その場合においても、上記と同様の効果が得られ
る。
【００２６】
【発明の効果】以上述べた様に、本発明によれば、ＳＯ
Ｉ基板を用いた半導体装置において、静電気が印加され
た場合に放電効率の良いサイリスタやＳＣＲを形成する
ことが可能となる。その結果、静電気保護回路の面積を
小さくしながら高い静電気耐圧を有するＣＭＯＳタイプ
の半導体装置を実現することができる。
Ｉ基板を用いた半導体装置において、静電気が印加され
た場合に放電効率の良いサイリスタやＳＣＲを形成する
ことが可能となる。その結果、静電気保護回路の面積を
小さくしながら高い静電気耐圧を有するＣＭＯＳタイプ
の半導体装置を実現することができる。
【図１】本発明の第１の実施形態に係る半導体装置の一
部を示す図である。
部を示す図である。
【図２】図１に示す半導体装置に含まれる保護回路の構
成と等価回路を示す回路図である。
成と等価回路を示す回路図である。
【図３】本発明の第２の実施形態に係る半導体装置の一
部を示す図である。
部を示す図である。
【図４】従来の半導体装置の一部を示す図である。
１ 絶縁基板
２ Ｐ+領域
３、５、２１、２３ Ｎ+領域
４、２２ Ｐ-領域
６〜８、２４、２５ サリサイド層
９、２６ ゲート絶縁膜
１０、２７ ゲート電極
１１、２８ サイドウォール
ＩＮ 入力端子
ＱＰ１、ＱＮ１、Ｑ１〜Ｑ４ トランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092
29/749
Ｆターム(参考） 5F005 AA03 AB03 AC02 AE09 AF01
CA02
5F038 AV06 BH01 BH13 CA06 EZ06
EZ20
5F048 AA02 AB06 AB07 AC03 AC07
BA16 BF06 CC09 CC10 CC15
CC16 CC19
Claims (8)
- 【請求項１】 外部との接続を行うための接続端子と、 半導体層が形成された絶縁基板と、 前記半導体層内に形成され、前記接続端子に電気的に接
続された第１の導電型の第１の領域と、 前記半導体層内に形成され、前記第１の領域に電気的に
接続された第２の導電型の第２の領域と、 前記第２の領域に隣接して前記半導体層内に形成された
第１の導電型の第３の領域と、 前記第３の領域に隣接して前記半導体層内に形成された
第２の導電型の第４の領域と、を具備する半導体装置。 - 【請求項２】 前記第４の領域が、高電位側の電源電位
又は低電位側の電源電位を供給するための配線に電気的
に接続されていることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 前記第３の領域上に絶縁膜を介して形成
されたゲート電極をさらに具備する請求項１又は２記載
の半導体装置。 - 【請求項４】 前記ゲート電極が、高電位側の電源電位
又は低電位側の電源電位を供給するための配線に電気的
に接続されていることを特徴とする請求項３記載の半導
体装置。 - 【請求項５】 前記第１の領域と前記第２の領域とが、
前記半導体層上に形成されたサリサイド層によって電気
的に接続されていることを特徴とする請求項１〜４のい
ずれか１項記載の半導体装置。 - 【請求項６】 前記第３の領域が、第１の導電型の半導
体層に第１の導電型の不純物をさらに注入することによ
って形成されたことを特徴とする請求項１〜５のいずれ
か１項記載の半導体装置。 - 【請求項７】 前記半導体層内に形成され、前記接続端
子に電気的に接続された第２の導電型の第５の領域と、 前記第５の領域に隣接して前記半導体層内に形成された
第１の導電型の第６の領域と、 前記第６の領域に隣接して前記半導体層内に形成された
第２の導電型の第７の領域と、 前記第６の領域上に絶縁膜を介して形成された第２のゲ
ート電極と、をさらに具備する請求項１〜６のいずれか
１項記載の半導体装置。 - 【請求項８】 前記第７の領域及び第２のゲート電極
が、高電位側の電源電位又は低電位側の電源電位を供給
するための配線に電気的に接続されていることを特徴と
する請求項７記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002004606A JP2003209185A (ja) | 2002-01-11 | 2002-01-11 | 半導体装置 |
| US10/329,676 US6894351B2 (en) | 2002-01-11 | 2002-12-27 | Semiconductor device for electrostatic protection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002004606A JP2003209185A (ja) | 2002-01-11 | 2002-01-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003209185A true JP2003209185A (ja) | 2003-07-25 |
Family
ID=27605946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002004606A Withdrawn JP2003209185A (ja) | 2002-01-11 | 2002-01-11 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6894351B2 (ja) |
| JP (1) | JP2003209185A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2016013396A1 (ja) * | 2014-07-25 | 2016-01-28 | ソニー株式会社 | 静電保護素子および静電保護回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4800605B2 (ja) * | 2004-11-15 | 2011-10-26 | Ｏｋｉセミコンダクタ株式会社 | 静電破壊保護回路 |
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| US7298008B2 (en) * | 2006-01-20 | 2007-11-20 | International Business Machines Corporation | Electrostatic discharge protection device and method of fabricating same |
| DE102006022105B4 (de) * | 2006-05-11 | 2012-03-08 | Infineon Technologies Ag | ESD-Schutz-Element und ESD-Schutz-Einrichtung zur Verwendung in einem elektrischen Schaltkreis |
| US7619863B2 (en) | 2006-07-06 | 2009-11-17 | Stmicroelectronics, Sa | Gated thyristor and related system and method |
| US8737027B1 (en) * | 2007-07-27 | 2014-05-27 | Cypress Semiconductor Corporation | ESD protection device with charge collections regions |
| JP2011003693A (ja) * | 2009-06-18 | 2011-01-06 | Renesas Electronics Corp | 半導体集積回路装置 |
| WO2015112163A1 (en) * | 2014-01-24 | 2015-07-30 | Intel Corporation | Fin-based semiconductor devices and methods |
| US12027612B2 (en) * | 2021-01-14 | 2024-07-02 | Texas Instruments Incorporated | SCR having selective well contacts |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5240865A (en) * | 1990-07-30 | 1993-08-31 | Texas Instruments Incorporated | Method of forming a thyristor on an SOI substrate |
| US5708288A (en) * | 1995-11-02 | 1998-01-13 | Motorola, Inc. | Thin film silicon on insulator semiconductor integrated circuit with electrostatic damage protection and method |
| US5981983A (en) * | 1996-09-18 | 1999-11-09 | Kabushiki Kaisha Toshiba | High voltage semiconductor device |
| US6015992A (en) * | 1997-01-03 | 2000-01-18 | Texas Instruments Incorporated | Bistable SCR-like switch for ESD protection of silicon-on-insulator integrated circuits |
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-
2002
- 2002-01-11 JP JP2002004606A patent/JP2003209185A/ja not_active Withdrawn
- 2002-12-27 US US10/329,676 patent/US6894351B2/en not_active Expired - Lifetime
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| JP2010532566A (ja) * | 2007-06-29 | 2010-10-07 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 静電放電保護デバイスおよびこれを含む半導体デバイスの製造方法 |
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| US10361183B2 (en) | 2014-07-25 | 2019-07-23 | Sony Semiconductor Solutions Corporation | Electrostatic protective device and electrostatic protective circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030141545A1 (en) | 2003-07-31 |
| US6894351B2 (en) | 2005-05-17 |
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