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JP3262579B2 - 金属酸化物半導体電界効果型トランジスタ回路 - Google Patents

金属酸化物半導体電界効果型トランジスタ回路

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JP3262579B2
JP3262579B2 JP04188492A JP4188492A JP3262579B2 JP 3262579 B2 JP3262579 B2 JP 3262579B2 JP 04188492 A JP04188492 A JP 04188492A JP 4188492 A JP4188492 A JP 4188492A JP 3262579 B2 JP3262579 B2 JP 3262579B2
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JP
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gate
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フレデリック・ピーター・ジョーンズ
ジョセフ・アンドリュー・エディナック
ジョン・マーニング・セッビジ・ネイルソン
ロバート・ステファン・ラサール
ジェフリー・ジェラード・マンスマン
クレール・エリザベス・ジャコスキー
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Harris Corp
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    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
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    • H—ELECTRICITY
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    • H10D84/141—VDMOS having built-in components
    • H10D84/146—VDMOS having built-in components the built-in components being Schottky barrier diodes

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は金属酸化物半導体電界効
果型トランジスタ（ＭＯＳＦＥＴ）回路に関し、特に、
一体化された回路を有する電力用垂直拡散ＭＯＳ（ＶＤ
ＭＯＳ）トランジスタに関する。
【０００２】
【発明の背景】１つの型の電力用ＭＯＳＦＥＴトランジ
スタは垂直拡散ＭＯＳ（ＶＤＭＯＳ）トランジスタとし
て知られている。この型のトランジスタは、１９８６年
１２月２３日にＪ．Ｍ．Ｓ Ｎｅｉｌｓｏｎ等に与えら
れた米国特許第４．６３１．５６４号，発明の名称「電
力用ＭＯＳ半導体装置のゲートシールド構造」に記載さ
れている。
【０００３】種々の構成の電界効果トランジスタは、以
下の特許によって示されるように、この技術分野の従来
技術分野から知ることができる。
【０００４】Ｈｏｎｄａの米国特許第４．３９４．５９
０号は、高電圧動作を可能にする電界効果型トランジス
タの直列構成を提供する発明を教示しており、抵抗／コ
ンデンサバイアス回路がその回路の高周波動作を可能に
するために利用されている。ツェナーダイオードは、電
界効果型トランジスタのゲート電極とソース電極の間に
含まれており、ゲート電極とソース電極の間の破壊電圧
より小さくなるように選択されたツェナー電圧に電極間
の電圧を限定することによって保護する。
【０００５】Ｏ’Ｃｏｎｎｏｒ等の米国特許第４．５９
０．３９５号は、バイポーラトランジスタを駆動するＦ
ＥＴトランジスタを含む回路を教示している。ツェナー
ダイオード４２はＦＥＴトランジスタのゲートと、並列
抵抗４１ａとコンデンサ４１の共通接続との間に接続さ
れている。ツェナーダイオード４２はバイポーラトラン
ジスタ３８とスピードアップコンデンサ４１の間の充放
電通路を提供し、それによってトランジスタ３８の高速
オン，及び高速オフを提供する。
【０００６】Ｍａｊｕｍｄａｒ等の米国特許第４．６７
２．２４５号は、バイポーラトランジスタ３を駆動する
ＭＯＳＦＥＴトランジスタ２を含む高周波電力用スイッ
チング装置を開示しており、１つのドライバによってそ
の装置をオン，オフするためにツェナーダイオードと、
バイポーラ３のベース電極とＭＯＳＦＥＴ２のゲート電
極の間に接続された２つの他のダイオード７，８との組
み合わせを含む回路を有する。そのダイオードは非飽和
領域でバイポーラトランジスタが動作できるようにし、
それによってバイポーラトランジスタ３の蓄積時間を減
少する一方、逆バイアスの安全な動作領域を拡大する。
この方法において、比較的高い電流電圧状態において高
速動作が得られ、それによって装置の周波数応答を高め
る。
【０００７】Ｕｅｎｏ等の米国特許第４．８０１．９８
３号は、スイッチング回路に含まれる電界効果型トラン
ジスタのソース電極とドレイン電極の間に接続されたシ
ョットキーダイオードを含む一方向性スイッチング回路
を教示している。ショットキーダイオードは、関連する
ＦＥＴと直列回路において接続され、一方向性電流を提
供し、その回路のスイッチング動作を高めるために電荷
蓄積効果を実質的に減少する。
【０００８】Ｃｏｇａｎの米国特許第４．８１１．０６
５号は、共通基板上で垂直ＤＭＯＳトランジスタとショ
ットキーダイオードの組み合わせを教示している。ＤＭ
ＯＳトランジスタの断面は図６に示され、その等価回路
が図７に示されている。ショットキーダイオードは効果
においてＤＭＯＳトランジスタのボデー（ｂｏｄｙ）ダ
イオードにかけて並列に接続されており、ボデーダイオ
ードが順方向にバイアスされるのを妨げ、それによって
ボデーダイオードが順方向バイアス状態，或いは導通状
態から逆方向バイアス状態，或いは非導通状態に回復す
るのに必要な回復時間を減少する。高いｄｖ／ｄｔ動作
状態のときにボデーダイオードを流れる電流を反転する
ためにその方法でショットキーダイオードを使用するこ
とによってＤＭＯＳトランジスタのオンが高められる。
その理由は少数キャリアが再結合するためにＰＮボデー
ダイオードへ流れることができないためである。更に、
ショットキーダイオードの使用により、ＤＭＯＳトラン
ジスタのソースボデー領域，及びドレインによって形成
された寄生バイポーラ接合トランジスタはオンできず、
それによってバイポーラ接合トランジスタの二次破壊を
防ぐ。更に、この特許の図５は望ましくないｄｖ／ｄｔ
のオンを避けるために、ＤＭＯＳトランジスタと組み合
わせて使用される外部ダイオードを含む回路を開示して
いる。図５に示すされるように、外部ダイオードはＤＭ
ＯＳトランジスタと並列に接続され、低電圧ショットキ
ーダイオードがＤＭＯＳトランジスタと直列に接続され
ている。この方法において、並列接続シリコンダイオー
ドだけが導通し、それによってボデーダイオードを流れ
る電流を反転し、ボデーダイオードを介する電流の導通
によってもたらされる望ましくない蓄積時間を妨げる。
【０００９】Ｍｉｈａｒａの米国特許第４．８９３．１
５８号は、２つの電界効果型トランジスタ１４，１６の
間の主電流通路において接続されたインダクタンス２８
を含むゲート駆動回路を開示しており、電力スイッチン
グ装置の入力コンデンサが駆動され、インダクタンス２
８が駆動トランジスタに接続された電源電圧の約２倍に
ゲート電圧を増加するためのオンの間に共振回路を提供
する。ショットキーダイオード３０は電源ＶS ，及びＦ
ＥＴ１４の間に接続され、入力コンデンサが電源に逆放
電するのを防ぐ。
【００１０】一体ドライバを有する垂直電力用ＭＯＳＦ
ＥＴの設計，及び構成は、１９８６年のＭＩＴが著作権
を有するＪ．Ｂ．Ｂｅｒｎｓｔｅｉｎの論文「一体ドラ
イバを有する垂直電力用ＭＯＳＦＥＴの設計，及び構
成」に記載されている。
【００１１】一般に、この型の電力用装置において内蔵
回路の機能は典型的にはダイオード横型バイポーラトラ
ンジスタ，及び標準電力用ＭＯＳ装置を形成するために
使用されるＮ+ ソースとＰボデー拡散から形成されるＮ
+ ／Ｐ接合を有する横型ＭＯＳ装置を利用することによ
り提供される。
【００１２】知られているように、寄生垂直ＮＰＮトラ
ンジスタは、また、ＶＤＭＯＳ構造によって形成され
る。この型の装置の欠点は寄生バイポーラ垂直ＮＰＮト
ランジスタの高利得から生じるｄｖ／ｄｔ能力の減少で
ある。典型的にはこのトランジスタの存在は標準ＶＤＭ
ＯＳ装置において重要な問題を提起するものではなく、
その理由はＮ+ ソース拡散がＰ+ ボデー領域にそれを接
続する金属導体によって短絡させられるためである。寄
生バイポーラＮＰＮトランジスタの利得はそれによって
減少し、従って、ｄｖ／ｄｔ性能は低下しない。
【００１２】
【発明の概要】本発明の１つの実施例によると、モノリ
シック半導体装置は第１と第２の主電極と制御電極を有
するＶＤＭＯＳトランジスタと、第１と第２の主電極と
制御電極を有する横型ＭＯＳＦＥＴを有し、横型ＭＯＳ
ＦＥＴの第１と第２の電極の１つはＶＤＭＯＳトランジ
スタの第１と第２の主電極のドーピング濃度より低いド
ーピング濃度を有する
【００１３】本発明の他の実施例によると、低い濃度を
有するその１つの電極は、ＶＤＭＯＳトランジスタの制
御電極に接続される。
【００１４】本発明の更に他の実施例によると、その１
つの電極はその１つの電極とショットキーバリアダイオ
ードを形成する金属接続によってＶＤＭＯＳトランジス
タの制御電極に接続されている。
【００１５】本発明の更に他の実施例によると、横型Ｍ
ＯＳＦＥＴの他の電極はＶＤＭＯＳトランジスタの第
１，及び第２の電極の１つに接続されている。
【００１６】本発明のもう１つの実施例によると、モノ
リシック半導体装置は第１の導電型の材料から形成さ
れ、その上方領域がその下方領域より低い不純物のドー
ピング濃度を有する基板と、その基板の上方領域に形成
された第２の導電型の材料の第１の領域と、周りに第２
の導電材料の環状リングを形成するように第２の導電型
の領域に形成された第１の導電型材料の第２の領域と、
基板の上方領域に形成された第２の導電型材料の第３の
領域と、第２の導電型の第３の領域に形成された第２の
領域より低いドーピング濃度を有する第１の導電型材料
の第４の領域と、第４の領域の周りに第２の導電型材料
の環状リングを形成するために第２の導電型の第３の領
域に形成された第１の導電型材料の第５の領域と、環状
リングのそれぞれの少なくとも一部の上に位置するゲー
ト酸化物層と、それとショットキーバリアダイオードを
形成するために第４の領域の少なくとも一部に接触する
金属導体と、ゲート酸化物の少なくとも一部の上に位置
するゲート電極を有する。
【００１７】本発明の更に他の特徴によると、金属導体
はゲート電極と接触する。
【００１８】
【実施例】図１の回路は本発明が実施される構成を示
し、主ＭＯＳＦＥＴＱ１の構成は端子Ｄ，Ｓ，及びＧ１
にそれぞれ接続されたドレイン，ソース，及び制御電極
を有する。制御ＭＯＳＦＥＴＱ２はＭＯＳＦＥＴＱ１の
ゲートとソースの電極にそれぞれ接続されたドレインと
ソースの電極を有する。Ｑ２の制御電極は端子Ｇ２に接
続され、Ｑ１とＱ２は共にＧ２に加えられる入力基準信
号を提供するため、主電流搬送端子Ｓ，及び補助，或い
はケルビン型接続端子Ｓk に接続された基板を有した同
じモノリシック構造に形成されている。Ｑ１は垂直装
置，或いはＶＤＭＯＳとして形成されているが、Ｑ２は
横型装置として形成されており、典型的にはＱ１を形成
する同じ拡散を利用する。同じ方法でダイオード，及び
バイポーラトランジスタのような他の装置が同じモノリ
シック構造において形成できる。
【００１９】動作においてＱ１がオフになると、Ｑ２を
オンすることによってスピードアップされる。Ｑ１のゲ
ートが個有抵抗とインダクタンスを有する点においてこ
れは特に有効であり、そのため、Ｇ１に加えられている
制御電圧がＱ１の大きなゲート領域の電位に比較的遅い
効果を有する。Ｑ２がＱ１にモノリシック的に集積され
ているので、外部通路の抵抗とインダクタンスが減じら
れ、それによってＱ１のゲートを放電するのに必要な時
間を有意義に減ずる。
【００２０】しかし、前述されたように寄生垂直ＮＰＮ
トランジスタはＭＯＳＦＥＴのＮ+ ソースとＰボデー拡
散とによって形成される。このトランジスタは典型的に
比較的高い利得を示し、高いｄｖ／ｄｔによってダメー
ジを受ける。そのようなダメージの機構は急速に上昇す
る電圧が寄生バイポーラにベース電流として作用する偏
位電流を発生し、高電圧において高い電流密度にそれを
オンし、寄生バイポーラの電力取扱い能力を向上させ、
それによってそれにダメージを与える。この装置を存在
させるための主たる理由は、本質的に高いｄｖ／ｄｔを
発生する高速スイッチングを実施しようとするものであ
るから、全体の構造がダメージなしに高いｄｖ／ｄｔに
さらされても耐えれることが必要である。
【００２１】本発明によると、Ｑ２のソースとドレイン
の電極を形成するＮ+ 拡散はＮ- 拡散、すなわち、低い
不純物濃度を有する拡散で置換される。金属導体と比較
的軽くドープされた半導体領域の間にショットキーバリ
ア型ダイオードを形成することが可能である。そのよう
なダイオードＤs はそれによって図２に示されるように
Ｇ１とＱ２のドレイン電極の間の接続に形成される。
【００２２】動作においては、高い抵抗率のN材料はエ
ミッタ効果の低下をもたらし、その結果、寄生垂直NPN
トランジスタの電流利得が図１に示された構成の対応す
る装置の利得に比較して低くなる。更に、ショットキー
ダイオードDSは、寄生NPNのエミッタベース接合が順方
向にバイアスされるとき、すなわち、この寄生NPNトラ
ンジスタが導通になってその電流利得を更に減ずると
き、逆方向にバイアスされるように構成される。寄生NP
Nトランジスタの利得が減じ、ショットキーダイオード
の付加電圧降下により全体の装置のｄｖ／ｄｔ能力は他
の性能パラメータの有意義な低下をもたらすことなく高
い値に回復する。
【００２３】図３は本発明の実施例に基づく半導体構
造，及び集積回路の一部を形成する半導体構造の断面を
示す。Ｐ型，及びＮ型の導電材料はここではＰ，及びＮ
の材料としてそれぞれ述べられている。各場合の有効な
装置はこの技術分野において知られている方法において
それぞれ複数の類似する装置の並列接続を含む。ドレイ
ンコンタクト２はＮ+ 基板４をその上に形成しており、
その上方領域６は低いドーピング濃度Ｎ- であり、そこ
に形成されＰ+ ウェル８を有する。Ｎ+ 領域１０はＰ+
ウェル８に形成され、Ｑ１のようなＶＤＭＯＳトランジ
スタの主電極の１つを形成する。ゲート酸化物層１２は
ＶＤＭＯＳトランジスタのチャンネル領域上に形成さ
れ、この上に多結晶シリコンのゲート電極１４が形成さ
れる。
【００２４】他のＰウェル１６は基板４の一部６に形成
され、そこに横型ＭＯＳＦＥＴ、例えば、Ｑ２が形成さ
れている。Ｐウェル１６に形成されたＮ+領域１８はソ
ース領域を構成し、Ｎ―領域２０は横型ＭＯＳＦＥＴの
ドレイン領域を構成する。ゲート電極２２は横型ＭＯＳ
ＦＥＴのチャンネル領域上のゲート酸化物層の上に形成
されている。説明したように、Ｎ―ドレイン領域２０へ
の金属接続は本発明に基づいてそれと一緒にショットキ
ーバリアを形成する。図３において、２４はゲート端子
金属を横型ＭＯＳＦＥＴのゲート電極に接触させるため
の開口であり、２６はＶＤＭＯＳのゲートに接続される
ゲート端子金属を横型ＭＯＳＦＥＴのドレインに接触さ
せるための開口であり、２８はゲート端子金属をＶＤＭ
ＯＳのゲート電極に接触させるための開口である。
【００２５】本発明の実施例は例示の目的のために上述
された。しかし、その実施例は限定する意味を有してお
らず、技術分野の通常の知識を有する者は本発明の基本
的概念から逸脱せずに，或いは請求項の精神，及び範囲
から逸脱せずにその実施例を修正する方法を認識でき
る。例えば、実施例は特定の導電型に関して説明された
が、相対的導電型が同じである限り、他の導電型が使用
されても良い。請求項はそのような修正を含むものとし
て理解される。
【図面の簡単な説明】
【図１】本発明の理解を助ける回路構成の説明図を示
す。
【図２】本発明を実施する回路構成の説明図を示す。
【図３】本発明に組み合わされた電力用ＭＯＳＦＥＴの
一部の断面斜視図を示す。
【符号の説明】
２．ドレインコンタクト ４．Ｎ+基板 ６．上方領域
８．Ｐ+ウェル １０．Ｎ+領域 １２．ゲート酸化物
層 １４．ゲート電極 １６．Ｐウェル １８．Ｎ+領
域 ２０．ドレイン領域 ２２．ゲート電極 ２４，２
６，２８．開口
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ・アンドリュー・エディナック アメリカ合衆国、ペンシルバニア州 18702、ウィルクス−バール、サークル ドライブ 28 (72)発明者 ジョン・マーニング・セッビジ・ネイル ソン アメリカ合衆国、ペンシルバニア州 19403、ノーリス タウン、エジプト ストリート 2020 (72)発明者 ロバート・ステファン・ラサール アメリカ合衆国、ノースカロライナ州 27713、ダーラム、チューダー プレイ ス 5111 (72)発明者 ジェフリー・ジェラード・マンスマン アメリカ合衆国、ノースカロライナ州 27615、ローリー、サドルリッジ ドラ イブ 2512 (72)発明者 クレール・エリザベス・ジャコスキー アメリカ合衆国、ノースカロライナ州 27713、ダーラム、プラシッド コート 15 (56)参考文献 特開 昭63−316478（ＪＰ，Ａ) 特開 昭60−20559（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 27/08

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】上側領域が下側領域より低い不純物ドーピ
    ング濃度を有する第１導電型材料の基板と、 前記基板
    の前記上側領域に形成された第２導電型材料の第１領域
    と、 周囲に前記第２導電型材料の環状リングを形成す
    るように前記第２導電型材料の前記第１領域に形成され
    た前記第１導電型材料の第２領域と、前記第１領域の前
    記環状リングの少なくとも一部分の上に位置するゲート
    酸化物層と、前記ゲート酸化物層の少なくとも一部分の
    上に位置するゲート電極とから構成されるＶＤＭＯＳト
    ランジスタ、並びに、 前記基板の前記上側領域に形成
    された前記第２導電型材料の第３領域と、 前記第２領
    域より低い不純物ドーピング濃度を有し、前記第２導電
    型材料の前記第３領域に形成された前記第１導電型材料
    の第４領域と、 前記第４領域の周囲に第２導電型材料
    の環状リングを形成するように前記第２導電型材料の前
    記第3領域に形成された前記第１導電型材料の第５領域
    と、 前記第３領域の前記環状リングの少なくとも一部
    分の上に位置するゲート酸化物層と、 ショットキー障
    壁ダイオードを形成するために、前記第４領域の少なく
    とも一部分に接触させるとともに、前記ＶＤＭＯＳトラ
    ンジスタの前記ゲート電極に接続される金属導体手段
    と、 前記ゲート酸化物層の少なくとも一部分の上に位
    置するゲート電極とから構成される横型ＭＯＳＦＥＴを
    含むことを特徴とする金属酸化物半導体電界効果型トラ
    ンジスタ回路。
  2. 【請求項２】上側領域が下側領域より低い不純物ドーピ
    ング濃度を有する第１導電型材料の基板と、 前記基板
    の前記上側領域に形成された第２導電型材料の第１領域
    と、 周囲に前記第２導電型材料の環状リングを形成す
    るように前記第２導電型材料の前記第１領域に形成され
    た前記第１導電型材料の第２領域と、前記第１領域の前
    記環状リングの少なくとも一部分の上に位置するゲート
    酸化物層と、前記ゲート酸化物層の少なくとも一部分の
    上に位置するゲート電極とから構成されるＶＤＭＯＳト
    ランジスタ、並びに、 前記基板の前記上側領域に形成
    された前記第２導電型材料の第３領域と、 前記第２領
    域より低い不純物ドーピング濃度を有し、前記第２導電
    型材料の前記第３領域に形成された前記第１導電型材料
    の第４領域と、 前記第４領域の周囲に第２導電型材料
    の環状リングを形成するように前記第２導電型材料の前
    記第3領域に形成された前記第１導電型材料 の第５領域
    と、 前記第３領域の前記環状リングの少なくとも一部
    分の上に位置するゲート酸化物層と、 ショットキー障
    壁ダイオードを形成するために、前記第４領域の少なく
    とも一部分に接触させるとともに、前記ＶＤＭＯＳトラ
    ンジスタの前記ゲート電極に接触される金属導体手段
    と、 前記ゲート酸化物層の少なくとも一部分の上に位
    置するゲート電極とから構成される横型ＭＯＳＦＥＴを
    含むことを特徴とする金属酸化物半導体電界効果型トラ
    ンジスタ回路。
JP04188492A 1991-03-20 1992-01-31 金属酸化物半導体電界効果型トランジスタ回路 Expired - Fee Related JP3262579B2 (ja)

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