JP2728453B2 - 出力回路 - Google Patents
出力回路Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、導電変調型デバイスとその回路に係り、特
にリース接地で使用するのに好適な導電変調型デバイス
とこれを用いた出力回路に関する。
にリース接地で使用するのに好適な導電変調型デバイス
とこれを用いた出力回路に関する。
従来、導電変調型MOSサイリスタに関してはアイ・イ
ー・デー・エム，コンフアレンスダイジエスト（1985
年）第724頁から第727頁（IEDM Conf.Digest（1985）pp
724−727）において論じられている。
ー・デー・エム，コンフアレンスダイジエスト（1985
年）第724頁から第727頁（IEDM Conf.Digest（1985）pp
724−727）において論じられている。
上記従来技術は誘電体分離構造のデバイスであり、寄
生トランジスタ動作が生じやすい接合分離構造内に製作
可能なデバイス構造については配慮がなされていなかつ
た。また、このような導電変調型MOSサイリスタをトー
テム・ポール型出力回路の電流吸込用素子として使用す
ることについては検討がなされていなかつた。
生トランジスタ動作が生じやすい接合分離構造内に製作
可能なデバイス構造については配慮がなされていなかつ
た。また、このような導電変調型MOSサイリスタをトー
テム・ポール型出力回路の電流吸込用素子として使用す
ることについては検討がなされていなかつた。
本発明の第１の目的は、接合分離構造内に製作可能な
ソース接地形導電変調型MOSデバイスを提供することに
ある。
ソース接地形導電変調型MOSデバイスを提供することに
ある。
本発明の第２の目的は、少ない素子構成で実現可能
で、電流吸込能力も高いトーテム・ポール型出力回路を
提供することにある。
で、電流吸込能力も高いトーテム・ポール型出力回路を
提供することにある。
上記第１の目的は、導電変調型MOSデバイスのドレイ
ン領域をアイソレーシヨン拡散層と兼用して用いている
前記導電変調型MOSデバイスのボデイ領域で囲むことに
より達成される。
ン領域をアイソレーシヨン拡散層と兼用して用いている
前記導電変調型MOSデバイスのボデイ領域で囲むことに
より達成される。
上記第２の目的は、従来のトーテムポール型出力回路
の電流吸込用MOSトランジスタ部と、電流吸込用ダイオ
ードまたは、電流掃出用MOSトランジスタのゲート保護
として用いられているダイオードを導電変調型MOSデバ
イスに置き換えることにより達成される。
の電流吸込用MOSトランジスタ部と、電流吸込用ダイオ
ードまたは、電流掃出用MOSトランジスタのゲート保護
として用いられているダイオードを導電変調型MOSデバ
イスに置き換えることにより達成される。
接合分離構造内にソース接地で作られた導電変調型MO
Sデバイスでは、アイソレーシヨン領域（導電変調型MOS
デバイスのボデイ領域）に流れる電流も有効なソース電
流となるため、接合分離構造内でも、無効電流のないデ
バイスとして動作する。
Sデバイスでは、アイソレーシヨン領域（導電変調型MOS
デバイスのボデイ領域）に流れる電流も有効なソース電
流となるため、接合分離構造内でも、無効電流のないデ
バイスとして動作する。
以下、本発明の実施例を図面により詳細に説明する。
第１図は、本発明の第１の実施例の半導体装置であ
る。本半導体装置の製造方法は以下のようになる。すな
わち、Ｐ型基板２の上にＮ型エピタキシヤル層４を形成
し、Ｐ型アイソレーシヨン拡散層５を形成する。次に、
Ｐ型拡散層６を拡散し、ゲート酸化膜を形成後、多結晶
シリコン層７をデポジシヨンし、ゲートを作る。その
後、この多結晶シリコンゲートをマスクにして、Ｐ型拡
散層８とＮ型拡散層10を形成する。最後にＰ型拡散層11
を形成し、コンタクトホトエツチング工程終了後にアル
ミニウム電極13を形成する。
る。本半導体装置の製造方法は以下のようになる。すな
わち、Ｐ型基板２の上にＮ型エピタキシヤル層４を形成
し、Ｐ型アイソレーシヨン拡散層５を形成する。次に、
Ｐ型拡散層６を拡散し、ゲート酸化膜を形成後、多結晶
シリコン層７をデポジシヨンし、ゲートを作る。その
後、この多結晶シリコンゲートをマスクにして、Ｐ型拡
散層８とＮ型拡散層10を形成する。最後にＰ型拡散層11
を形成し、コンタクトホトエツチング工程終了後にアル
ミニウム電極13を形成する。
本発明の半導体装置は、従来のソース接地型横型MOS
トランジスタのドレイン領域内に、ドレイン領域とは反
対導電型のアノード領域を設けた構造となつており、ソ
ース端子S,ゲート端子G,ドレイン端子D,アノード端子Ａ
からなる導電変調型デバイスとなつている。Ｎ型ドレイ
ン領域は、Ｐ形アイソレーシヨン領域と兼用して用いら
れているボデイ領域2,5,8に囲まれたソース接地構造と
なつているため、アノード領域からドレイン領域に注入
されたホールが基板２に達しても、ソース電流として有
効な電流となる。なお、Ｎ型拡散層６は、アノード・ソ
ース間のパンチスルー耐圧向上と、アノードからのホー
ルの注入量を抑制するために設けたもので、Ｎ型エピタ
キシヤル層４の濃度が低い場合に必要となる。
トランジスタのドレイン領域内に、ドレイン領域とは反
対導電型のアノード領域を設けた構造となつており、ソ
ース端子S,ゲート端子G,ドレイン端子D,アノード端子Ａ
からなる導電変調型デバイスとなつている。Ｎ型ドレイ
ン領域は、Ｐ形アイソレーシヨン領域と兼用して用いら
れているボデイ領域2,5,8に囲まれたソース接地構造と
なつているため、アノード領域からドレイン領域に注入
されたホールが基板２に達しても、ソース電流として有
効な電流となる。なお、Ｎ型拡散層６は、アノード・ソ
ース間のパンチスルー耐圧向上と、アノードからのホー
ルの注入量を抑制するために設けたもので、Ｎ型エピタ
キシヤル層４の濃度が低い場合に必要となる。
第２図は、本発明の第２の実施例の半導体装置であ
る。本実施例では、Ｐ型基板の濃度を上層２に比べて下
層１を高くした構造としている。このため導電変調型MO
Sデバイスをはじめとする同一チツプ上の素子耐圧を低
下させることなく、導電変調型MOSデバイスの基板電位
を固定しやすい構造となつている。
る。本実施例では、Ｐ型基板の濃度を上層２に比べて下
層１を高くした構造としている。このため導電変調型MO
Sデバイスをはじめとする同一チツプ上の素子耐圧を低
下させることなく、導電変調型MOSデバイスの基板電位
を固定しやすい構造となつている。
第３図は、本発明の第３の実施例の半導体装置であ
る。本実施例では、アノード端子をドレイン領域とシヨ
ツトキ接合した場合の断面構造図である。シヨツトキ接
合からの注入を用いた導電変調型MOSトランジスタに関
してはIEEE,Trans,ED−23 No.12 1986 p1940〜1947
で、報告されているが、本デバイスでは、この特性を利
用した、ソース接地型４端子素子となつている。
る。本実施例では、アノード端子をドレイン領域とシヨ
ツトキ接合した場合の断面構造図である。シヨツトキ接
合からの注入を用いた導電変調型MOSトランジスタに関
してはIEEE,Trans,ED−23 No.12 1986 p1940〜1947
で、報告されているが、本デバイスでは、この特性を利
用した、ソース接地型４端子素子となつている。
第４図は、本発明の第４の実施例である、本実施例で
は、アノード端子を低濃度Ｐ形拡散層９に接続してお
り、第１図と第３図の中間的特性が得られる。
は、アノード端子を低濃度Ｐ形拡散層９に接続してお
り、第１図と第３図の中間的特性が得られる。
第５図は、本発明の第５の実施例である。本実施例で
は、Ｐ形埋込層３をドレイン側に張り出した構造として
いる。これにより、多結晶シリコンゲート７直下のチヤ
ネル部周辺での電界集中防止を行なつている。またアノ
ード，ドレイン，ボデイで構成されるPNPトランジスタ
の電流増幅率を増加する働きと、基板に流れる電流によ
る基電電位の変動を小さくする働きがある。
は、Ｐ形埋込層３をドレイン側に張り出した構造として
いる。これにより、多結晶シリコンゲート７直下のチヤ
ネル部周辺での電界集中防止を行なつている。またアノ
ード，ドレイン，ボデイで構成されるPNPトランジスタ
の電流増幅率を増加する働きと、基板に流れる電流によ
る基電電位の変動を小さくする働きがある。
第６図は本願明細書の回路図に用いるＮチヤネル導電
変調型デバイスのシンボル図である。Ａはアノード端
子,Dはドレイン端子,Gはゲート端子,Sはソース端子であ
る。本シンボル図では、ソースとボデイを短絡した場合
を示している。
変調型デバイスのシンボル図である。Ａはアノード端
子,Dはドレイン端子,Gはゲート端子,Sはソース端子であ
る。本シンボル図では、ソースとボデイを短絡した場合
を示している。
第７図は、本発明の第６の実施例を示す回路図であ
る。本実施例では、通常のトーテム・ポール型出力回路
の電流吸入用MOSトランジスタと、電流掃出用MOSトラン
ジスタのゲート保護ダイオードを融合した部分をＮチヤ
ネル導電変調型MOSデバイスM1で置き変えている。この
ため、従来の回路に比べ、回路の占有面積低減と電流吸
込能力向上を図れる。導電変調型MOSデバイスM1として
は、本発明の第１図から第５図に示したソース接地形の
導電変調形MOSトランジスタを使用できる。M2のゲート
への電流供給は定電流でも良いが、ここでは、入力端子
VIN2によりM3のドレイン電流を制御できる回路としてい
る。出力VOUTの立上げには、VIN1を“L"にし、VIN2を
“H"にする。これにより、ｎチヤネルMOSトランジスタM
2のゲートは、ＰチヤネルMOSトランジスタからの電流供
給により立上がり、M2のゲート・ソース間電圧は導電変
調形MOSトランジスタに内蔵しているダイオードの降伏
電圧値でクランプされるまで増加可能となる。M2に流れ
る電流により、出力電圧VOUTは、増加するが、この時、
導電変調型MOSデバイスのアノード・ドレイン間は逆バ
イアスされているため、ドレイン内には、少数キヤリア
の注入がなされない。このため、M1のオフ耐圧は、通常
のMOSトランジスタのオフ耐圧と同一となる。一方、出
力の立下げの時には、VIN1を“H"とし、VIN2を“L"とす
る。これにより、M2はカツトオフとなり、また導電変調
型MOSトランジスタM1のアノード・ドレイン接合は順バ
イアスされる。このため、M1のドレインへの注入が行な
われ、アノード，ドレイン，ボデイで構成されるバイポ
ーラトランジスタ動作による電流成分により、電流吸込
能力は向上する。なお、この出力立下げの時に導電変調
型デバイスM1に過電流が流れる可能性がある場合には、
VIN2を“H"にし、M1のドレインに電流を供給し、M1のア
ノード，ドレイン間電圧の調整によりM1が過電流により
破壊することを防止できる。
る。本実施例では、通常のトーテム・ポール型出力回路
の電流吸入用MOSトランジスタと、電流掃出用MOSトラン
ジスタのゲート保護ダイオードを融合した部分をＮチヤ
ネル導電変調型MOSデバイスM1で置き変えている。この
ため、従来の回路に比べ、回路の占有面積低減と電流吸
込能力向上を図れる。導電変調型MOSデバイスM1として
は、本発明の第１図から第５図に示したソース接地形の
導電変調形MOSトランジスタを使用できる。M2のゲート
への電流供給は定電流でも良いが、ここでは、入力端子
VIN2によりM3のドレイン電流を制御できる回路としてい
る。出力VOUTの立上げには、VIN1を“L"にし、VIN2を
“H"にする。これにより、ｎチヤネルMOSトランジスタM
2のゲートは、ＰチヤネルMOSトランジスタからの電流供
給により立上がり、M2のゲート・ソース間電圧は導電変
調形MOSトランジスタに内蔵しているダイオードの降伏
電圧値でクランプされるまで増加可能となる。M2に流れ
る電流により、出力電圧VOUTは、増加するが、この時、
導電変調型MOSデバイスのアノード・ドレイン間は逆バ
イアスされているため、ドレイン内には、少数キヤリア
の注入がなされない。このため、M1のオフ耐圧は、通常
のMOSトランジスタのオフ耐圧と同一となる。一方、出
力の立下げの時には、VIN1を“H"とし、VIN2を“L"とす
る。これにより、M2はカツトオフとなり、また導電変調
型MOSトランジスタM1のアノード・ドレイン接合は順バ
イアスされる。このため、M1のドレインへの注入が行な
われ、アノード，ドレイン，ボデイで構成されるバイポ
ーラトランジスタ動作による電流成分により、電流吸込
能力は向上する。なお、この出力立下げの時に導電変調
型デバイスM1に過電流が流れる可能性がある場合には、
VIN2を“H"にし、M1のドレインに電流を供給し、M1のア
ノード，ドレイン間電圧の調整によりM1が過電流により
破壊することを防止できる。
第８図は本発明の第７の実施例である。本実施例では
第７図に示したトーテム・ポール型出力回路の電流吸込
能力向上のため、電流吸込用ＮチヤネルMOSトランジス
タM6を追加している。
第７図に示したトーテム・ポール型出力回路の電流吸込
能力向上のため、電流吸込用ＮチヤネルMOSトランジス
タM6を追加している。
第９図は本発明の第８の実施例の半導体回路である。
本実施例では、第７図に示した出力回路を２組以上並ら
べて、導電変調型デバイスのドレイン領域への電流供給
を同時に行なえるようにした回路である。本実施例の回
路は、EL（エレクトロルミネセンス）デイスプレイやプ
ラズマデイスプレイ等のマトリツクス状負荷の行駆動回
路や列駆動回路に適用することが可能である。
本実施例では、第７図に示した出力回路を２組以上並ら
べて、導電変調型デバイスのドレイン領域への電流供給
を同時に行なえるようにした回路である。本実施例の回
路は、EL（エレクトロルミネセンス）デイスプレイやプ
ラズマデイスプレイ等のマトリツクス状負荷の行駆動回
路や列駆動回路に適用することが可能である。
第10図は本発明の第９の実施例の半導体回路である。
本回路はたとえば出力端子と電源側との間に負荷を接続
し、ローサイドスイツチ回路として使用する。本回路の
立上げと立下げは、基本的には、入力端子VIN1のみで行
なえるが、導電変調型デバイスのドレインに制御電流を
供給できるようにしたため、従来の導電変調型MOSトラ
ンジスタを用いた場合に比して出力VOUTの立上げを高速
化したり、出力VOUTの立下げ時に、導電変調型デバイス
M1に過電流が流れることを防止するようにM3のドレイン
電流を調節できる。
本回路はたとえば出力端子と電源側との間に負荷を接続
し、ローサイドスイツチ回路として使用する。本回路の
立上げと立下げは、基本的には、入力端子VIN1のみで行
なえるが、導電変調型デバイスのドレインに制御電流を
供給できるようにしたため、従来の導電変調型MOSトラ
ンジスタを用いた場合に比して出力VOUTの立上げを高速
化したり、出力VOUTの立下げ時に、導電変調型デバイス
M1に過電流が流れることを防止するようにM3のドレイン
電流を調節できる。
第11図は本発明の第10の実施例の半導体回路である。
本回路では、導電変調型デバイスのドレインを出力端子
とし、アノードに制御電流を供給する回路とした。本回
路の場合も、出力端子と電源側との間に負荷を接続し、
ローサイドスイツチ回路として使用できる。本回路の立
上げと立下げも、基本的には、入力端子VIN1のみで行え
るが、導電変調型デバイスのアノードに制御電流を供給
できるようにしたため、通常のMOSトランジスタを用い
た場合に比べ、出力VOUTの立上げを高速化したり、出力
と接地電位との間の残り電圧を低減することが可能であ
る。
本回路では、導電変調型デバイスのドレインを出力端子
とし、アノードに制御電流を供給する回路とした。本回
路の場合も、出力端子と電源側との間に負荷を接続し、
ローサイドスイツチ回路として使用できる。本回路の立
上げと立下げも、基本的には、入力端子VIN1のみで行え
るが、導電変調型デバイスのアノードに制御電流を供給
できるようにしたため、通常のMOSトランジスタを用い
た場合に比べ、出力VOUTの立上げを高速化したり、出力
と接地電位との間の残り電圧を低減することが可能であ
る。
本発明によれば、ドレイン内への少数キヤリア注入量
を制御することができる導電変調型MOSデバイスを実現
できるので、電流駆動能力，オン抵抗，耐圧を最適制御
できる。また、本デバイスをトーテム・ポール型回路に
用いた場合、電流吸込用ダイオードまたは、電流掃出用
MOSトランジスタのダイオードが不要となり、また、電
流吸込能力も向上するという効果がある。
を制御することができる導電変調型MOSデバイスを実現
できるので、電流駆動能力，オン抵抗，耐圧を最適制御
できる。また、本デバイスをトーテム・ポール型回路に
用いた場合、電流吸込用ダイオードまたは、電流掃出用
MOSトランジスタのダイオードが不要となり、また、電
流吸込能力も向上するという効果がある。
第１図は本発明の第１の実施例の半導体装置の断面図、
第２図は本発明の第２の実施例の半導体装置の断面図、
第３図は本発明の第３の実施例の半導体装置の断面図、
第４図は本発明の第４の実施例の半導体装置の断面図、
第５図は本発明の第５の実施例の半導体装置の断面図、
第６図は本発明の半導体装置を示すシンボル図、第７図
は本発明の第６の実施例の半導体回路図、第８図は本発
明の第７の実施例の半導体回路図、第９図は本発明の第
８の実施例の半導体回路図、第10図は本発明の第９の実
施例の半導体回路図、第11図は本発明の第10の実施例の
半導体回路図である。 １……高濃度Ｐ型シリコン層、２……Ｐ型シリコン層、
３……Ｐ型埋込層、４……Ｎ型エピタキシヤル層、5,8,
11……Ｐ型拡散層、6,10……Ｎ型拡散層、７……多結晶
シリコン層、９……低能度Ｐ型拡散層、12……絶絶層、
13……アルミ電極、M1,M11,M21……Ｎチヤネル導電変調
型デバイス、M2,M5,M12,M22……ＮチヤネルMOSトランジ
スタ、M3,M4,M6,M13,M23……ＰチヤネルMOSトランジス
タ、VH……高電源電圧、VIN1,VIN2,VIN（１）,
VIN（２）……入力電圧、VOUT,VOUT（１）,VOUT（２）
……出力電圧、VC……制御電圧。
第２図は本発明の第２の実施例の半導体装置の断面図、
第３図は本発明の第３の実施例の半導体装置の断面図、
第４図は本発明の第４の実施例の半導体装置の断面図、
第５図は本発明の第５の実施例の半導体装置の断面図、
第６図は本発明の半導体装置を示すシンボル図、第７図
は本発明の第６の実施例の半導体回路図、第８図は本発
明の第７の実施例の半導体回路図、第９図は本発明の第
８の実施例の半導体回路図、第10図は本発明の第９の実
施例の半導体回路図、第11図は本発明の第10の実施例の
半導体回路図である。 １……高濃度Ｐ型シリコン層、２……Ｐ型シリコン層、
３……Ｐ型埋込層、４……Ｎ型エピタキシヤル層、5,8,
11……Ｐ型拡散層、6,10……Ｎ型拡散層、７……多結晶
シリコン層、９……低能度Ｐ型拡散層、12……絶絶層、
13……アルミ電極、M1,M11,M21……Ｎチヤネル導電変調
型デバイス、M2,M5,M12,M22……ＮチヤネルMOSトランジ
スタ、M3,M4,M6,M13,M23……ＰチヤネルMOSトランジス
タ、VH……高電源電圧、VIN1,VIN2,VIN（１）,
VIN（２）……入力電圧、VOUT,VOUT（１）,VOUT（２）
……出力電圧、VC……制御電圧。
Claims (2)
- 【請求項１】そのアノード端子が出力端子に接続された
導電変調型MOSデバイスと、そのソース端子が上記導電
変調型ＭOＳデバイスのアノード端子に接続され、か
つ、そのゲート端子が上記導電変調型ＭOＳデバイスの
ドレイン端子に接続されたＭOＳトランジスタとを具備
するトーテムポール型出力回路。 - 【請求項２】ドレイン端子、ゲート端子、アノード端
子、ソース端子を有する導電変調型MOSFETに対し、前記
アノード端子と電源端子との間に第１のトランジスタを
接続し、前記第１のトランジスタを制御するため、第２
のトランジスタをグランド端子に接続し、第２のトラン
ジスタの制御信号を前記第１のトランジスタに伝達する
ための負荷素子を前記第２のトランジスタと電源端子と
の間に接続したことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228671A JP2728453B2 (ja) | 1988-09-14 | 1988-09-14 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63228671A JP2728453B2 (ja) | 1988-09-14 | 1988-09-14 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0278275A JPH0278275A (ja) | 1990-03-19 |
| JP2728453B2 true JP2728453B2 (ja) | 1998-03-18 |
Family
ID=16879989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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-
1988
- 1988-09-14 JP JP63228671A patent/JP2728453B2/ja not_active Expired - Fee Related
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|---|---|
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