JPH0817234B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0817234B2 JPH0817234B2 JP63178965A JP17896588A JPH0817234B2 JP H0817234 B2 JPH0817234 B2 JP H0817234B2 JP 63178965 A JP63178965 A JP 63178965A JP 17896588 A JP17896588 A JP 17896588A JP H0817234 B2 JPH0817234 B2 JP H0817234B2
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/491—Vertical IGBTs having both emitter contacts and collector contacts in the same substrate side
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に縦型FETを用いた
半導体集積回路に関する。
半導体集積回路に関する。
従来、高電圧大電流の高速制御用半導体素子として拡
散自己整合ゲート形MOS FETすなわちDMOS FETがある。
第６図に一般的なエンハンスメント型縦型ｎチャンネル
形DMOS FETの一例の断面図を示す。
散自己整合ゲート形MOS FETすなわちDMOS FETがある。
第６図に一般的なエンハンスメント型縦型ｎチャンネル
形DMOS FETの一例の断面図を示す。
第６図において、１は高抵抗ｐ形基板、２および３
は、基板１に、それぞれ、形成された高濃度のn+形およ
びp+形埋込み層である。その上にn-形エピタキシアル層
４を形成し、そのエピタキシアル層４には、p+形埋込み
層３に対応してp+形アイソレーション層５を拡散により
形成すると共に、埋込み層２に対応してn+形ドレインウ
ォール層６をも拡散により形成する。次にドレイン耐圧
向上のためのp-形拡散層７をｐ形サブストレート領域10
aの周囲に形成する。
は、基板１に、それぞれ、形成された高濃度のn+形およ
びp+形埋込み層である。その上にn-形エピタキシアル層
４を形成し、そのエピタキシアル層４には、p+形埋込み
層３に対応してp+形アイソレーション層５を拡散により
形成すると共に、埋込み層２に対応してn+形ドレインウ
ォール層６をも拡散により形成する。次にドレイン耐圧
向上のためのp-形拡散層７をｐ形サブストレート領域10
aの周囲に形成する。
8aはゲート酸化膜、8bはロコス（LOCOS:Localized Ox
idation of Silicon）によるSiO2層である。９はゲート
部に配置されたポリシリコンによるゲートである。11a
はｐ形サブストレート領域10aのコンタクト部に拡散に
より形成したp+形コンタクト拡散領域、12aはソース領
域、12bはドレインウォール層６のコンタクト部に拡散
により形成したn+形拡散層である。13はSiO2膜である。
14aはソースサブストレート電極、14bはゲート電極、14
cはドレイン電極である。
idation of Silicon）によるSiO2層である。９はゲート
部に配置されたポリシリコンによるゲートである。11a
はｐ形サブストレート領域10aのコンタクト部に拡散に
より形成したp+形コンタクト拡散領域、12aはソース領
域、12bはドレインウォール層６のコンタクト部に拡散
により形成したn+形拡散層である。13はSiO2膜である。
14aはソースサブストレート電極、14bはゲート電極、14
cはドレイン電極である。
この種の集積回路において、１チップ内に複数個のデ
バイスを形成する場合には、各々のDMOS FETデバイスを
アイソレーション層５によって分離する必要があり、ド
レイン電極14cは半導体表面から取り出す。
バイスを形成する場合には、各々のDMOS FETデバイスを
アイソレーション層５によって分離する必要があり、ド
レイン電極14cは半導体表面から取り出す。
ここで、高耐圧設計のために、エピタキシアル層４の
濃度および厚さは、例えば、100V耐圧であれば、３〜５
Ω・cmおよび15〜20μｍ、200V耐圧であれば、約10Ω・
cmおよび20〜30μｍであり、低濃度で厚い層を形成する
必要がある。一方、ｎチャンネル形DMOS FETのオン抵抗
は、第６図に示すように、Rwall，Rburied，Repiおよび
Rchの直列抵抗となる。上述のように、エピタキシアル
層４が低濃度で厚く、しかもバイポーラ素子のように少
数キャリアの注入による伝導度の変調がないため、かか
るオン抵抗のうちでRepiの占める割合が大きい。そこ
で、オン抵抗を下げるためには、ゲート面積を広くして
Repiを下げることが有効であるが、そのようにすると、
デバイス面積が大きくなってしまう。さらに、ドレイン
ウォール層６とアイソレーション拡散層５とは、例えば
200V耐圧であれば、40μｍ程度離間させる必要があり、
通常のＮチャンネルDMOS FETにおいては、ドレインウォ
ール層６とアイソレーション層５との間に必要な面積は
デバイス全体の約半分をも占めてしまうことになる。
濃度および厚さは、例えば、100V耐圧であれば、３〜５
Ω・cmおよび15〜20μｍ、200V耐圧であれば、約10Ω・
cmおよび20〜30μｍであり、低濃度で厚い層を形成する
必要がある。一方、ｎチャンネル形DMOS FETのオン抵抗
は、第６図に示すように、Rwall，Rburied，Repiおよび
Rchの直列抵抗となる。上述のように、エピタキシアル
層４が低濃度で厚く、しかもバイポーラ素子のように少
数キャリアの注入による伝導度の変調がないため、かか
るオン抵抗のうちでRepiの占める割合が大きい。そこ
で、オン抵抗を下げるためには、ゲート面積を広くして
Repiを下げることが有効であるが、そのようにすると、
デバイス面積が大きくなってしまう。さらに、ドレイン
ウォール層６とアイソレーション拡散層５とは、例えば
200V耐圧であれば、40μｍ程度離間させる必要があり、
通常のＮチャンネルDMOS FETにおいては、ドレインウォ
ール層６とアイソレーション層５との間に必要な面積は
デバイス全体の約半分をも占めてしまうことになる。
このように、従来の縦型DMOS FETの構造においては、
エピタキシアル層４の抵抗が大きいのでオン抵抗を下げ
るためにはデバイス面積を大きくしなければならないこ
と、および高耐圧化しようとすればするほどドレインウ
ォール層６とアイソレーション層５との間の間隔をあげ
て十分なアイソレーションをとることが必要なことによ
り、高電圧，大電流のデバイスを目指す場合には、その
デバイスが非常に大きくなり、コストアップにつながっ
ていた。
エピタキシアル層４の抵抗が大きいのでオン抵抗を下げ
るためにはデバイス面積を大きくしなければならないこ
と、および高耐圧化しようとすればするほどドレインウ
ォール層６とアイソレーション層５との間の間隔をあげ
て十分なアイソレーションをとることが必要なことによ
り、高電圧，大電流のデバイスを目指す場合には、その
デバイスが非常に大きくなり、コストアップにつながっ
ていた。
そこで、本発明の目的は、従来の縦型DMOS FETにおけ
る上述したオン抵抗およびアイソレーションの問題を解
決するように適切に構成配置した半導体集積回路を提供
することにある。
る上述したオン抵抗およびアイソレーションの問題を解
決するように適切に構成配置した半導体集積回路を提供
することにある。
このような目的を達成するために、本発明は、一導電
形のエピタキシャル層（４）が逆導電形の半導体基板
（１）上に形成され、該エピタキシャル層が当該エピタ
キシャル層の表面から前記基板に達する逆導電形層（3,
5）により複数のアイソレーション領域に分離されると
共に、該複数のアイソレーション領域のうちの一つのア
イソレーション領域と前記基板との接合面近傍に形成さ
れた一導電形の埋込層（２）と、前記一つのアイソレー
ション領域の表面側に選択的に形成された逆導電形のサ
ブストレート領域（10a）と、該サブストレート領域の
表面側に選択的に形成された一導電形のソース領域（12
a）と、前記逆導電形のサブストレート領域の表面側を
チャンネル領域としてその上に絶縁膜（8a）を介して形
成されたゲート領域（９）と、前記一つのアイソレーシ
ョン領域の表面から前記埋込層に達するように当該アイ
ソレーション領域に形成された一導電形のドレインウォ
ール層（６）とからなる一導電形チャンネルの縦型DMOS
FETを備えた半導体集積回路において、 前記サブストレート領域とドレインウォール層との間
の一導電形のエピタキシャル層に少数キャリアを注入す
る逆導電形の拡散層（10b,11c）を当該エピタキシャル
層に接して前記一つのアイソレーション領域の表面側に
設けたことを特徴とする。
形のエピタキシャル層（４）が逆導電形の半導体基板
（１）上に形成され、該エピタキシャル層が当該エピタ
キシャル層の表面から前記基板に達する逆導電形層（3,
5）により複数のアイソレーション領域に分離されると
共に、該複数のアイソレーション領域のうちの一つのア
イソレーション領域と前記基板との接合面近傍に形成さ
れた一導電形の埋込層（２）と、前記一つのアイソレー
ション領域の表面側に選択的に形成された逆導電形のサ
ブストレート領域（10a）と、該サブストレート領域の
表面側に選択的に形成された一導電形のソース領域（12
a）と、前記逆導電形のサブストレート領域の表面側を
チャンネル領域としてその上に絶縁膜（8a）を介して形
成されたゲート領域（９）と、前記一つのアイソレーシ
ョン領域の表面から前記埋込層に達するように当該アイ
ソレーション領域に形成された一導電形のドレインウォ
ール層（６）とからなる一導電形チャンネルの縦型DMOS
FETを備えた半導体集積回路において、 前記サブストレート領域とドレインウォール層との間
の一導電形のエピタキシャル層に少数キャリアを注入す
る逆導電形の拡散層（10b,11c）を当該エピタキシャル
層に接して前記一つのアイソレーション領域の表面側に
設けたことを特徴とする。
ここで、前記サブストレート領域とドレインウォール
層との間のアイソレーション領域の表面側に選択的に形
成された逆導電形のドレイン層（7a）およびソース領域
としての前記逆導電形の拡散層（11c）と、該逆導電形
のドレイン層（7a）および拡散層（11c）の間のアイソ
レーション領域の表面側をチャンネル領域としてその上
に絶縁膜（8a）を介して形成されたゲート領域（９）と
からなる逆導電形チャンネルのDMOSFETを備えてもよ
い。
層との間のアイソレーション領域の表面側に選択的に形
成された逆導電形のドレイン層（7a）およびソース領域
としての前記逆導電形の拡散層（11c）と、該逆導電形
のドレイン層（7a）および拡散層（11c）の間のアイソ
レーション領域の表面側をチャンネル領域としてその上
に絶縁膜（8a）を介して形成されたゲート領域（９）と
からなる逆導電形チャンネルのDMOSFETを備えてもよ
い。
さらにまた、前記逆導電形の拡散層（10b）と一導電
形のエピタキシャル層との接合によりダイオードを形成
することができる。
形のエピタキシャル層との接合によりダイオードを形成
することができる。
本発明では、例えばｎチャンネル形DMOS FETのアイソ
レーション層で限界されたアイソレーション領域内にお
いて、そのDMOS FETのドレイン電極と接続されたドレイ
ン領域に隣接して、サブストレート領域とドレインウォ
ール層との間の一導電形のエピタキシャル層に少数キャ
リアを注入する逆導電形の拡散領域をこのエピタキシャ
ル層に接してアイソレーション領域の表面層に設ける。
すなわち、例えばｐ形の拡散層を形成する。このｐ形拡
散層を、かかるアイソレーション領域内に形成されるｐ
チャンネル形DMOS FETのソース領域あるいはダイオード
のアノード領域として使用する。
レーション層で限界されたアイソレーション領域内にお
いて、そのDMOS FETのドレイン電極と接続されたドレイ
ン領域に隣接して、サブストレート領域とドレインウォ
ール層との間の一導電形のエピタキシャル層に少数キャ
リアを注入する逆導電形の拡散領域をこのエピタキシャ
ル層に接してアイソレーション領域の表面層に設ける。
すなわち、例えばｐ形の拡散層を形成する。このｐ形拡
散層を、かかるアイソレーション領域内に形成されるｐ
チャンネル形DMOS FETのソース領域あるいはダイオード
のアノード領域として使用する。
その結果、ｎチャンネル形DMOS FETがオンしたとき、
そのドレイン領域に形成した逆導電形のｐ形拡散層から
低濃度のドレイン領域に少数キャリアを注入させること
により、高抵抗のエピタキシアル層の伝導度が変調され
てその抵抗値が著しく下がり、その結果、かかるＮチャ
ンネル形DMOS FETのオン抵抗を下げることができる。
そのドレイン領域に形成した逆導電形のｐ形拡散層から
低濃度のドレイン領域に少数キャリアを注入させること
により、高抵抗のエピタキシアル層の伝導度が変調され
てその抵抗値が著しく下がり、その結果、かかるＮチャ
ンネル形DMOS FETのオン抵抗を下げることができる。
以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図に本発明の一実施例の断面図を示す。この実施
例では、耐圧が200Vで、オン抵抗が100Ω、電流容量が1
00mAのエンハンスメント型ｎチャンネルDMOS FETを含む
集積回路を示す。
例では、耐圧が200Vで、オン抵抗が100Ω、電流容量が1
00mAのエンハンスメント型ｎチャンネルDMOS FETを含む
集積回路を示す。
第１図において、比抵抗が30Ω・cmの高抵抗ｐ形基板
１上に、数10Ω□程度の非常に高濃度なn+形埋込み層２
およびp+形埋込み層３を形成し、さらにその上に10Ω・
cm程度のn-形エピタキシアル層４を厚さ20〜30μｍほど
に気相成長させる。その半導体表面から、表面濃度が10
18〜1019／cm3程度で、拡散深さの深いp+形アイソレー
ション拡散層５およびn+形ドレインウォール拡散層６を
形成する。これら拡散層５および６は、それぞれ、p+形
埋込み層３およびn+形埋込み層２に到達する。
１上に、数10Ω□程度の非常に高濃度なn+形埋込み層２
およびp+形埋込み層３を形成し、さらにその上に10Ω・
cm程度のn-形エピタキシアル層４を厚さ20〜30μｍほど
に気相成長させる。その半導体表面から、表面濃度が10
18〜1019／cm3程度で、拡散深さの深いp+形アイソレー
ション拡散層５およびn+形ドレインウォール拡散層６を
形成する。これら拡散層５および６は、それぞれ、p+形
埋込み層３およびn+形埋込み層２に到達する。
次に、ドレイン耐圧を向上させるために、p-形拡散層
７をｐ形サブストレート領域10aの外周に形成する。こ
のp-形拡散層７は濃度が非常に低く、1016／cm3であ
る。その拡散深さは３μｍ程度でよい。ｐ形サブストレ
ート領域10aで限界されている活性領域の表面上には厚
さ0.1μｍ程度のゲート酸化膜8aを形成し、残余の半導
体表面は厚さ１μｍ程度のSiO2層8bをロコスにより形成
する。ゲート酸化膜8aの上には厚さ約0.6μｍのポリシ
リコンゲート領域９を形成する。
７をｐ形サブストレート領域10aの外周に形成する。こ
のp-形拡散層７は濃度が非常に低く、1016／cm3であ
る。その拡散深さは３μｍ程度でよい。ｐ形サブストレ
ート領域10aで限界されている活性領域の表面上には厚
さ0.1μｍ程度のゲート酸化膜8aを形成し、残余の半導
体表面は厚さ１μｍ程度のSiO2層8bをロコスにより形成
する。ゲート酸化膜8aの上には厚さ約0.6μｍのポリシ
リコンゲート領域９を形成する。
さらに、ｐ形サブストレート領域10aには、表面濃度
が約1018／cm3で拡散深さが３μｍのNDチャンネル層10a
を形成する。これと同時に、アイソレーション層５によ
り限界された同一アイソレーション領域内に配置される
ダイオードD1のアノード領域10bとして、ｐ形の拡散層1
0bをドレインウォール層６に隣接して形成する。ｐ形サ
ブストレート領域10aおよびアノード領域10bの各コンタ
クト部に、表面濃度が約1019／cm3で、拡散深さが1.5μ
ｍ程度のp+形サブストレートコンタクト領域1aおよびア
ノードコンタクト領域11bを、それぞれ、拡散により形
成する。さらに、これらコンタクト領域11aに隣接した
ソース領域12aおよびドレインウォール層６内に配置さ
れたドレインウォールコンタクト層12bを、表面濃度が
約1019／cm3、拡散深さが1.5μｍ程度のn+形ソース／ド
レイン拡散で形成する。
が約1018／cm3で拡散深さが３μｍのNDチャンネル層10a
を形成する。これと同時に、アイソレーション層５によ
り限界された同一アイソレーション領域内に配置される
ダイオードD1のアノード領域10bとして、ｐ形の拡散層1
0bをドレインウォール層６に隣接して形成する。ｐ形サ
ブストレート領域10aおよびアノード領域10bの各コンタ
クト部に、表面濃度が約1019／cm3で、拡散深さが1.5μ
ｍ程度のp+形サブストレートコンタクト領域1aおよびア
ノードコンタクト領域11bを、それぞれ、拡散により形
成する。さらに、これらコンタクト領域11aに隣接した
ソース領域12aおよびドレインウォール層６内に配置さ
れたドレインウォールコンタクト層12bを、表面濃度が
約1019／cm3、拡散深さが1.5μｍ程度のn+形ソース／ド
レイン拡散で形成する。
その後、SiO2層8b上にSiO2層13をCVD法で積層してか
ら、この層13にコンタクトホールを開孔する。その次
に、ｎチャンネル形DMOS FET MN1のソース・サブストレ
ート電極14a、ゲート電極14bおよびドレイン電極14c、
および同一アイソレーション領域内に形成されるダイオ
ードD1のアノード電極14dをAl−Si合金で形成する。ド
レイン電極14cはダイオードD1のカソード電極としても
作用する。
ら、この層13にコンタクトホールを開孔する。その次
に、ｎチャンネル形DMOS FET MN1のソース・サブストレ
ート電極14a、ゲート電極14bおよびドレイン電極14c、
および同一アイソレーション領域内に形成されるダイオ
ードD1のアノード電極14dをAl−Si合金で形成する。ド
レイン電極14cはダイオードD1のカソード電極としても
作用する。
第２図は第１図に示したデバイスを用いたプッシュプ
ル回路の例を示す。ここで、MN1は第１図に示したｎチ
ャンネル形DMOS FETに相当し、出力端子OUT1より電流を
吸い込む作用をする。MN2は電源より出力端子に電流を
流し込む作用をする。D1は第１図に示したダイオードに
相当する。このダイオードD1はMOS FET MN2のゲート保
護と、MOS FET MN2がOFF状態でDMOS FET MN1がON状態の
とき、MOS FET MN2のゲート・ソース間に逆バイアスを
かけてMOS FET MN2がONすることを防ぎ、貫通電流を流
させないためのものである。ＲはMOS FET MN2のON,OFF
を円滑に行うための抵抗であり、通常は数ｋΩである。
ル回路の例を示す。ここで、MN1は第１図に示したｎチ
ャンネル形DMOS FETに相当し、出力端子OUT1より電流を
吸い込む作用をする。MN2は電源より出力端子に電流を
流し込む作用をする。D1は第１図に示したダイオードに
相当する。このダイオードD1はMOS FET MN2のゲート保
護と、MOS FET MN2がOFF状態でDMOS FET MN1がON状態の
とき、MOS FET MN2のゲート・ソース間に逆バイアスを
かけてMOS FET MN2がONすることを防ぎ、貫通電流を流
させないためのものである。ＲはMOS FET MN2のON,OFF
を円滑に行うための抵抗であり、通常は数ｋΩである。
第１入力端子IN1にＨ信号を入力し、DMOS FET MN1が
オンしたとき、吸い込み電流が数100μＡまでは抵抗Ｒ
を介してドレイン電極14cに電流が吸い込まれるが、電
流値が数100μＡを越えると、ダイオードD1に0.6V以上
の電圧がかかり、ダイオードD1に電流が流れる。このと
き、そのアノード電極14dに電流が流れ込むので、アノ
ード領域10bからエピタキシアル領域４に正孔が注入さ
れる。このとき、少数キャリアの注入によりエピタキシ
アル領域４の伝導度が変調され、その抵抗値が著しく下
がる。
オンしたとき、吸い込み電流が数100μＡまでは抵抗Ｒ
を介してドレイン電極14cに電流が吸い込まれるが、電
流値が数100μＡを越えると、ダイオードD1に0.6V以上
の電圧がかかり、ダイオードD1に電流が流れる。このと
き、そのアノード電極14dに電流が流れ込むので、アノ
ード領域10bからエピタキシアル領域４に正孔が注入さ
れる。このとき、少数キャリアの注入によりエピタキシ
アル領域４の伝導度が変調され、その抵抗値が著しく下
がる。
第１図に示すように、DMOS FET MN1のオン抵抗はR
wall＋Rburied＋Repi＋Rchで表わすことができる。たと
えば、全体のオン抵抗が100Ωの場合、RwallとRburied
がそれぞれ数Ωであり、Repiが60Ω、Rchが40Ω程度で
ある。ところが、上述のように少数キャリアが注入され
ることにより、エピタキシアル領域４の抵抗値RepiはR
chに比べて無視できる値に低下する。従って、オン抵抗
は40Ωまで下がったことになる。オン抵抗を100Ωで設
計する場合には、有効チャンネル領域であるソース・ゲ
ート部分の面積を40％まで削減でき、したがって、デバ
イス面積を縮小できる。しかもまた、２つのデバイスMN
1とD1を同一の１つのアイソレーション領域内に配置で
きるので、それによるデバイス面積縮小の効果も大き
い。
wall＋Rburied＋Repi＋Rchで表わすことができる。たと
えば、全体のオン抵抗が100Ωの場合、RwallとRburied
がそれぞれ数Ωであり、Repiが60Ω、Rchが40Ω程度で
ある。ところが、上述のように少数キャリアが注入され
ることにより、エピタキシアル領域４の抵抗値RepiはR
chに比べて無視できる値に低下する。従って、オン抵抗
は40Ωまで下がったことになる。オン抵抗を100Ωで設
計する場合には、有効チャンネル領域であるソース・ゲ
ート部分の面積を40％まで削減でき、したがって、デバ
イス面積を縮小できる。しかもまた、２つのデバイスMN
1とD1を同一の１つのアイソレーション領域内に配置で
きるので、それによるデバイス面積縮小の効果も大き
い。
DMOS FET MN1のソース・サブストレート電位とｐ形基
板１の電位は一般に等しいため、第３図に示すように、
サブストレート領域10aとアイソレーション層５とをp-
形拡散層７を介して接続する構成としてもよい。この構
成によれば、第１図におけるアイソレーション層５とp-
形拡散層７との間の領域を省略できるので、その分だけ
デバイス面積の縮小に有効である。
板１の電位は一般に等しいため、第３図に示すように、
サブストレート領域10aとアイソレーション層５とをp-
形拡散層７を介して接続する構成としてもよい。この構
成によれば、第１図におけるアイソレーション層５とp-
形拡散層７との間の領域を省略できるので、その分だけ
デバイス面積の縮小に有効である。
第４図は本発明のさらに別の実施例の断面図である。
この実施例は、ｎチャンネル形DMOS FETとｐチャンネル
形DMOS FETとを同一のアイソレーション領域内に形成し
た場合である。
この実施例は、ｎチャンネル形DMOS FETとｐチャンネル
形DMOS FETとを同一のアイソレーション領域内に形成し
た場合である。
この実施例においても、第１図に示した実施例と同じ
工程でｎチャンネル形DMOS FET MN2aを形成すると同時
に、アイソレーション層５により限界され、このDMOS F
ET MN2aと同一のアイソレーション領域内であって、p-
形拡散層７とドレインウォール層６との間に、p-形拡散
層7aを拡散により形成し、この層7aによってｐチャンネ
ル形DMOS FET MP1aのドレイン領域を形成する。さら
に、層６と７との間のチャンネル領域に表面濃度が約10
18／cm3で、拡散深さが約３μｍのn-形拡散層15を拡散
により形成する。このｐチャンネルDMOS FET MP1aのp+
形ソース領域11cとドレインコンタクト拡散領域11dと
を、ＮチャンネルDMOS FET MN2aのサブストレートコン
タクト拡散領域11aと同じ拡散処理で、それぞれ、層15
および7a内に形成する。ｐチャンネルDMOS FET MP1aの
サブストレート領域はＮチャンネルDMOS FET MN2aのド
レイン領域と共通である。
工程でｎチャンネル形DMOS FET MN2aを形成すると同時
に、アイソレーション層５により限界され、このDMOS F
ET MN2aと同一のアイソレーション領域内であって、p-
形拡散層７とドレインウォール層６との間に、p-形拡散
層7aを拡散により形成し、この層7aによってｐチャンネ
ル形DMOS FET MP1aのドレイン領域を形成する。さら
に、層６と７との間のチャンネル領域に表面濃度が約10
18／cm3で、拡散深さが約３μｍのn-形拡散層15を拡散
により形成する。このｐチャンネルDMOS FET MP1aのp+
形ソース領域11cとドレインコンタクト拡散領域11dと
を、ＮチャンネルDMOS FET MN2aのサブストレートコン
タクト拡散領域11aと同じ拡散処理で、それぞれ、層15
および7a内に形成する。ｐチャンネルDMOS FET MP1aの
サブストレート領域はＮチャンネルDMOS FET MN2aのド
レイン領域と共通である。
第５図に第４図示の実施例のデバイスを用いた回路を
示す。ここで、MN2aは第４図中のｎチャンネルDMOS FE
T、MP1aは第４図中のｐチャンネルDMOS FET、D2aはｎチ
ャンネルDMOS FET MN2aのｐ形サブストレート領域10aと
n-形エピタキシアル層４とで構成される寄生ダイオード
である。入力端子IN3に電源電圧よりDMOS FET MP1aのス
レッシュホールド電圧以上だけ低い電圧が印加される
と、このDMOS FET MP1aがオンし、DMOS FET MN2aのゲー
ト電極14bとソース電極14aとの間に接続されている抵抗
Raに電流が流れ、その電圧降下分がゲート電圧となる。
このゲート電圧の値がDMOS FET MN2aのスレッシュホー
ルド電圧を越えると、このDMOS FET MN2aがオンし、負
荷RLに電流を流し込む。抵抗RaはDMOS FET MN2aのオン
・オフを円滑に行うために必要である。ダイオードD2a
は、負荷側の電位の変動により出力端子OUT1の電位が電
源より高くなったとき、すみやかに電源側に電流を流し
込み、素子の保護、パワーロスの低減、電源負荷の低減
を行なう。
示す。ここで、MN2aは第４図中のｎチャンネルDMOS FE
T、MP1aは第４図中のｐチャンネルDMOS FET、D2aはｎチ
ャンネルDMOS FET MN2aのｐ形サブストレート領域10aと
n-形エピタキシアル層４とで構成される寄生ダイオード
である。入力端子IN3に電源電圧よりDMOS FET MP1aのス
レッシュホールド電圧以上だけ低い電圧が印加される
と、このDMOS FET MP1aがオンし、DMOS FET MN2aのゲー
ト電極14bとソース電極14aとの間に接続されている抵抗
Raに電流が流れ、その電圧降下分がゲート電圧となる。
このゲート電圧の値がDMOS FET MN2aのスレッシュホー
ルド電圧を越えると、このDMOS FET MN2aがオンし、負
荷RLに電流を流し込む。抵抗RaはDMOS FET MN2aのオン
・オフを円滑に行うために必要である。ダイオードD2a
は、負荷側の電位の変動により出力端子OUT1の電位が電
源より高くなったとき、すみやかに電源側に電流を流し
込み、素子の保護、パワーロスの低減、電源負荷の低減
を行なう。
この実施例においても、前に示した実施例と同様なオ
ン抵抗低減の効果が得られる。DMOS FET MP1aがオン
し、それに応じてDMOS FET MN2aがオンしたときに、電
源に接続されているDMOS FET MP1aのソース領域11cから
DMOS FET MN2aのゲート直下のエピタキシアル領域４に
少数キャリアである正孔が注入され、この領域の伝導度
が著しく上り、オン抵抗が小さくなる。このため、DMOS
FET MN2aのデバイス面積を縮小できる。さらに、DMOS
FET MP1aとMN2aを同一アイソレーション領域内に形成
し、しかも還流ダイオードD2aも同時に形成されるた
め、デバイス面積縮小に有効である。このダイオードD2
aは、出力端子OUT1の電荷を電源側に効率良く戻すこと
が重要である。
ン抵抗低減の効果が得られる。DMOS FET MP1aがオン
し、それに応じてDMOS FET MN2aがオンしたときに、電
源に接続されているDMOS FET MP1aのソース領域11cから
DMOS FET MN2aのゲート直下のエピタキシアル領域４に
少数キャリアである正孔が注入され、この領域の伝導度
が著しく上り、オン抵抗が小さくなる。このため、DMOS
FET MN2aのデバイス面積を縮小できる。さらに、DMOS
FET MP1aとMN2aを同一アイソレーション領域内に形成
し、しかも還流ダイオードD2aも同時に形成されるた
め、デバイス面積縮小に有効である。このダイオードD2
aは、出力端子OUT1の電荷を電源側に効率良く戻すこと
が重要である。
しかし、従来例においては、第６図に示したように、
ｐ形サブストレート領域10aからドレインウォール層６
に電流を流し込む時、ｐ形サブストレート領域10a,エピ
タキシアル層4,p形基板１あるいはアイソレーション層
5,p+形埋込み層３の寄生PNPトランジスタがONし、ｐ形
基板１に寄生電流が流れてしまう。ｐ形基板１は、通
常、最低電位に接続されているため、出力端子の電位と
の電位差は電源電圧以上となり、通常は100V以上であ
る。このため、電源側に理想的に電流を流し込んだ場
合、そのとき流れる電流をＩ［Ａ］とすれば、チップ内
でのパワーロスは0.6I［watt］で済むが、電流増幅率の
hFE1の寄生PNPトランジスタがONしたとき、ｐ形基板１
への寄生電流により、パワーロスは約100・hFE1・Ｉ［w
att］以上にもなる。hFE1は、通常、0.3程度のため、寄
生効果により理想的な場合に比べ30倍ものパワーロスが
生じる。
ｐ形サブストレート領域10aからドレインウォール層６
に電流を流し込む時、ｐ形サブストレート領域10a,エピ
タキシアル層4,p形基板１あるいはアイソレーション層
5,p+形埋込み層３の寄生PNPトランジスタがONし、ｐ形
基板１に寄生電流が流れてしまう。ｐ形基板１は、通
常、最低電位に接続されているため、出力端子の電位と
の電位差は電源電圧以上となり、通常は100V以上であ
る。このため、電源側に理想的に電流を流し込んだ場
合、そのとき流れる電流をＩ［Ａ］とすれば、チップ内
でのパワーロスは0.6I［watt］で済むが、電流増幅率の
hFE1の寄生PNPトランジスタがONしたとき、ｐ形基板１
への寄生電流により、パワーロスは約100・hFE1・Ｉ［w
att］以上にもなる。hFE1は、通常、0.3程度のため、寄
生効果により理想的な場合に比べ30倍ものパワーロスが
生じる。
これに対して、第４図の構造とすることにより、ｐ形
サブストレート領域10aからドレインウォール層６に電
流を流す時、ｐ形基板１に寄生電流が流れるのと同時
に、ｐチャンネルDMOS FET MP1aのソース領域11cにもト
ランジスタ動作により電流が流れ込む。このソース領域
11cは電源に接続されているため、ソース領域11cに流れ
込んだ電流はパワーロスにあまり影響しない。この場合
に、ｐ形サブストレート領域10a,エピタキシアル層4,ソ
ース領域11cによるLPNPトランジスタの電流増幅率hFE2
は約５である。このトランジスタ作用により、ｐ形サブ
ストレート領域10aからドレインウォール層６に流れる
電流は1/5以下となるから、ｐ形基板１に流出する電流
もそれに応じて減少し、パワーロスを従来例に比べ1/5
以下にできる。
サブストレート領域10aからドレインウォール層６に電
流を流す時、ｐ形基板１に寄生電流が流れるのと同時
に、ｐチャンネルDMOS FET MP1aのソース領域11cにもト
ランジスタ動作により電流が流れ込む。このソース領域
11cは電源に接続されているため、ソース領域11cに流れ
込んだ電流はパワーロスにあまり影響しない。この場合
に、ｐ形サブストレート領域10a,エピタキシアル層4,ソ
ース領域11cによるLPNPトランジスタの電流増幅率hFE2
は約５である。このトランジスタ作用により、ｐ形サブ
ストレート領域10aからドレインウォール層６に流れる
電流は1/5以下となるから、ｐ形基板１に流出する電流
もそれに応じて減少し、パワーロスを従来例に比べ1/5
以下にできる。
以上から明らかなように、本発明によれば、Ｎ（ｐ）
チャンネル形DMOS FETとダイオードあるいはＰ（ｎ）チ
ャンネル形DMOS FETとを同一アイソレーション領域内に
形成することにより、同じオン抵抗を得るにあたって、
本発明においては、第１のＮ（ｐ）チャンネル形DMOS F
ETのソース−ゲート間面積を大きく（たとえば60％）削
減できる。さらに加えて、本発明では、同一アイソレー
ション領域内に両素子を形成することにより、ドレイン
ウォール層−アイソレーション拡散層との間が部分的に
不要となり、この点からもデバイス面積削減に有効であ
る。たとえば、ｎ（ｐ）チャンネル形DMOS FETとダイオ
ードとを同一アイソレーション領域内に形成することに
より、従来例に対して、デバイス面積を約50％削減でき
る。また、ｎ（ｐ）チャンネル形DMOS FETとｐ（ｎ）チ
ャンネル形DMOS FETとを同一アイソレーション領域内に
形成する場合は、従来例に対してデバイス面積を約40％
削減できる。
チャンネル形DMOS FETとダイオードあるいはＰ（ｎ）チ
ャンネル形DMOS FETとを同一アイソレーション領域内に
形成することにより、同じオン抵抗を得るにあたって、
本発明においては、第１のＮ（ｐ）チャンネル形DMOS F
ETのソース−ゲート間面積を大きく（たとえば60％）削
減できる。さらに加えて、本発明では、同一アイソレー
ション領域内に両素子を形成することにより、ドレイン
ウォール層−アイソレーション拡散層との間が部分的に
不要となり、この点からもデバイス面積削減に有効であ
る。たとえば、ｎ（ｐ）チャンネル形DMOS FETとダイオ
ードとを同一アイソレーション領域内に形成することに
より、従来例に対して、デバイス面積を約50％削減でき
る。また、ｎ（ｐ）チャンネル形DMOS FETとｐ（ｎ）チ
ャンネル形DMOS FETとを同一アイソレーション領域内に
形成する場合は、従来例に対してデバイス面積を約40％
削減できる。
第１図は本発明の一実施例を示す断面図、 第２図は第１図示のデバイスの応用回路例を示す回路
図、 第３図および第４図は本発明の２実施例を示す断面図、 第５図は第４図示のデバイスの応用回路例を示す回路
図、 第６図は従来例を示す断面図である。 １……ｐ形基板、２……n+形埋込み層、３……p+形埋込
み層、４……n-形エピタキシアル層、５……p+形アイソ
レーション層、６……n+形ドレインウォール層、７……
p-形層、7a……p-形ドレイン層、8a……ゲート酸化膜、
8b……ロコスによるSiO2層、９……ポリシリコンゲート
領域、10a……ｐ形サブストレート領域、10b……ｐ形ア
ノード領域、11a……p+形サブストレートコンタクト拡
散領域、11b……p+形アノードコンタクト拡散領域、11c
……p+形ソース領域、11d……p+形ドレインコンタクト
拡散領域、12a……ソース領域、12b……n+形ドレインウ
ォールコンタクト拡散領域、13……SiO2膜、14a……ソ
ース・サブストレート電極、14b……ゲート電極、14c…
…ドレイン電極、14d……アノード電極、14e……ソース
電極、14f……ゲート電極、14g……ドレイン電極、15…
…n-形拡散層。
図、 第３図および第４図は本発明の２実施例を示す断面図、 第５図は第４図示のデバイスの応用回路例を示す回路
図、 第６図は従来例を示す断面図である。 １……ｐ形基板、２……n+形埋込み層、３……p+形埋込
み層、４……n-形エピタキシアル層、５……p+形アイソ
レーション層、６……n+形ドレインウォール層、７……
p-形層、7a……p-形ドレイン層、8a……ゲート酸化膜、
8b……ロコスによるSiO2層、９……ポリシリコンゲート
領域、10a……ｐ形サブストレート領域、10b……ｐ形ア
ノード領域、11a……p+形サブストレートコンタクト拡
散領域、11b……p+形アノードコンタクト拡散領域、11c
……p+形ソース領域、11d……p+形ドレインコンタクト
拡散領域、12a……ソース領域、12b……n+形ドレインウ
ォールコンタクト拡散領域、13……SiO2膜、14a……ソ
ース・サブストレート電極、14b……ゲート電極、14c…
…ドレイン電極、14d……アノード電極、14e……ソース
電極、14f……ゲート電極、14g……ドレイン電極、15…
…n-形拡散層。
Claims (3)
- 【請求項１】一導電形のエピタキシャル層（４）が逆導
電形の半導体基板（１）上に形成され、該エピタキシャ
ル層が当該エピタキシャル層の表面から前記基板に達す
る逆導電形層（3,5）により複数のアイソレーション領
域に分離されると共に、該複数のアイソレーション領域
のうちの一つのアイソレーション領域と前記基板との接
合面近傍に形成された一導電形の埋込層（２）と、前記
一つのアイソレーション領域の表面側に選択的に形成さ
れた逆導電形のサブストレート領域（10a）と、該サブ
ストレート領域の表面側に選択的に形成された一導電形
のソース領域（12a）と、前記逆導電形のサブストレー
ト領域の表面側をチャンネル領域としてその上に絶縁膜
（8a）を介して形成されたゲート領域（９）と、前記一
つのアイソレーション領域の表面から前記埋込層に達す
るように当該アイソレーション領域に形成された一導電
形のドレインウォール層（６）とからなる一導電形チャ
ンネルの縦型DMOSFETを備えた半導体集積回路におい
て、 前記サブストレート領域とドレインウォール層との間の
一導電形のエピタキシャル層に少数キャリアを注入する
逆導電形の拡散層（10b,11c）を当該エピタキシャル層
に接して前記一つのアイソレーション領域の表面側に設
けたことを特徴とする半導体集積回路。 - 【請求項２】前記サブストレート領域とドレインウォー
ル層との間のアイソレーション領域の表面側に選択的に
形成された逆導電形のドレイン層（7a）およびソース領
域としての前記逆導電形の拡散層（11c）と、該逆導電
形のドレイン層（7a）および拡散層（11c）の間のアイ
ソレーション領域の表面側をチャンネル領域としてその
上に絶縁膜（8a）を介して形成されたゲート領域（９）
とからなる逆導電形チャンネルのDMOSFETを備えること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項３】前記逆導電形の拡散層（10b）と一導電形
のエピタキシャル層との接合によりダイオードを形成す
ることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178965A JPH0817234B2 (ja) | 1988-07-20 | 1988-07-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178965A JPH0817234B2 (ja) | 1988-07-20 | 1988-07-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0230187A JPH0230187A (ja) | 1990-01-31 |
| JPH0817234B2 true JPH0817234B2 (ja) | 1996-02-21 |
Family
ID=16057763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178965A Expired - Lifetime JPH0817234B2 (ja) | 1988-07-20 | 1988-07-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817234B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306652A (en) * | 1991-12-30 | 1994-04-26 | Texas Instruments Incorporated | Lateral double diffused insulated gate field effect transistor fabrication process |
| US5422508A (en) * | 1992-09-21 | 1995-06-06 | Siliconix Incorporated | BiCDMOS structure |
| US5648281A (en) * | 1992-09-21 | 1997-07-15 | Siliconix Incorporated | Method for forming an isolation structure and a bipolar transistor on a semiconductor substrate |
| US5559044A (en) * | 1992-09-21 | 1996-09-24 | Siliconix Incorporated | BiCDMOS process technology |
| JP4872141B2 (ja) * | 1999-10-28 | 2012-02-08 | 株式会社デンソー | パワーｍｏｓトランジスタ |
| JP4697242B2 (ja) * | 2008-02-21 | 2011-06-08 | セイコーエプソン株式会社 | 半導体装置 |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543864A (en) * | 1978-09-25 | 1980-03-27 | Hitachi Ltd | Mis semiconductor device |
| JPS58100460A (ja) * | 1981-12-11 | 1983-06-15 | Hitachi Ltd | 縦形ｍｏｓ半導体装置 |
| JPS59182563A (ja) * | 1983-03-31 | 1984-10-17 | Fujitsu Ltd | 半導体装置 |
| JPS61182264A (ja) * | 1985-02-08 | 1986-08-14 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| JPH0715998B2 (ja) * | 1985-08-27 | 1995-02-22 | 三菱電機株式会社 | 半導体装置 |
| JPS6295871A (ja) * | 1985-10-22 | 1987-05-02 | Nec Corp | 半導体装置の製造方法 |
| JPS6364365A (ja) * | 1986-09-05 | 1988-03-22 | Hitachi Ltd | 半導体装置 |
| JPS6380569A (ja) * | 1986-09-24 | 1988-04-11 | Fuji Electric Co Ltd | 伝導度変調型横型ｍｏｓ−ｆｅｔ |
-
1988
- 1988-07-20 JP JP63178965A patent/JPH0817234B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0230187A (ja) | 1990-01-31 |
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