JPH0230187A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0230187A JPH0230187A JP63178965A JP17896588A JPH0230187A JP H0230187 A JPH0230187 A JP H0230187A JP 63178965 A JP63178965 A JP 63178965A JP 17896588 A JP17896588 A JP 17896588A JP H0230187 A JPH0230187 A JP H0230187A
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- Japan
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- type
- layer
- isolation
- drain
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
- H10D12/491—Vertical IGBTs having both emitter contacts and collector contacts in the same substrate side
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置に関し、特に縦型ＦＥＴを用いた
半導体集積回路に関する。
半導体集積回路に関する。
（従来の技術）
従来、高電圧大電流の高速制御用半導体素子として拡散
自己整合ゲート形ＭＯ５ＦＥＴすなわちＤＭＯＳＦＥＴ
がある。第６図に一般的なエンハンスメント型縦型ｎチ
ャンネル形ＤＭＯＳＦＥＴの一例の断面図を示す。
自己整合ゲート形ＭＯ５ＦＥＴすなわちＤＭＯＳＦＥＴ
がある。第６図に一般的なエンハンスメント型縦型ｎチ
ャンネル形ＤＭＯＳＦＥＴの一例の断面図を示す。
第６図において、１は高抵抗ｐ形基板、２および３は、
基板１に、それぞれ、形成された高濃度のｎ＋形および
ｐ＋形埋込み層である。その上にｎ−形エビタキシアル
層４を形成し、そのエピタキシアル層４には、ｐ１形埋
込み層３に対応してｐ１形アイソレーション層５を拡散
により形成すると共に、埋込み層２に対応してｎ３形ド
レインウオ一ル層６をも拡散により形成する。次にドレ
イン耐圧向上のためのｐ−膨拡散層７をｐ形サブストレ
ート領域１０ａの周囲に形成する。
基板１に、それぞれ、形成された高濃度のｎ＋形および
ｐ＋形埋込み層である。その上にｎ−形エビタキシアル
層４を形成し、そのエピタキシアル層４には、ｐ１形埋
込み層３に対応してｐ１形アイソレーション層５を拡散
により形成すると共に、埋込み層２に対応してｎ３形ド
レインウオ一ル層６をも拡散により形成する。次にドレ
イン耐圧向上のためのｐ−膨拡散層７をｐ形サブストレ
ート領域１０ａの周囲に形成する。
８ａはゲート酸化膜、８ｂはロコス（ＬＯＣＯ５：Ｌｏ
ｃａｌｉｚｅｄ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉ
ｃｏｎ） による５ｉ０２層である。９はゲート部に
配置されたポリシリコンによるゲートである。ｌｌａは
ｐ形すブストレート領域１０ａのコンタクト部に拡散に
より形成したｐ０形コンタクト拡散領域、１２ａはソー
ス領域、１２ｂはドレインウオール層６のコンタクト部
に拡散により形成したｎ０形拡散層である。Ｉ３は５ｉ
（１２膜である。１４ａはソースサブストレート電極、
１４ｂはゲート電極、１４ｃはドレイン電極である。
ｃａｌｉｚｅｄ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉ
ｃｏｎ） による５ｉ０２層である。９はゲート部に
配置されたポリシリコンによるゲートである。ｌｌａは
ｐ形すブストレート領域１０ａのコンタクト部に拡散に
より形成したｐ０形コンタクト拡散領域、１２ａはソー
ス領域、１２ｂはドレインウオール層６のコンタクト部
に拡散により形成したｎ０形拡散層である。Ｉ３は５ｉ
（１２膜である。１４ａはソースサブストレート電極、
１４ｂはゲート電極、１４ｃはドレイン電極である。
この種の集積回路において、１チツプ内に複数個のデバ
イスを形成する場合には、各々のＤＭＯＳＦＥＴデバイ
スをアイソレーション層５によ）て分離する必要があり
、ドレイン電極１４ｃは半導体表面から取り出す。
イスを形成する場合には、各々のＤＭＯＳＦＥＴデバイ
スをアイソレーション層５によ）て分離する必要があり
、ドレイン電極１４ｃは半導体表面から取り出す。
ここで、高耐圧設計、のために、エピタキシアル層４の
濃度および厚さは、例えば、１（ＩＯＶ酎圧耐あれば、
３〜５Ω”ｃｍおよび１５〜２０４ ｍ、 、 ２００
Ｖ酎圧であれば、約１０Ω・Ｃｆｆ１および２０〜３０
μ国であり、低濃度でＪグい層を形成する必要がある。
濃度および厚さは、例えば、１（ＩＯＶ酎圧耐あれば、
３〜５Ω”ｃｍおよび１５〜２０４ ｍ、 、 ２００
Ｖ酎圧であれば、約１０Ω・Ｃｆｆ１および２０〜３０
μ国であり、低濃度でＪグい層を形成する必要がある。
一方、ｎチャンネル形ＤＭＯＳＦＥＴのオン抵抗は、第
６図に示すように、Ｒｗａｌｌ＋Ｒｂｕｒｌａｄ＋Ｒｅ
ｐｌおよびＲｃｈの直列抵抗となる。上述のように、エ
ピタキシアル層４が低濃度で厚く、しかもバイポーラ素
子のように少数キャリアの注入による伝導度の変調がな
いため、かかるオン抵抗のうちでＲｅｐｌの占める割合
が大きい。そこで、オン抵抗を下げるためには、ゲート
面積を広くしてＲｅｐｉを下げることが有効であるが、
そのようにすると、デバイス面積が大きくなってしまう
。さらに、ドレインウオール層６とアイソレーション拡
散層５とは、例えば２００Ｖ耐圧であれば、４０μｍ程
度離間させる必要があり、通常のＮチャンネルＤＭＯＳ
ＦＥＴにおいては、ドレインウオール層６とアイソレー
ション層５との間に必要な面積はデバイス全体の約半分
をも占めてしまうことになる。
６図に示すように、Ｒｗａｌｌ＋Ｒｂｕｒｌａｄ＋Ｒｅ
ｐｌおよびＲｃｈの直列抵抗となる。上述のように、エ
ピタキシアル層４が低濃度で厚く、しかもバイポーラ素
子のように少数キャリアの注入による伝導度の変調がな
いため、かかるオン抵抗のうちでＲｅｐｌの占める割合
が大きい。そこで、オン抵抗を下げるためには、ゲート
面積を広くしてＲｅｐｉを下げることが有効であるが、
そのようにすると、デバイス面積が大きくなってしまう
。さらに、ドレインウオール層６とアイソレーション拡
散層５とは、例えば２００Ｖ耐圧であれば、４０μｍ程
度離間させる必要があり、通常のＮチャンネルＤＭＯＳ
ＦＥＴにおいては、ドレインウオール層６とアイソレー
ション層５との間に必要な面積はデバイス全体の約半分
をも占めてしまうことになる。
このように、従来の縦型ＤＭＯＳＦＥＴの構造において
は、エピタキシアル層４の抵抗が大きいのでオン抵抗を
下げるためにはデバイス面積を大きくしなければならな
いこと、および高耐圧化しようとすればするほどドレイ
ンウオール層６とアイソレーション層５との間の間隔を
あげて十分なアイソレーションをとることが必要なこと
により、高電圧、大電流のデバイスを目指す場合には、
そのデバイスが非常に大きくなり、コストアップにつな
がっていた。
は、エピタキシアル層４の抵抗が大きいのでオン抵抗を
下げるためにはデバイス面積を大きくしなければならな
いこと、および高耐圧化しようとすればするほどドレイ
ンウオール層６とアイソレーション層５との間の間隔を
あげて十分なアイソレーションをとることが必要なこと
により、高電圧、大電流のデバイスを目指す場合には、
そのデバイスが非常に大きくなり、コストアップにつな
がっていた。
そこで、本発明の目的は、従来の縦型ＤＭＯＳＦＥＴに
おける上述したオン抵抗およびアイソレーションの問題
を解決するように適切に構成配置した半導体集積回路を
提供することにある。
おける上述したオン抵抗およびアイソレーションの問題
を解決するように適切に構成配置した半導体集積回路を
提供することにある。
（課題を解決するための手段）
このような目的を達成するために、本発明は、アイソレ
ーション層により限界されたアイソレーション領域内に
ドレイン領域を有する一導電形の縦型ＤＭＯＳ ＦＥＴ
を配置した半導体集積回路において、アイソレーション
領域内にドレイン領域と隣接して逆導電形の拡散層を配
置したことを特徴とする。
ーション層により限界されたアイソレーション領域内に
ドレイン領域を有する一導電形の縦型ＤＭＯＳ ＦＥＴ
を配置した半導体集積回路において、アイソレーション
領域内にドレイン領域と隣接して逆導電形の拡散層を配
置したことを特徴とする。
ここで、逆導電形の拡散層により逆導電形のＤＭＯＳＦ
ＥＴのソース領域を形成することができる。
ＥＴのソース領域を形成することができる。
あるいはまた、逆導電形の拡散層と一導電形のＤＭＯＳ
ＦＥＴのドレイン領域とによりダイオードを形成するこ
とができる。
ＦＥＴのドレイン領域とによりダイオードを形成するこ
とができる。
本発明では、例えばｎチャンネル形ＤＭＯＳＦＥＴのア
イソレーション層で限界されたアイソレーション領域内
において、そのＤＭＯＳＦＥＴのドレイン電極と接続さ
れたドレイン領域に隣接して、逆導電形の、すなわちｐ
形の拡散層を形成する。このｐ膨拡散層を、かかるアイ
ソレーション領域内に形成されるｐチャンネル形ＤＭＯ
ＳＦＥＴのソース領域あるいはダイオードのアノード領
域として使用する。
イソレーション層で限界されたアイソレーション領域内
において、そのＤＭＯＳＦＥＴのドレイン電極と接続さ
れたドレイン領域に隣接して、逆導電形の、すなわちｐ
形の拡散層を形成する。このｐ膨拡散層を、かかるアイ
ソレーション領域内に形成されるｐチャンネル形ＤＭＯ
ＳＦＥＴのソース領域あるいはダイオードのアノード領
域として使用する。
その結果、ｎチャンネル形ＤＭＯＳＦＥＴがオンしたと
き、そのドレイン領域に形成した逆導電形のｐ膨拡散層
から低濃度のドレイン領域に少数キャリアを注入させる
ことにより、高抵抗のエピタキシアル層の伝導度が変調
されてその抵抗値が著しく下がり、その結果、かかるＮ
チャンネル形ＤＭＯＳＦＥＴのオン抵抗を下げることが
できる。
き、そのドレイン領域に形成した逆導電形のｐ膨拡散層
から低濃度のドレイン領域に少数キャリアを注入させる
ことにより、高抵抗のエピタキシアル層の伝導度が変調
されてその抵抗値が著しく下がり、その結果、かかるＮ
チャンネル形ＤＭＯＳＦＥＴのオン抵抗を下げることが
できる。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図に本発明の一実施例の断面図を示す。この実施例
では、耐圧が２００ｖで、オン抵抗が１００Ω、電流容
量がｌｏｏｍＡのエンハンスメント型ｎチャンネルＤＭ
ＯＳＦＥＴを含む集積回路を示す。
では、耐圧が２００ｖで、オン抵抗が１００Ω、電流容
量がｌｏｏｍＡのエンハンスメント型ｎチャンネルＤＭ
ＯＳＦＥＴを含む集積回路を示す。
第１図において、比抵抗が３０Ω・ｃｍの高抵抗ｐ形基
板１上に、数１０Ω０程度の非常に高濃度なｎ０形埋込
み層２およびｐ０形埋込み層３を形成し、さらにその上
にｌＯΩ・ｃｎ＋程度のロー形エピタキシアル層４を厚
さ２０〜３０μｍはどに気相成長させる。その半導体表
面から、表面濃度が１０１６〜１０１９７ｃｍ’程度で
、拡散深さの深いｐ゛形アイソレーション拡散層５およ
びロ゛形トレインウオール拡散層６を形成する。これら
拡散層５および６は、それぞれ、ｐ“形埋込み層３およ
びｎ０形埋込み層２に到達する。
板１上に、数１０Ω０程度の非常に高濃度なｎ０形埋込
み層２およびｐ０形埋込み層３を形成し、さらにその上
にｌＯΩ・ｃｎ＋程度のロー形エピタキシアル層４を厚
さ２０〜３０μｍはどに気相成長させる。その半導体表
面から、表面濃度が１０１６〜１０１９７ｃｍ’程度で
、拡散深さの深いｐ゛形アイソレーション拡散層５およ
びロ゛形トレインウオール拡散層６を形成する。これら
拡散層５および６は、それぞれ、ｐ“形埋込み層３およ
びｎ０形埋込み層２に到達する。
次に、ドレイン耐圧を向上させるために、ｐ−膨拡散層
７をｐ形すブストレート領域１０ａの外周に形成する。
７をｐ形すブストレート領域１０ａの外周に形成する。
このｐ−膨拡散層７は濃度が非常に低く、１０１６７ｃ
ｍ３である。その拡散深さは３μｍ程度でよい。ｐ形す
ブストレート領域１０ａで限界されている活性領域の表
面上には厚さ０．１μｍ程度のゲート酸化膜８ａを形成
し、残余の半導体表面は厚さ１μｍ程度のＳｉｎ２層８
ｂをロコスにより形成する。ゲート酸化膜８ａの上には
厚さ約０．６μｍのポリシリコンゲート領域９を形成す
る。
ｍ３である。その拡散深さは３μｍ程度でよい。ｐ形す
ブストレート領域１０ａで限界されている活性領域の表
面上には厚さ０．１μｍ程度のゲート酸化膜８ａを形成
し、残余の半導体表面は厚さ１μｍ程度のＳｉｎ２層８
ｂをロコスにより形成する。ゲート酸化膜８ａの上には
厚さ約０．６μｍのポリシリコンゲート領域９を形成す
る。
さらに、ｐ形すブストレート領域１０ａとしては、表面
濃度が約１０”／ｃｍ’で拡散深さが３μｍのＮＤチャ
ンネル層１０ａを形成する。これと同時に、アイソレー
ション層５により限界された同一アイソレーション領域
内に配置されるダイオードＤ１のアノード領域１０ｂと
して、ρ形の拡散層ｌＯｂをドレインウオール層６に隣
接して形成する。ｐ形すブストレート領域１０ａおよび
アノード領域１０ｂの各コンタクト部に、表面濃度が約
１０１９７ｃｍ’で、拡散深さが１．５μｍ程度のｐ４
形サブストレートコンタクト領域１１ａおよびアノード
コンタクト領域１１ｂを、それぞれ、拡散により形成す
る。さらに、これらコンタクト領域１１ａに隣接したソ
ース領域１２ａおよびドレインウオール層６内に配置さ
れたドレインウオールコンタクト層１２ｂを、表面濃度
が約１０”／ｃｍ’、拡散深さが１．５ ｐｍ程度のｎ
＋形ソース／ドレイン拡散で形成する。
濃度が約１０”／ｃｍ’で拡散深さが３μｍのＮＤチャ
ンネル層１０ａを形成する。これと同時に、アイソレー
ション層５により限界された同一アイソレーション領域
内に配置されるダイオードＤ１のアノード領域１０ｂと
して、ρ形の拡散層ｌＯｂをドレインウオール層６に隣
接して形成する。ｐ形すブストレート領域１０ａおよび
アノード領域１０ｂの各コンタクト部に、表面濃度が約
１０１９７ｃｍ’で、拡散深さが１．５μｍ程度のｐ４
形サブストレートコンタクト領域１１ａおよびアノード
コンタクト領域１１ｂを、それぞれ、拡散により形成す
る。さらに、これらコンタクト領域１１ａに隣接したソ
ース領域１２ａおよびドレインウオール層６内に配置さ
れたドレインウオールコンタクト層１２ｂを、表面濃度
が約１０”／ｃｍ’、拡散深さが１．５ ｐｍ程度のｎ
＋形ソース／ドレイン拡散で形成する。
その後、Ｓｉｎ、層８ｂ上ニＳｉｎ２層１３をＣＶＤ法
で積層してから、この層１３にコンタクトホールを開孔
する。その次に、ｎチャンネル形ＤＭＯＳＦＥＴ ＭＮ
Ｉのソース・サブストレート電極１４ａ 、ゲート電極
１４ｂおよびドレイン電極１４Ｃ１および同一アイソレ
ーション領域内に形成されるダイオードＪ）ｌのアノー
ド電極１４ｄをＡ４−Ｓｉ合金で形成する。ドレイン電
極１４ｃはダイオードＤ１のカソード電極としても作用
する。
で積層してから、この層１３にコンタクトホールを開孔
する。その次に、ｎチャンネル形ＤＭＯＳＦＥＴ ＭＮ
Ｉのソース・サブストレート電極１４ａ 、ゲート電極
１４ｂおよびドレイン電極１４Ｃ１および同一アイソレ
ーション領域内に形成されるダイオードＪ）ｌのアノー
ド電極１４ｄをＡ４−Ｓｉ合金で形成する。ドレイン電
極１４ｃはダイオードＤ１のカソード電極としても作用
する。
第２図は第１図に示したデバイスを用いたプッシュプル
回路の例を示す。ここで、ＭＮＩは第１図に示したｎチ
ャンネル形ＤＭＯＳＦＥＴに相当し、出力端子０ＵＴＩ
より電流を吸い込む作用をす°る。ＭＮ２は電源より出
力端子に電流を流し込む作用をする。
回路の例を示す。ここで、ＭＮＩは第１図に示したｎチ
ャンネル形ＤＭＯＳＦＥＴに相当し、出力端子０ＵＴＩ
より電流を吸い込む作用をす°る。ＭＮ２は電源より出
力端子に電流を流し込む作用をする。
Ｄｉは第１図に示したダイオードに相当する。このダイ
オードＤＩはＭＯＳ ＦＥＴ ＭＮ２のゲート保護と、
ＭＯＳ ＦＥＴ ＭＮ２がＯＦＦ状態でＤＭＯＳＦＥＴ
ＭＮＩがＯＮ状態のとき、ＭＯＳ ＦＥＴ ＭＮ２の
ゲート・ソース間に逆バイアスをかけてＭＯＳ ＦＥＴ
ＭＮ２がＯＮすることを防ぎ、貫通電流を流させない
ためのものである。ＲはＭＯＳ ＦＥＴ ＭＮ２のＯＮ
、ＯＦＦを円滑に行うための抵抗であり、通常は数にΩ
である。
オードＤＩはＭＯＳ ＦＥＴ ＭＮ２のゲート保護と、
ＭＯＳ ＦＥＴ ＭＮ２がＯＦＦ状態でＤＭＯＳＦＥＴ
ＭＮＩがＯＮ状態のとき、ＭＯＳ ＦＥＴ ＭＮ２の
ゲート・ソース間に逆バイアスをかけてＭＯＳ ＦＥＴ
ＭＮ２がＯＮすることを防ぎ、貫通電流を流させない
ためのものである。ＲはＭＯＳ ＦＥＴ ＭＮ２のＯＮ
、ＯＦＦを円滑に行うための抵抗であり、通常は数にΩ
である。
第１入力端子ＩＮＩにＨ信号を人力し、ＤＭＯＳＦＥＴ
ＭＮＩがオンしたとき、吸い込み電流が数１００μ八ま
では抵抗Ｒを介してドレイン電極１４ｃに電流が吸い込
まれるが、電流値が数１００μＡを越えると、ダイオー
ドＤｌに０．６ｖ以上の電圧がかかり、ダイオードＤｉ
に電流が流れる。このとき、そのアノ−ド’に８ｉ１４
ｄに電流が流れ込むので、アノード領域１０ｂからエピ
タキシアル領域４に正孔が注入される。このとき、少数
キャリアの注入によりエピタキシアル領域４の伝導度が
変調され、その抵抗値が著しく下がる。
ＭＮＩがオンしたとき、吸い込み電流が数１００μ八ま
では抵抗Ｒを介してドレイン電極１４ｃに電流が吸い込
まれるが、電流値が数１００μＡを越えると、ダイオー
ドＤｌに０．６ｖ以上の電圧がかかり、ダイオードＤｉ
に電流が流れる。このとき、そのアノ−ド’に８ｉ１４
ｄに電流が流れ込むので、アノード領域１０ｂからエピ
タキシアル領域４に正孔が注入される。このとき、少数
キャリアの注入によりエピタキシアル領域４の伝導度が
変調され、その抵抗値が著しく下がる。
第１図に示すように、［１ＭＯ５ＦＥＴ ＭＮＩのオン
抵抗はＲｗｍ目＋Ｒｂｕｒｉｓｄ÷Ｒａｐｌ”ＲＣｈで
表わすことができる。たとえば、全体のオン抵抗が１０
０Ωの場合、Ｒｗａ□とＲｂｕｒｌｅｄがそれぞれ数Ω
であり、Ｒａｐ Ｉが６０Ω、Ｒｅｈが４０Ω程度であ
る。ところが、上述のように少数キャリアが注入される
ことにより、エピタキシアル領域４の抵抗値Ｒａｐｔは
Ｒｃｈに比べて無視できる値に低下する。従って、オン
抵抗は４０Ωまで下がったことになる。オン抵抗を１０
０Ωで設計する場合には、有効チャンネル領域であるソ
ース・ゲート部分の面積を４０零まで削減でき、したが
って、デバイス面積を縮小できる。しかもまた、２つの
デバイスＭＮＩと０１を同一の１つのアイソレーション
領域内に配置できるので、それによるデバイス面積縮小
の効果も大きい。
抵抗はＲｗｍ目＋Ｒｂｕｒｉｓｄ÷Ｒａｐｌ”ＲＣｈで
表わすことができる。たとえば、全体のオン抵抗が１０
０Ωの場合、Ｒｗａ□とＲｂｕｒｌｅｄがそれぞれ数Ω
であり、Ｒａｐ Ｉが６０Ω、Ｒｅｈが４０Ω程度であ
る。ところが、上述のように少数キャリアが注入される
ことにより、エピタキシアル領域４の抵抗値Ｒａｐｔは
Ｒｃｈに比べて無視できる値に低下する。従って、オン
抵抗は４０Ωまで下がったことになる。オン抵抗を１０
０Ωで設計する場合には、有効チャンネル領域であるソ
ース・ゲート部分の面積を４０零まで削減でき、したが
って、デバイス面積を縮小できる。しかもまた、２つの
デバイスＭＮＩと０１を同一の１つのアイソレーション
領域内に配置できるので、それによるデバイス面積縮小
の効果も大きい。
ＤＭＯＳＦＥＴ ＭＮＩのソース・サブストレート電位
とｐ形基板１の電位は一般に等しいため、第３図に示す
ように、サブストレート領域１０ａとアイソレーション
層５とをｐ−膨拡散層７を介して接続する構成としても
よい。この構成によれば、第１図におけるアイソレーシ
ョン層５とｐ−膨拡散層７との間の領域を省略できるの
で、その分だけデバイス面積の縮小に有効である。
とｐ形基板１の電位は一般に等しいため、第３図に示す
ように、サブストレート領域１０ａとアイソレーション
層５とをｐ−膨拡散層７を介して接続する構成としても
よい。この構成によれば、第１図におけるアイソレーシ
ョン層５とｐ−膨拡散層７との間の領域を省略できるの
で、その分だけデバイス面積の縮小に有効である。
第４図は本発明のさらに別の実施例を断面図を示す。こ
の実施例は、ｎチャンネル形ＤＭＯＳＦＥＴとｐチャン
ネル形ＤＭＯ３ＦＥＴとを同一のアイソレーション領域
内に形成した場合である。
の実施例は、ｎチャンネル形ＤＭＯＳＦＥＴとｐチャン
ネル形ＤＭＯ３ＦＥＴとを同一のアイソレーション領域
内に形成した場合である。
この実施例においても、第１図に示した実施例と同じ工
程でｎチャンネル形ＤＭＯＳ ＦＥＴ ＭＮ２ａを形成
すると同時に、アイソレーション層５により限界され、
このＤＭＯＳＦＥＴ ＭＮ２ａと同一のアイソレーショ
ン領域内であって、ｐ−膨拡散層７とドレインウオール
層６との間に、ｐ−膨拡散層７ａを拡散により形成し、
この層７ａによってｐチャンネル形ＤＭＯＳＦＥＴ Ｍ
Ｐｌａのドレイン領域を形成する。さらに、層６と７と
の間のチャンネル領域に表面濃度が約１０１ ａ ／
ｃ ｍ ３で、拡散深さが約３μｍのｎ−膨拡散層１５
を拡散により形成する。このｐチャンネルＤＭＯＳＦＥ
Ｔ ＭＰｌａのｐ１形ソース領域１１ｃとドレインコン
タクト拡散領域ｌｉｄとを、ＮチャンネルＤＭＯＳＦＥ
ＴＭＮ２ａのサブストレートコンタクト拡散領域１１ａ
と同じ拡散処理で、それぞれ、層１５および７ａ内に形
成する。ｐチャンネルＤＭＯＳＦＥＴ ＭＰｌａのサブ
ストレート領域はＮチャンネルＤＭＯＳＦＥＴ ＭＮ２
ａのドレイン領域と共通である。
程でｎチャンネル形ＤＭＯＳ ＦＥＴ ＭＮ２ａを形成
すると同時に、アイソレーション層５により限界され、
このＤＭＯＳＦＥＴ ＭＮ２ａと同一のアイソレーショ
ン領域内であって、ｐ−膨拡散層７とドレインウオール
層６との間に、ｐ−膨拡散層７ａを拡散により形成し、
この層７ａによってｐチャンネル形ＤＭＯＳＦＥＴ Ｍ
Ｐｌａのドレイン領域を形成する。さらに、層６と７と
の間のチャンネル領域に表面濃度が約１０１ ａ ／
ｃ ｍ ３で、拡散深さが約３μｍのｎ−膨拡散層１５
を拡散により形成する。このｐチャンネルＤＭＯＳＦＥ
Ｔ ＭＰｌａのｐ１形ソース領域１１ｃとドレインコン
タクト拡散領域ｌｉｄとを、ＮチャンネルＤＭＯＳＦＥ
ＴＭＮ２ａのサブストレートコンタクト拡散領域１１ａ
と同じ拡散処理で、それぞれ、層１５および７ａ内に形
成する。ｐチャンネルＤＭＯＳＦＥＴ ＭＰｌａのサブ
ストレート領域はＮチャンネルＤＭＯＳＦＥＴ ＭＮ２
ａのドレイン領域と共通である。
第５図に第４図示の実施例のデバイスを用いた回路を示
す。ここで、Ｍ８２ａは第４図中のｎチャンネルＤＭＯ
ＳＦＥＴ、 ＭＰｌａは第４図中のｐチャンネルＤＭＯ
Ｓ ＦＥＴ、 Ｄ２ａはｎチャンネルＤＭＯＳ ＦＥＴ
ＭＮ２ａのｐ形すブストレート領域ｆｏａとｎ−形エ
ビタキシアル層４とで構成される寄生ダイオードである
。入力端子ＩＮ３に電源電圧よりＤＭＯＳＦＥＴ ＭＰ
ｌａのスレッシュホールド電圧以上だけ低い電圧が印加
されると、このＤＭＯＳ ＦＥＴ ＭＰｌａがオンし、
ＤＭＯＳＦＥＴＭＮ２ａのゲート電極１４ｂとソース電
極１４ａとの間に接続されている抵抗Ｒ１に電流が流れ
、その電圧降下分がゲート電圧となる。このゲート電圧
の値がＤＭＯＳＦＥＴ ＭＮ２ａのスレッシュホールド
電圧を越えると、このＤＭＯＳＦＥＴ ＭＮ２ａがオン
し、負荷ＲＬに電流を流し込む。抵抗Ｒ１はＤＭ（Ｉｓ
ＦＥＴ ＭＮ２ａのオン・オフを円滑に行うために必
要である。ダイオードＤ２ａは、負荷側の電位の変動に
より出力端子０１ｌＴ１の電位が電源より高くなったと
き、すみやかに電源側に電流を流し込み、素子の保護、
パワーロスの低減、電源負荷の低減を行なう。
す。ここで、Ｍ８２ａは第４図中のｎチャンネルＤＭＯ
ＳＦＥＴ、 ＭＰｌａは第４図中のｐチャンネルＤＭＯ
Ｓ ＦＥＴ、 Ｄ２ａはｎチャンネルＤＭＯＳ ＦＥＴ
ＭＮ２ａのｐ形すブストレート領域ｆｏａとｎ−形エ
ビタキシアル層４とで構成される寄生ダイオードである
。入力端子ＩＮ３に電源電圧よりＤＭＯＳＦＥＴ ＭＰ
ｌａのスレッシュホールド電圧以上だけ低い電圧が印加
されると、このＤＭＯＳ ＦＥＴ ＭＰｌａがオンし、
ＤＭＯＳＦＥＴＭＮ２ａのゲート電極１４ｂとソース電
極１４ａとの間に接続されている抵抗Ｒ１に電流が流れ
、その電圧降下分がゲート電圧となる。このゲート電圧
の値がＤＭＯＳＦＥＴ ＭＮ２ａのスレッシュホールド
電圧を越えると、このＤＭＯＳＦＥＴ ＭＮ２ａがオン
し、負荷ＲＬに電流を流し込む。抵抗Ｒ１はＤＭ（Ｉｓ
ＦＥＴ ＭＮ２ａのオン・オフを円滑に行うために必
要である。ダイオードＤ２ａは、負荷側の電位の変動に
より出力端子０１ｌＴ１の電位が電源より高くなったと
き、すみやかに電源側に電流を流し込み、素子の保護、
パワーロスの低減、電源負荷の低減を行なう。
この実施例においても、前に示した実施例と同様なオン
抵抗低減の効果が得られる。ＤＭＯＳＦＥＴＭＰｌａが
オンし、それに応じてＤＭＯＳＦＥＴ ＭＮ２ａがオン
したときに、電源に接続されている０Ｍ０５ ＦＥＴＭ
Ｐｌａのソース領域１１ｃからＤＭＯＳＦＥＴ ＭＮ２
ａのゲート直下のエピタキシアル領域４に少数キャリア
である正孔が注入され、この領域の伝導度が著しく上り
、オン抵抗が小さくなる。このため、ＤＭＯＳＦＥＴ
ＭＮ２ａのデバイス面積を縮小できる。さらに、ＤＭＯ
ＳＦＥＴ ＭＰｌａ とＭＮ２ａを同一アイソレーショ
ン領域内に形成し、しかも還流ダイオードＤ２ａも同時
に形成されるため、デバイス面積縮小に有効である。こ
のダイオードＤ２ａは、出力端子０ＵＴＩの電荷を電源
側に効率良く戻すことが重要である。
抵抗低減の効果が得られる。ＤＭＯＳＦＥＴＭＰｌａが
オンし、それに応じてＤＭＯＳＦＥＴ ＭＮ２ａがオン
したときに、電源に接続されている０Ｍ０５ ＦＥＴＭ
Ｐｌａのソース領域１１ｃからＤＭＯＳＦＥＴ ＭＮ２
ａのゲート直下のエピタキシアル領域４に少数キャリア
である正孔が注入され、この領域の伝導度が著しく上り
、オン抵抗が小さくなる。このため、ＤＭＯＳＦＥＴ
ＭＮ２ａのデバイス面積を縮小できる。さらに、ＤＭＯ
ＳＦＥＴ ＭＰｌａ とＭＮ２ａを同一アイソレーショ
ン領域内に形成し、しかも還流ダイオードＤ２ａも同時
に形成されるため、デバイス面積縮小に有効である。こ
のダイオードＤ２ａは、出力端子０ＵＴＩの電荷を電源
側に効率良く戻すことが重要である。
しかし、従来例においては、第６図に示したように、ｐ
形すブストレート領域１０ａからドレインウオール層６
に電流を流し込む時、ｐ形すブストレート領域１０ａ、
エピタキシアル層４．ｐ形基板１あるいはアイソレーシ
ョン層５．ｐ＋形埋込み層３の寄生ＰＮＰ トランジス
タがＯＮシ、ｐ形基板１に寄生電流が流れてしまう。ｐ
形基板１は、通常、最低電位に接続されているため、出
力端子の電位との電位差は電源電圧以上となり、通常は
ｌθＯｖ以上である。このため、電源側に理想的に電流
を流し込んだ場合、そのとき流れる電流を１［＾１とす
れば、チップ内でのパワーロスは０．８Ｉ［ｗａｔｔｌ
で済むが、電流増幅率のｈＦＥ＋の寄生ＰＮＰ トラン
ジスタがＯＮＩ、たとき、ｐ形基板１への寄生電流によ
り、パワーロスは約１００ＪｒＥ＋・Ｉ［ｗａｔｔ１以
上にもなる。
形すブストレート領域１０ａからドレインウオール層６
に電流を流し込む時、ｐ形すブストレート領域１０ａ、
エピタキシアル層４．ｐ形基板１あるいはアイソレーシ
ョン層５．ｐ＋形埋込み層３の寄生ＰＮＰ トランジス
タがＯＮシ、ｐ形基板１に寄生電流が流れてしまう。ｐ
形基板１は、通常、最低電位に接続されているため、出
力端子の電位との電位差は電源電圧以上となり、通常は
ｌθＯｖ以上である。このため、電源側に理想的に電流
を流し込んだ場合、そのとき流れる電流を１［＾１とす
れば、チップ内でのパワーロスは０．８Ｉ［ｗａｔｔｌ
で済むが、電流増幅率のｈＦＥ＋の寄生ＰＮＰ トラン
ジスタがＯＮＩ、たとき、ｐ形基板１への寄生電流によ
り、パワーロスは約１００ＪｒＥ＋・Ｉ［ｗａｔｔ１以
上にもなる。
ｈ、６１は、通常、０．３程度のため、寄生効果により
理想的な場合に比べ３０倍ものパワーロスが生じる。
理想的な場合に比べ３０倍ものパワーロスが生じる。
これに対して、第４図の構造とすることにより、ｐ形す
ブストレート領域１０ａからドレインウオール層６に電
流を流す時、ｐ形基板１に寄生電流が流れるのと同時に
、ｐチャンネルＤＭＯＳＦＥＴＭＰｌａのソース領域１
１ｃにもトランジスタ動作により電流が流れ込む。この
ソース領域１１ｃは電源に接続されているため、ソース
領域１１ｃに流れ込んだ電流はパワーロスにあまり影響
しない。この場合に、ｐ形すブストレート領域１０ａ
、エピタキシアル層４．ソース領域１１ｃによるＬＰＮ
Ｐ トランジスタの電流増幅率ｈＦＥ２は約５である。
ブストレート領域１０ａからドレインウオール層６に電
流を流す時、ｐ形基板１に寄生電流が流れるのと同時に
、ｐチャンネルＤＭＯＳＦＥＴＭＰｌａのソース領域１
１ｃにもトランジスタ動作により電流が流れ込む。この
ソース領域１１ｃは電源に接続されているため、ソース
領域１１ｃに流れ込んだ電流はパワーロスにあまり影響
しない。この場合に、ｐ形すブストレート領域１０ａ
、エピタキシアル層４．ソース領域１１ｃによるＬＰＮ
Ｐ トランジスタの電流増幅率ｈＦＥ２は約５である。
このトランジスタ作用により、ｐ形すブストレート領域
１（ｌａからドレインウオール層６に流れる電流は１７
５以下となるから、ｐ形基板１に流出する電流もそれに
応じて減少し、パワーロスを従来例に比べ１１５以下に
できる。
１（ｌａからドレインウオール層６に流れる電流は１７
５以下となるから、ｐ形基板１に流出する電流もそれに
応じて減少し、パワーロスを従来例に比べ１１５以下に
できる。
（発明の効果）
以上から明らかなように、本発明によれば、Ｎ （ｐ）
チャンネル形［１ＭＯ５ＦＥＴとダイオードあるいはＰ
（ｎ）チャンネル形ＤＭＯＳＦＥＴとを同一アイソレ
ーション領域内に形成することにより、同じオン抵抗を
得るにあたフて、本発明においては、第１のＮ （ｐ）
チャンネル形ＤＭＯＳＦＥＴのソース−ゲート間面積を
大きく（たとえば６０零）削減できる。さらに加えて、
本発明では、同一アイソレージ日ン領域内に画素子を形
成することにより、ドレインウオール層−アイソレーシ
ョン拡散層との間が部分的に不要となり、この点からも
デバイス面積削減に有効である。たとえば、ｎ （ｐ）
チャンネル形ＤＭＯＳＦＥＴとダイオードとを同一アイ
ソレーション領域内に形成することにより、従来例に対
して、デバイス面積を約５０９６削減できる。また、ｎ
（ｐ）チャンネル形ＤＭＯＳＦＥＴとｐ （ｎ）チャ
ンネル形ＤＭＯＳＦＥＴとを同一アイソレーション領域
内に形成する場合は、従来例に対してデバイス面積を約
４０零削減できる。
チャンネル形［１ＭＯ５ＦＥＴとダイオードあるいはＰ
（ｎ）チャンネル形ＤＭＯＳＦＥＴとを同一アイソレ
ーション領域内に形成することにより、同じオン抵抗を
得るにあたフて、本発明においては、第１のＮ （ｐ）
チャンネル形ＤＭＯＳＦＥＴのソース−ゲート間面積を
大きく（たとえば６０零）削減できる。さらに加えて、
本発明では、同一アイソレージ日ン領域内に画素子を形
成することにより、ドレインウオール層−アイソレーシ
ョン拡散層との間が部分的に不要となり、この点からも
デバイス面積削減に有効である。たとえば、ｎ （ｐ）
チャンネル形ＤＭＯＳＦＥＴとダイオードとを同一アイ
ソレーション領域内に形成することにより、従来例に対
して、デバイス面積を約５０９６削減できる。また、ｎ
（ｐ）チャンネル形ＤＭＯＳＦＥＴとｐ （ｎ）チャ
ンネル形ＤＭＯＳＦＥＴとを同一アイソレーション領域
内に形成する場合は、従来例に対してデバイス面積を約
４０零削減できる。
第１図は本発明の一実施例を示す断面図、第２図は第１
図示のデバイスの応用回路例を示す回路図、 第３図および第４図は本発明の２実施例を示す断面図、 第５図は第４図示のデバイスの応用回路例を示す回路図
、 第６図は従来例を示す断面図である。 １・・・ρ形基板、 ２・・・ｎ＋形埋込み層、 ３・・・ｐ＋形埋込み層、 ４・・・ｎ−形エビタキシアル層、 ５・・・ｐ１形アイソレーション層、 ６・・・ｎ１形ドレインウオ一ル層、 ７・・・ｐ−形層、 ７ａ・・・ｐ−形ドレイン層、 ８ａ・・・ゲート酸化膜、 ８ｂ・・・ロコスによる５ｉ０２層、 ９・・・ポリシリコンゲート領域、 １０ａ・・・ｐ形すブストレート領域、１０ｂ・・・ｐ
形アノード領域、 １１ａ・・・ｐ３形サブストレートコンタクト拡散領域
、 １１ｂ・・・ｐ゛形アノードコンタクト拡散領域、１１
ｃ・・・ｐゝ形ソース領域、 ｌｉｄ・・・ｐ１形ドレインコンタクト拡散領域、１２
ａ・・・ソース領域、 １２ｂ・・・ロ１形ドレインウオールコンタクト拡散領
域、 １３・・・５ｉｎ２膜、 １４ａ・・・ソース・サブストレート電極、１４ｂ・・
・ゲート電極、 １４ｃ・・・ドレイン電極、 １４ｄ・・・アノード電極、 １４ｅ・・・ソース電極、 １４ｆ ・・・ゲート電極、 １４ｇ・・・ドレイン電極、 １５・・・ロー形拡散層。 −ＮｒＱ寸０■ト０Ω■０ のの ０ ＋４ｂ ′＃尤明のイ乞ｆ）叡１邑併」Ｄ訂面図第３図
図示のデバイスの応用回路例を示す回路図、 第３図および第４図は本発明の２実施例を示す断面図、 第５図は第４図示のデバイスの応用回路例を示す回路図
、 第６図は従来例を示す断面図である。 １・・・ρ形基板、 ２・・・ｎ＋形埋込み層、 ３・・・ｐ＋形埋込み層、 ４・・・ｎ−形エビタキシアル層、 ５・・・ｐ１形アイソレーション層、 ６・・・ｎ１形ドレインウオ一ル層、 ７・・・ｐ−形層、 ７ａ・・・ｐ−形ドレイン層、 ８ａ・・・ゲート酸化膜、 ８ｂ・・・ロコスによる５ｉ０２層、 ９・・・ポリシリコンゲート領域、 １０ａ・・・ｐ形すブストレート領域、１０ｂ・・・ｐ
形アノード領域、 １１ａ・・・ｐ３形サブストレートコンタクト拡散領域
、 １１ｂ・・・ｐ゛形アノードコンタクト拡散領域、１１
ｃ・・・ｐゝ形ソース領域、 ｌｉｄ・・・ｐ１形ドレインコンタクト拡散領域、１２
ａ・・・ソース領域、 １２ｂ・・・ロ１形ドレインウオールコンタクト拡散領
域、 １３・・・５ｉｎ２膜、 １４ａ・・・ソース・サブストレート電極、１４ｂ・・
・ゲート電極、 １４ｃ・・・ドレイン電極、 １４ｄ・・・アノード電極、 １４ｅ・・・ソース電極、 １４ｆ ・・・ゲート電極、 １４ｇ・・・ドレイン電極、 １５・・・ロー形拡散層。 −ＮｒＱ寸０■ト０Ω■０ のの ０ ＋４ｂ ′＃尤明のイ乞ｆ）叡１邑併」Ｄ訂面図第３図
Claims (1)
- 【特許請求の範囲】 １）アイソレーション層により限界されたアイソレーシ
ョン領域内にドレイン領域を有する一導電形の縦型ＤＭ
ＯＳＦＥＴを配置した半導体集積回路において、前記ア
イソレーション領域内に前記ドレイン領域と隣接して逆
導電形の拡散層を配置したことを特徴とする半導体集積
回路。 ２）前記逆導電形の拡散層により逆導電形のＤＭＯＳＦ
ＥＴのソース領域を形成したことを特徴とする請求項１
記載の半導体集積回路。 ３）前記逆導電形の拡散層と前記一導電形のＤＭＯＳＦ
ＥＴの前記ドレイン領域とによりダイオードを形成した
ことを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178965A JPH0817234B2 (ja) | 1988-07-20 | 1988-07-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63178965A JPH0817234B2 (ja) | 1988-07-20 | 1988-07-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0230187A true JPH0230187A (ja) | 1990-01-31 |
| JPH0817234B2 JPH0817234B2 (ja) | 1996-02-21 |
Family
ID=16057763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178965A Expired - Lifetime JPH0817234B2 (ja) | 1988-07-20 | 1988-07-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817234B2 (ja) |
Cited By (7)
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| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
Citations (8)
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| JPS6380569A (ja) * | 1986-09-24 | 1988-04-11 | Fuji Electric Co Ltd | 伝導度変調型横型ｍｏｓ−ｆｅｔ |
-
1988
- 1988-07-20 JP JP63178965A patent/JPH0817234B2/ja not_active Expired - Lifetime
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| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817234B2 (ja) | 1996-02-21 |
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